KR20070029655A - 넓은 메사를 갖는 수퍼 접합 장치의 제조 방법 - Google Patents

넓은 메사를 갖는 수퍼 접합 장치의 제조 방법 Download PDF

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KR20070029655A
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mesas
dopant
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sidewall surface
mesa
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푸-아이우안 히시에
쿤 종 소
브라이언 디. 프랫
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써드 디멘존 세미컨덕터, 인코포레이티드
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Abstract

반도체 장치를 제조하는 방법은 트렌치(trench) 및 메사(mesa)를 갖는 반도체 기판을 제공하는 단계를 포함한다. 하나 이상의 메사는 제1 및 제2 측벽(sidewall)을 갖는다. 이 방법은 제2 전도성의 도펀트(dopant)를 제1 측벽 내로 일정 각도로 주입(implant)하는 단계, 및 제2 전도성의 도펀트를 제2 측벽 내로 일정 각도로 주입하는 단계를 포함한다. 하나 이상의 메사는 도펀트를 하나 이상의 메사 내로 확산시킴으로써 필러(pillar)로 변환된다. 이 필러는 이어서 제1 전도성의 도펀트를 필러의 제1 측벽 내로 일정 각도로 주입하고 제1 전도성의 도펀트를 필러의 제2 측벽 내로 일정 각도로 주입함으로써 칼럼(column)으로 변환된다. 그 도펀트는 이어서 인접한 트렌치의 깊이 방향을 따라 위치한 제1 및 제2 도핑된 영역의 P-N 접합을 제공하기 위해 필러 내로 확산된다. 마지막으로, 트렌치는 절연 물질로 채워진다.
반도체 장치, 수퍼 접합 장치

Description

넓은 메사를 갖는 수퍼 접합 장치의 제조 방법{A METHOD FOR MANUFACTURING A SUPERJUNCTION DEVICE WITH WIDE MESAS}
관련 출원의 상호 참조
본 출원은 2003년 12월 19일자로 출원된 발명의 명칭이 "수퍼 접합 장치(A Superjunction Device)"인 미국 가특허출원 제60/530,955호 및 2003년 12월 19일자로 출원된 발명의 명칭이 "수퍼 접합 장치(A Superjunction Device)"인 미국 가특허출원 제60/531,585호를 우선권 주장한다.
본 발명은 반도체 장치를 제조하는 방법에 관한 것으로서, 상세하게는 넓은 메사(wide mesa)를 갖는 수퍼 접합 반도체 장치(superjunction semiconductor device)를 제조하는 방법에 관한 것이다.
미국 특허 제5,216,275호에 개시된 바와 같은 Xingbi Chen 박사의 수퍼 접합 장치의 발명 이래로, 그의 발명의 수퍼 접합 효과를 증대 및 향상시키려는 많은 시도가 있어 왔다. 미국 특허 제6,410,958호, 제6,300,171호, 및 제6,307,246호는 이러한 노력의 예들이며, 이들은 여기에 참조함으로써 그 전체 내용이 본 명세서에 포함된다.
미국 특허 제6,410,958호("Usui 등"의 특허)는 반도체 부품에 대한 에지 종 단 구조(edge termination structure) 및 드리프트 영역(drift region)에 관한 것이다. 한쪽의 도전 타입의 반도체 바디(semiconductor body)는 적어도 2개의 서로 다른 평면 내에 매립된 다른 쪽의 도전 타입의 복수의 영역을 갖는 에지 영역(edge area)을 갖는다. 반도체 부품의 활성 영역(active zone) 아래에서, 드리프트 영역들은 아래쪽의 기판을 사용하여 연결되어 있다.
미국 특허 제6,307,246호("Nitta 등"의 특허)는 다수의 병렬 연결된 개개의 부품이 셀 어레이(cell array)의 다수의 셀에 배치되어 있는 고전압에 견디는 에지 구조(high-voltage sustaining edge structure)를 갖는 반도체 부품을 개시하고 있다. 에지 영역에서, 반도체 부품은 쉐이딩된 소스 구역 영역(shaded source zone region)을 갖는 셀을 갖는다. 전력 반도체 부품의 정류 동안에, 쉐이딩된 소스 구역 영역은 불균형하게 큰 역방향 흐름 전류 밀도(disproportionately large reverse flow current density)에 의해 야기되는 기생 바이폴라 트랜지스터의 스위치 "온"(switching on)을 억제한다. 게다가, 쉐이딩된 소스 구역 영역을 갖는 에지 구조는 Nitta 등의 특허에 기재되어 있는 기술적 관점에서 아주 용이하게 생성될 수 있다. 이는 파라미터의 효과를 명백하게 보여주며 "온" 상태에서 전기를 전도하고 "오프" 상태에서 공핍되는 병렬 PN층(parallel PN layer)으로 이루어진 드리프트층(drift layer)을 갖는 수퍼 접합 반도체 장치의 대량 생산을 가능하게 해준다. N-형 드리프트 영역에서의 활성 불순물(active impurity)의 순수량(net quantity)은 P-형 파티션 영역(partition region)에서의 활성 불순물의 순수량의 100% 내지 150%의 범위 내에 있다. 게다가, N-형 드리프트 영역 및 P-형 파티션 영역 중 어느 한 쪽의 폭은 다른 쪽 영역의 폭의 94% 내지 106%의 범위 내에 있다.
미국 특허 제6,300,171호("Frisina"의 특허)는 제 1 도전 타입의 제1 반도체 층을 형성하는 제1 단계, 상기 제1 반도체 층의 상부 표면 상에 제1 마스크를 형성하는 제2 단계, 상기 제1 마스크의 일부분들을 제거하여 그 안에 적어도 하나의 개구부를 형성하는 제3 단계, 상기 하나 이상의 개구부를 통해 상기 제1 반도체 층에 제2 도전 타입의 도펀트를 유입시키는 제4 단계, 상기 제1 마스크를 완전히 제거하고 상기 제1 반도체 층 상부에 상기 제 1 전도성 유형의 제2 반도체 층을 형성하는 제5 단계, 상기 제1 반도체 층에 주입된 도펀트를 확산시켜 상기 제1 및 제2 반도체 층에 상기 제2 도전 타입의 도핑된 영역을 형성하는 제6 단계를 포함하는, 고전압 반도체 장치에 대한 에지 구조를 제조하는 방법을 개시하고 있다. 제2 단계 내지 제6 단계는 제1 도전 타입의 다수의 중첩된 반도체 층 및 제2 도전 타입의 도핑된 영역의 적어도 2개의 칼럼을 포함하는 최종적인 에지 구조를 형성하기 위해 적어도 한번 반복되며, 상기 칼럼은 상기 다수의 중첩된 반도체 층(superimposed semiconductor layer)에 삽입되고 상기 마스크 개구부를 통해 차후에 주입되는 도핑된 영역들의 중첩(superimposition)에 의해 형성되고, 고전압 반도체 장치 근방에 있는 칼럼들은 고전압 반도체 장치에서 더 멀리 떨어져 있는 칼럼들보다 더 깊다.
넓은 메사를 갖는 수퍼 접합 장치를 제조하는 방법을 제공하는 것이 바람직하다. 또한, 프로세싱 동안에 반도체 기판을 머시닝하는 데 MEMS(micro-electro-mechanical system) 기술을 이용하는 수퍼 접합 장치를 제조하는 방법을 제공하는 것이 바람직하다.
간략히 언급하면, 본 발명은 반도체 장치를 제조하는 방법을 포함한다. 이 프로세스를 시작하기 위해, 서로 대향하는 제1 및 제2 주 표면을 갖는 반도체 기판이 제공된다. 이 반도체 기판은 상기 제2 주 표면에 제1 도전 타입의 고농도로 도핑된 영역(heavily doped region)을 가지며 상기 제1 주 표면에 상기 제1 도전 타입의 저농도로 도핑된 영역(lightly doped region)을 갖는다. 복수의 트렌치 및 복수의 메사(mesa)가 상기 반도체 기판에 제공되고, 각각의 메사는 인접한 트렌치 및 상기 제1 주 표면으로부터 상기 고농도로 도핑된 영역쪽으로 제1 깊이 위치까지 뻗어 있는 제1 연장 부분을 갖는다. 하나 이상의 메사는 제1 측벽 표면 및 제2 측벽 표면을 갖는다. 상기 복수의 트렌치 각각은 하부(bottom)를 갖는다. 본 방법은 제2 도전 타입의 제1 도핑된 영역을 형성하기 위해, 소정의 제 1 주입 각도로, 상기 제2도전 타입의 도펀트를 상기 하나 이상의 메사의 상기 제1 측벽 표면 내로 주입하는 단계를 포함한다. 본 방법은 또한 상기 제2 도전 타입의 제2 도핑된 영역을 형성하기 위해, 소정의 제 2 주입 각도로, 제2 도전 타입의 도펀트를 상기 하나 이상의 메사의 상기 제2 측벽 표면 내로 주입하는 단계를 포함한다. 이어서, 상기 하나 이상의 메사는 상기 주입된 도펀트를 상기 하나 이상의 메사 내로 확산시킴으로써 필러(pillar)로 변환된다. 상기 필러는 이어서 상기 제1 측벽에 상기 제1 도전 타입의 제2 도핑된 영역을 제공하기 위해, 상기 소정의 제1 주입 각도로, 상기 제1 도전 타입의 도펀트를 상기 필러의 제1 측벽 표면 내로 주입하고, 상기 소정의 제2 주입 각도로, 상기 제1 도전 타입의 상기 도펀트를 상기 필러의 상기 제1 측벽 표면의 반대쪽에 있는 제2 측벽 표면 내로 주입함으로써 칼럼으로 변환된다. 상기 주입된 도펀트는 이어서 상기 제2 측벽에 상기 제1 도전 타입의 제2 도핑된 영역을 제공하고 상기 인접한 트렌치의 상기 깊이 방향을 따라 위치한 상기 제1 및 제2 도핑된 영역의 P-N 접합을 제공하기 위해 상기 필러 내로 확산된다. 마지막으로, 상기 복수의 트렌치는 절연성 재료로 채워진다.
다른 측면에서, 본 발명은 반도체 장치를 제조하는 방법을 포함한다. 이 프로세스를 시작하기 위해, 서로에 대해 반대쪽에 제1 및 제2 주 표면을 갖는 반도체 기판이 제공된다. 상기 반도체 기판은 상기 제2 주 표면에 제1 도전 타입의 진하게 도핑된 영역을 가지며 상기 제1 주 표면에 상기 제1 도전 타입의 저농도로 도핑된 영역을 갖는다. 복수의 트렌치 및 복수의 메사(mesa)가 제공되고, 각각의 메사는 인접한 트렌치 및 상기 제1 주 표면으로부터 상기 고농도로 도핑된 영역쪽으로 제1 깊이 위치까지 뻗어 있는 제1 연장 부분을 갖는다. 하나 이상의 메사는 제1 측벽 표면 및 제2 측벽 표면을 갖는다. 상기 복수의 트렌치 각각은 하부를 갖는다. 본 방법은 제1 도전 타입의 제1 도핑된 영역을 형성하기 위해, 소정의 제1 주입 각도로, 상기 제1 도전 타입의 도펀트를 상기 하나 이상의 메사의 상기 제1 측벽 표면 내로 주입하는 단계를 포함한다. 본 방법은 또한 상기 제1 도전 타입의 제2 도핑된 영역을 형성하기 위해, 소정의 제2 주입 각도로, 상기 제1 도전 타입의 도펀트를 상기 하나 이상의 메사의 상기 제2 측벽 표면 내로 주입하는 단계를 포함한다. 상기 하나 이상의 메사는 상기 주입된 도펀트를 상기 하나 이상의 메사 내로 확산시킴으로써 필러(pillar)로 변환된다. 상기 필러는 이어서 상기 제1 측벽에 상기 제1 도전 타입의 제2 도핑된 영역을 제공하기 위해, 상기 소정의 제1 주입 각도로, 상기 제2 도전 타입의 도펀트를 상기 필러의 제1 측벽 표면 내로 주입하고, 상기 소정의 제2 주입 각도로, 상기 제2 도전 타입의 상기 도펀트를 상기 필러의 상기 제1 측벽 표면의 반대쪽에 있는 제2 측벽 표면 내로 주입함으로써 칼럼(column)으로 변환된다. 상기 주입된 도펀트는 이어서 상기 제2 측벽에 상기 제2 도전 타입의 제1 도핑된 영역을 제공하기 위해 상기 필러 내로 확산된다. 마지막으로, 상기 복수의 트렌치는 절연성 재료로 채워진다.
도 1은 본 발명의 제1 양호한 실시예에 따른 N형 반도체 기판의 부분 입단면도이다.
도 2는 에칭 단계 이후의 도 1의 반도체 기판의 부분 입단면도이다.
도 3은 산화 단계 이후의 도 2의 반도체 기판의 부분 입단면도이다.
도 4는 도 3의 기판의 상부 평면도이다.
도 5는 소정의 제1 주입각에서의 P 전도성 이온 주입을 나타내는 도 3의 반도체 기판의 부분 입단면도이다.
도 6은 소정의 제2 주입각에서의 P 전도성 이온 주입을 나타내는 도 5의 반도체 기판의 부분 입단면도이다.
도 7은 드라이브-인(drive-in) 단계 이후의 도 6의 반도체 기판의 부분 입단면도이다.
도 8은 소정의 제1 주입각에서의 N 전도성 이온 주입을 나타내는 도 7의 반도체 기판의 부분 입단면도이다.
도 9는 소정의 제2 주입각에서의 N 전도성 이온 주입을 나타내는 도 8의 반도체 기판의 부분 입단면도이다.
도 10은 제2 드라이브-인 단계 이후의 도 9의 반도체 기판의 부분 입단면도이다.
도 11은 평탄화(planarization) 단계 이후의 도 10의 반도체 기판의 부분 입단면도이다.
도 12는 본 발명의 제1 양호한 실시예의 대안에 따른 P형 반도체 기판의 부분 입단면도이다.
도 13은 본 발명의 제1 양호한 실시예의 대안에 따른 P형 구조를 제조하는 프로세스를 나타낸 흐름도이다.
도 14는 본 발명의 제2 양호한 실시예에 따른 N형 반도체 기판의 부분 입단면도이다.
도 15는 본 발명의 제2 양호한 실시예에 따른 N형 구조를 제조하는 프로세스를 나타낸 흐름도이다.
도 16은 본 발명의 제2 양호한 실시예에 따른 N형 반도체 기판의 부분 입단면도이다.
도 17은 본 발명의 제2 양호한 실시예의 대안에 따른 P형 반도체 기판의 부분 입단면도.
도 18은 본 발명의 제2 양호한 실시예의 대안에 따른 P형 구조를 제조하는 프로세스를 나타낸 흐름도이다.
도 19는 본 발명의 제3 양호한 실시예에 따른 N형 반도체 기판의 부분 입단면도이다.
도 20은 본 발명의 제2 양호한 실시예에 따른 N형 구조를 제조하는 프로세스를 나타낸 흐름도이다.
도 21은 TEOS 라이너(Tetraethylorthosilicate liner)가 도포된 후에 도 19의 N형 반도체 기판의 부분 입단면도이다.
도 22는 본 발명의 제3 양호한 실시예의 대안에 따른 P형 반도체 기판의 부분 입단면도이다.
도 23은 본 발명의 제3 양호한 실시예의 대안에 따른 P형 구조를 제조하는 프로세스를 나타낸 흐름도이다.
도 24는 본 발명의 제4 양호한 실시예에 따른 N형 반도체 기판의 부분 입단면도이다.
도 25는 본 발명의 제2 양호한 실시예에 따른 N형 구조를 제조하는 프로세스를 나타낸 흐름도이다.
도 26은 본 발명의 제4 양호한 실시예의 대안에 따른 P형 반도체 기판의 부분 입단면도이다.
도 27은 제1 양호한 실시예에 따른 표준의 평면 프로세스(standard planar process)를 사용하여 평면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) N형 구조의 셀 설명(cell description)을 나타낸 부분 입단면도이다.
도 28은 제4 양호한 실시예에 따른 표준의 평면 프로세스를 사용하여 평면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) N형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 29는 제2 양호한 실시예에 따른 표준의 평면 프로세스를 사용하여 평면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) N형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 30은 제2 양호한 실시예에 따른 좁은 피치(narrow pitch)를 갖는 표준의 평면 프로세스를 사용하여 평면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) N형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 31은 제3 양호한 실시예에 따른 표준의 평면 프로세스를 사용하여 평면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) N형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 32는 제1 양호한 실시예에 따른 표준의 평면 프로세스를 사용하여 평면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) P형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 33은 제4 양호한 실시예에 따른 표준의 평면 프로세스를 사용하여 평면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) P형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 34는 제2 양호한 실시예에 따른 표준의 평면 프로세스를 사용하여 평면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) P형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 35는 제2 양호한 실시예에 따른 좁은 피치를 갖는 표준의 평면 프로세스를 사용하여 평면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) P형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 36은 제3 양호한 실시예에 따른 표준의 평면 프로세스를 사용하여 평면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) P형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 37은 제1 양호한 실시예에 따른 표준의 트렌치 프로세스를 사용하여 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) N형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 38은 제4 양호한 실시예에 따른 표준의 트렌치 프로세스를 사용하여 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) N형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 39는 제2 양호한 실시예에 따른 표준의 트렌치 프로세스를 사용하여 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) N형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 40은 제2 양호한 실시예에 따른 좁은 피치를 갖는 표준의 트렌치 프로세스를 사용하여 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) N형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 41은 제3 양호한 실시예에 따른 표준의 트렌치 프로세스를 사용하여 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) N형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 43은 제1 양호한 실시예에 따른 표준의 트렌치 프로세스를 사용하여 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) P형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 43은 제4 양호한 실시예에 따른 표준의 트렌치 프로세스를 사용하여 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) P형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 44는 제2 양호한 실시예에 따른 표준의 트렌치 프로세스를 사용하여 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) P형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 45는 제2 양호한 실시예에 따른 좁은 피치를 갖는 표준의 트렌치 프로세스를 사용하여 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) P형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 46은 제4 양호한 실시예에 따른 표준의 평면 프로세스를 사용하여 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) P형 구조의 셀 설명을 나타낸 부분 입단면도이다.
도 47은 N형 평면 쇼트키 다이오드 장치의 셀 설명을 나타낸 부분 입단면도이다.
이상의 요약은 물론 본 발명의 양호한 실시예에 대한 이하의 상세한 설명은 첨부 도면과 관련하여 읽어가면 보다 잘 이해될 것이다. 본 발명을 예시하기 위해, 현재 양호한 실시예들이 도면에 도시되어 있다. 그렇지만, 본 발명이 도시된 정확한 구성 및 수단으로 한정되는 것이 아님을 잘 알 것이다.
어떤 용어가 이하의 설명에서 단지 편의상으로 사용되고 있으며 제한하는 것은 아니다. 단어 "우측(right)", "좌측(left)", "하부(lower)" 및 "상부(upper)"는 참조되는 도면에서의 방향을 나타낸다. 단어 "안쪽으로(inwardly)" 및 "바깥쪽으로(outwardly)"는 각각 기술된 대상 및 그의 지정된 부분의 기하학적 중심 쪽으로의 방향 및 그로부터 멀어지는 쪽으로의 방향을 말한다. 이들 용어는 상기 특별히 언급한 단어, 그의 파생어 및 유사한 의미의 단어를 포함한다. 게다가, 청구항 및 명세서의 대응하는 부분에서 사용되는 단수 표시 관형사는 "하나 이상"을 의미한다.
도 1 내지 도 11은 본 발명의 제1 양호한 실시예에 따른 N형 구조를 제조하는 프로세스를 전반적으로 나타낸 것이다.
도 1을 참조하면, N+ 기판(3) 및 N- 에피택셜 층(5)을 포함하는 반도체 웨이퍼의 부분 입면도가 도시되어 있다. 본 명세서에서 사용되는 바와 같이, 전도성에 대한 언급은 기재된 실시예로 한정된다. 그렇지만, 당업자라면 P형 전도성이 N형 전도성과 교환될 수 있으며 이 장치는 그럼에도 여전히 제대로 기능하게 됨을 잘 알 것이다(즉, 제1 또는 제2 도전 타입). 따라서, 본 명세서에서 사용되는 경우, N 또는 P에 대한 언급은 또한 N 및 P 또는 P 및 N이 서로 치환될 수 있음을 의미할 수 있다. IGBT(insulated gate bipolar transistor, 절연 게이트 바이폴라 트랜지스터) 등의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)-게이트 장치는 P+ 기판 상에 N형 에피택셜 층을 갖는(또는 그 반대인) 에피택셜 웨이퍼에 제조될 수 있다.
도 2를 참조하면, 기술 분야에 공지된 기술을 사용하여, 에피택셜 층(5)은 기판(3)과 에피택셜 층(5) 간의 계면(131)에 닿도록 또는 그에 근접하도록 에칭된다. 이 에칭 프로세스는 트렌치(9) 및 메사(mesa)(11)를 생성한다. "장치 메사(device mesa)"인 메사(11)는 이 프로세스에 의해 제조되는 각각의 트랜지스터 또는 활성 장치 셀에 대한 전압에 견디는 층(voltage sustaining layer)을 형성하는 데 사용된다. 메사(11)를 장치 메사라고 하는 이유는 주변의 종단(termination) 또는 에지 종단(edge termination) 영역과는 달리 메사(11)가 활성 영역에 있기 때문이다. 활성 영역은 반도체 장치가 형성되어지는 영역이며, 종단 영역은 활성 장치의 셀들 간의 절연을 제공하는 영역이다.
메사(11)의 간격, 즉 트렌치(9)의 폭 A 및 트렌치(9)의 깊이 B는 수행될 이온 주입(이후에 기술함)의 주입각 Φ, Φ'(즉, 제1 또는 제2 주입각 Φ, Φ')을 결정하는 데 사용된다. 같은 이유로, 메사(11)와 에지 종단 영역 간의 폭 A도 역시 거의 동일한 거리이다. 명확하게 도시되어 있지는 않지만, 어떤 실시예에서, 트렌 치(9)는 양호하게는 트렌치(9)가 성장된 산화물로 채워지게 될 때 트렌치 충전 프로세스(trench fill process)를 용이하게 해주기 위해 그의 상단부에서 그의 밑바닥에서보다 약 1% - 10% 정도 약간 더 넓다. 그 결과, 트렌치(9)가 보다 넓은 상단부를 갖는 실시예에서, 메사(11)는 제1 주 표면에 대해 소정의 경사를 유지하고 있는 제1 측벽 표면 및 제1 주 표면에 대하여 소정의 경사도를 유지하고 있는 제2 측벽 표면을 갖는다. 에칭 프로세스의 허용 공차에 따라 제1 측벽 표면의 경사는 제2 측벽 표면의 경사와 거의 동일하다.
트렌치(9)가 증착된 산화물로 채워지는 다른 실시예에서는, 메사(11)의 측벽이 가능한 한 수직인 것이 바람직하다. 제1 트렌치(9)가 에피택셜 층(5)의 제1 주 표면으로부터 기판(고농도로 도핑된 영역)(3) 쪽을 향해 제1 깊이 위치까지 깊이 B 만큼 뻗어 있지만, 제1 트렌치(9)가 꼭 기판(고농도로 도핑된 영역)(3)까지 줄곧 뻗어 있을 필요는 없다.
양호하게는, 에칭은 프로세싱 동안 반도체 기판을 머시닝하는 데 MEMS(micro-electrol-mechanical system) 기술을 이용하여 수행된다. MEMS 기술은 훨씬 더 일직선인 측벽(much straighter sidewall)을 갖는 더 깊은 트렌치(9)를 가능하게 해준다. MEMS 기술을 사용하여, 약 40 내지 100 마이크로미터 또는 미크론(㎛) 또는 훨씬 더 깊은 깊이 B를 갖는 트렌치(9)가 형성될 수 있다. 게다가, 종래 방식으로 에칭된 또는 형성된 트렌치(9)보다 일직선인 측벽을 갖는 더 깊은 트렌치(9)를 형성하게 되면 그 결과 종래의 반도체-트랜지스터 장치와 비교하여 향 상된 애벌랜치 항복 전압(avalanche breakdown voltage)(Vb)을 갖는 최종의 수퍼 접합 장치(superjunction device)가 얻어진다(즉, 애벌랜치 항복 전압(Vb)은 약 600 내지 650 볼트 이상으로 증가될 수 있다). MEMS 기술(즉, 트렌칭(trenching), 에칭, 평탄화(planarizing), 기타 등등을 위한 머시닝)은 본 발명의 임의의 실시예에서 이용될 수 있다.
각각의 트렌치(9)의 측벽은 필요한 경우 이하의 프로세스 단계 중 하나 이상을 사용하여 평활화될 수 있다.
Figure 112006051424017-PCT00001
등방성 플라즈마 에칭이 트렌치 표면으로부터 얇은 실리콘 층(일반적으로 100-1000 옹스트롬)을 제거하는 데 사용될 수 있다.
Figure 112006051424017-PCT00002
이산화실리콘 희생층(sacrificial silicon dioxide layer)(6)이 트렌치의 표면 상에 성장되고 이어서 완충 산화물 에칭(buffered oxide etch) 또는 희석된 플르오르화수소산 에칭(diluted hydrofluoric(HF) acid etch)을 사용하여 제거될 수 있다.
이들 기술 중 어느 하나 또는 둘다의 사용은 잔류 응력 및 원하지 않는 오염물질을 제거하면서 둥근 모서리를 갖는 평탄한 트렌치 표면을 생성할 수 있다. 그렇지만, 수직 측벽 및 직각 모서리를 가지는 것이 바람직한 실시예들에서, 비등방성 에칭 프로세스가 상기한 등방성 에칭 프로세스 대신에 사용된다. 비등방성 에칭은 등방성 에칭과는 달리 일반적으로 에칭되는 물질에서 서로 다른 방향에서 서로 다른 에칭율을 의미한다.
도 3은 기술 분야에 공지된 기술을 사용하는 산화 단계 이후의 반도체 웨이퍼의 부분 단면도이다. 산화층(6)은 그 다음에 오는 에칭 단계를 준비하여 마스킹되어 있다. 이산화실리콘 희생층(6)은 약 200 옹스트롬 내지 1000 옹스트롬의 두께를 가지며, 이는, 이하에서 기술되는 이온 주입 이후에, 도펀트가 메사(11) 내에 보존되어 있도록 보장해준다. 본 명세서에서 사용되는 바와 같이, "산화물"은 단독으로 사용될 때 이산화실리콘을 말한다.
도 4는 도 3의 웨이퍼의 상부 평면도이며, 여기서 복수의 장치 메사(11) 및 트렌치(9)가 도시되어 있다. 그 다음 단계에서 알게 되는 바와 같이, 장치 메사(11)는 이온으로 주입되고 그 이후에 그 이온은 장치 내로 드라이브(drive)된다. 도 4는 기판의 많은 가능한 상부 평면도 중 하나를 나타낸 것이다. 도 4는 다각형 셀 레이아웃(polygonal cell layout) 대신에 스트라이프 설계(stripe design)(즉, 행과 열을 이루고 있는 메사(11))를 나타낸 것이지만, 이 실시예가 꼭 다각형 셀 구조를 배제하는 것은 아니다. 본 발명의 범위를 벗어나지 않고 트렌치(9) 및 메사(11)의 많은 다른 기하학적 구성도 역시 생각된다.
도 5를 참조하면, 약간의 각도 Φ(즉, 소정의 제1 주입각 Φ)로, 마스킹 단계의 이점이 없는 경우, 메사(11)는 약 40 내지 1000 KeV 범위의 높은 에너지 레벨로 한쪽 측면 상에 붕소(B)(즉, 제2 전도성을 갖는 도펀트)로 주입된다. 양호하게는, 이 에너지 레벨은 약 200 내지 1000 KeV의 범위에 있지만, 에너지 레벨은 도펀트를 충분히 주입시키도록 선택되어야 함을 잘 알 것이다. 화살표(12)로 나타낸 소정의 제1 주입 각도 Φ는 메사(11)들 간의 폭 A와 트렌치(9)의 깊이 B에 의해 결 정되며, 수직으로부터 약 2°내지 약 12°사이에 있을 수 있고, 도시된 실시예의 경우, 각도 Φ는 약 4°이었다. 소정의 제1 주입각 Φ를 결정하는 데 폭 A 및 깊이 B를 사용하는 것은 활성 영역에 있는 트렌치(9)의 측벽만이 주입되도록 보장해준다. 그 결과, 제2 도전 타입의 도펀트가 소정의 제1 주입각 Φ로 하나 이상의 사전 선택된 메사(11) 내로 주입되어 하나의 트렌치(9)의 측벽 표면에 고농도로 도핑된 영역의 도핑 농도보다 낮은 도핑 농도를 갖는 제2 도전 타입의 제1 도핑된 영역을 형성한다.
도 6에 도시한 바와 같이, 메사(11)의 반대쪽 측면은 화살표(15)로 나타낸 바와 같이 소정의 제2 주입각 Φ'으로 붕소(B)가 주입된다. 소정의 제1 주입각 Φ와 유사하게, 소정의 제2 주입각 Φ'은 메사(11)들 간의 폭 A 및 트렌치(9)의 깊이 B에 의해 결정되고, 수직으로부터 약 -2°내지 -12°사이에 있을 수 있으며, 도시된 실시예의 경우 소정의 제2 주입각 Φ'은 약 -4°이었다. 소정의 제2 주입각 Φ'을 결정하는 데 폭 A 및 깊이 B를 사용하는 것은 활성 영역에 있는 트렌치(9)의 측벽만이 주입되도록 보장해준다. 그 결과, 제2 도전 타입의 도펀트가 하나 이상의 미리 선택된 메사(11) 내로 소정의 제2 주입각 Φ'으로 주입되어 하나의 트렌치(9)의 측벽 표면에 고농도로 도핑된 영역의 도핑 농도보다 낮은 도핑 농도를 갖는 제2 도전 타입의 제2 도핑된 영역을 형성한다.
도 7을 참조하면, 제2 P형 주입을 주입하는 단계(도 6) 이후에, 메사(11)가 P 칼럼(column)(22)으로 변환되도록 최대 섭씨 1200°의 온도에서 드라이브-인(drive in) 단계가 최대 12 시간 동안 수행된다. 온도 및 시간은 주입된 도펀트 를 충분히 드라이브-인하게 선택됨을 잘 알 것이다.
이어서, 도 8에 도시한 바와 같이, 인(P) 또는 비소(As) 등의 N형 도펀트로 제2 주입이 수행된다. N형 주입은, 화살표(41)로 나타낸 바와 같이, 소정의 제1 주입각 Φ으로 약 30 KeV 내지 400 KeV의 에너리 레벨에서 수행된다. 양호하게는, 에너지 레벨은 약 40 내지 300 KeV의 범위에 있지만, 에너지 레벨이 도펀트를 충분히 주입하도록 선택되어야 함을 잘 알 것이다. 도 9에서, 메사(11)의 반대쪽 측면은 화살표(42)로 나타낸 바와 같이 소정의 제2 주입각 Φ'으로 N형 도펀트로 주입된다.
제2 N형 주입 이후에, 최대 섭씨 1200°의 온도에서 드라이브-인 단계가 최대 12 시간 동안 수행되고, 그 결과 도 10에 도시한 바와 같이 P 필러(22)는 N/P 필러(27) 및 우측 종단 N 및 P 영역(31)로 변환된다.
스트림 산화 단계(stream oxidationi step)가 수행되거나 LP(low pressure, 저압) CVD(chemical vapor deposition, 화학적 기상 증착) TEOS(Tetraethylorthosilicate) 또는 간단히 "LPTEOS"라고 하는 기술을 사용하여 산화물층(6)을 대체하는 등의 증착 단계가 수행된다. 다른 대안으로서, 트렌치(9)를 이산화실리콘으로 채우기 위해 SOG(spun-on-glass) 기술 또는 임의의 다른 증착된 산화물 층이 사용될 수 있다(도 11). 이어서, N/P 필러(27)는 이산화실리콘(29)으로 둘러싸이게 된다. 그렇지만, 트렌치(9)의 충전이 장치에 워핑(warping)을 가져올 수 있음이 밝혀졌다. 이 워핑 문제는 실리콘 질화물(예를 들어, SixNy) 등의 얇은 유전체 층(133)(도 11)을 얇은 산화물층(6) 상부에 증착함으로써 감소 또는 제거될 수 있다. 본 명세서에서 사용되는 바와 같이, 단독으로 사용될 때 "질화물"은 실리콘 질화물을 말한다.
N/P 필러(27)는 N/P 칼럼(27)으로 변환되며, 따라서 도면은 간단함을 위해 N/P 필러(27) 또는 N/P 칼럼(27)의 구조적 영역만을 반영하고 있다. 일반적으로, 메사(11)가 필러로 변환되고 필러가 칼럼으로 변환되는 경우, 그 구조가 "변환"되었음을 알고 있다면 간단함을 위해 도면에서 동일한 번호가 동일한 영역을 가리킬 수 있다.
기술 분야에 공지된 기술에 의한 화학 기계적 연마(chemical mechanical polishing, CMP)를 사용한 평탄화 이후에, 도 11은 트랜지스터에 대한 장치 배선(device feature)을 생성하기 위해 노출되어 있는 N/P 칼럼(27)의 상단부로부터 산화물층(6)이 제거된 상태를 나타낸 것이다. 평탄화의 정도는 약 0.6 - 3.2㎛이다. P형 종단 링(termination ring)(16, 18)이 부가된다.
도 12 및 도 13은 본 발명의 제1 양호한 실시예에 따른 P형 구조를 제조하는 프로세스를 전반적으로 나타낸 것이다. 도 12는 도 1 내지 도 11에 도시한 제1 실시예의 대체 실시예이며, 그와 유사하게 제조된다.
넓은 칼럼 또는 메사(61)는 종래의 장치의 메사보다 더 넓은 폭 WM을 갖는 것으로 도시되어 있지만, WM은 양호한 실시예들 간에 변할 수 있으며 제한적인 것으로 해석되어서는 안된다.
도 12는 에피택셜층(75)이 형성되어 있는 P++ 기판(73)을 나타내고 있다. 유전체 충전재(dielectric fill)(190)로 분리되어 있는 NPPN형 칼럼인 넓은 칼럼(61)이 있다. 칼럼(61)의 표면 상에 얇은 질화물 층(133) 및 그 다음에 오는 약 200 옹스트롬 내지 1000 옹스트롬 정도의 두께를 갖는 이산화실리콘의 얇은 층을 포함하는 유전체 층(134)이 있다. 칼럼(61)은 유전체 충전재(190)로 분리되어 있다. 유전체 충전재(190)는 실리콘 질화물, 도핑된 또는 미도핑된 산화물, 반절연성 물질, 기타 등등일 수 있다. 반절연성 물질은 미도핑된 폴리실리콘 또는 반절연성 다결정 실리콘(semi-insulating polycrystalline silicon, SIPOS)일 수 있다.
도 13은 도 12의 장치를 제조하는 데 사용되는 단계들을 간략히 요약한 플로우차트이다. N형 구조의 방법(전술하였음)에서와 같이, 단계(101)에서, 트렌치에 의해 분리된 P 메사를 형성하기 위해 P 에피택셜층이 P++ 기판 쪽을 향해 에칭된다. 단계(103)에서, 이 메사 및 트렌치는 얇은 산화물층으로 덮여진다. 단계(104)에서, 이전의 에칭 단계에 의해 형성된 메사의 한쪽 측면에 P 도펀트를 주입시키기 위해 P 도펀트를 소정의 제1 주입각 Φ로 주입함으로써 제1 주입이 행해진다. 단계(105)로 진행하여, 소정의 제2 주입각 Φ'으로 제2 P 도펀트 주입이 있게 된다. 단계(106)로 진행하여, P 메사를 칼럼(61)으로 변환시키기 위해 확산 단계가 수행된다. 이후에, 단계(107)에서 소정의 제1 주입각 Φ으로 N형 도펀트의 또다른 주입이 있게 되고 그 다음에 단계(108)에서 소정의 제2 주입각 Φ'(이는 소정의 제1 주입각 Φ의 마이너스 값임)으로 N형 도펀트를 주입하는 제2 주입 단계가 있게 된 다. 단계(109)에서 확산 단계가 수행되고, 그 다음에 단계(113)에서 실리콘 질화물의 저압 화학적 기상 증착 단계가 있게 된다. 그 후에, 단계(110)에서 유전체의 트렌치 재충전이 있게 되며, 그 후에 N 바디 주입이 수행되고 단계(111)에서 N 바디 주입부(N body implant)(65, 66)가 생성됨과 동시에 트랜지스터 셀이 생성된다.
도 14는 N-P 재충전 방식이라고 하는 N형 구조의 제2 실시예이며, 이는 더블 P(2P) 도펀트인 에피택셜 재충전재(epitaxial refill)(67)로 분리되어 있는 넓은 칼럼(69)을 포함한다. 주입부(implant)(231)를 포함하는 N 종단 영역(termination region)도 역시 생성된다. 이 프로세스는 또한 N 종단 또는 분리 링(16, 18)의 형성을 제공한다.
도 15 및 도 16은 본 발명의 제2 양호한 실시예에 따른 N형 구조를 제조하는 프로세스를 전반적으로 나타낸 것이다.
도 15는 도 16의 장치를 제조하는 데 사용되는 단계들을 간단히 요약한 플로우차트이다. 도 15로 진행하여, 도 1 내지 도 11과 유사하게, 이 프로세스는 N형 에피택셜층(5)을 그 위에 갖는 N++ 기판(3)으로 시작한다. 에칭 단계(201)가 수행되고, 이 경우 복수의 트렌치(89)는 대략 도 14에서 에피택셜 재충전재(67)가 도시되어 있는 곳에 위치하고 메사(81)는 도 14에서 칼럼(69)이 도시되어 있는 곳에 생성된다. 메사(81) 및 트렌치(89)는, 제1 실시예에서의 경우와 같이, 단계(203)에서 얇은 산화물층으로 덮여진다. 얇은 산화물층의 목적은 도펀트가 프로세스 동안 탈출하지 못하도록 하기 위함이다. 단계(204)로 진행하여, N형 도펀트가 소정의 제1 주입각 Φ으로 주입되고, 이후에 단계(205)에서 N형 도펀트가 수직축에 대해 소정의 제1 주입각 Φ의 마이너스값인 소정의 제2 주입각 Φ'으로 주입된다. 이어서, 프로세스는 단계(206)로 진행하여, 주입된 도펀트는 확산되고, 단계(212)에서 에피택셜 재충전이 수행되지만, 에피택셜 재충전은 모든 트랜치(89)를 충전시키지는 않는다. 이 시점에서 단계(207)에서 에피택셜층은 소정의 제1 주입각 Φ으로 P형 도펀트로 주입되고, 이어서 단계(208)에서 소정의 제1 주입각 Φ의 마이너스값인 소정의 제2 주입각 Φ'으로 P형 도펀트의 제2 주입이 있게 된다. 도 16을 참조하면, 얇은 에피택셜층(83)은 주입 단계가 수행된 후에 보여진다. 그 후에, 단계(209)에서 에피택셜 재충전이 있게 되고, 단계(210)에서 칼럼(69)의 에피택셜 분리를 달성하기 위해 트렌치(89)가 충전되도록 하기 위해 확산 프로세스가 수행되며, 그 후에 단계(211)에서 P 바디 주입 셀 생성(P body implant cell creation)이 있게 된다. 이 시점에서 종단 또는 분리 링(16, 18)(도 14)도 역시 형성된다.
도 17 및 도 18은 본 발명의 제2 양호한 실시예에 따른 P형 구조를 제조하는 프로세스를 전반적으로 나타낸 것이다.
도 17은 에피택셜 재충전 방식을 사용하는 이 실시예의 P형 구조를 나타낸 것으로, 2N형 에피택셜 도펀트(161)로 채워진 복수의 넓은 P형 구조(163) 및 트렌치를 갖는다. 또한, N 종단 영역(65, 66)도 있다. 시작점은 에피택셜층(75)을 그 위에 갖는 기판(73)이다.
도 18은 도 17의 장치를 제조하는 데 사용되는 단계들을 간략히 요약한 플로우차트이다. 이 프로세스는 단계(301)에서 트렌치로 분리된 복수의 P형 메사를 형성하기 위해 P 에피택셜층(75)을 P++ 기판 쪽을 향해 에칭하는 것으로 시작한다. 단계(303)에서, 메사 및 트렌치를 덮기 위해 얇은 산화물층이 증착된다. 단계(304)로 진행하여, P형 도펀트는 소정의 제1 주입각 Φ으로 주입되고 이어서 단계(305)로 진행하여 P형 도펀트는 소정의 제2 주입각 Φ'으로 주입된다. 제2 실시예의 N형 구조에서와 같이, 단계(306)에서 확산 단계가 수행된다. 단계(312)로 진행하여, N형 구조에서 이미 설명한 바와 같이 이 시점에서 얇은 에피택셜 재충전이 수행된다. 단계(307)에서, N형 도펀트가 소정의 제1 주입각 Φ으로 주입되고, 그 후에 단계(308)에서 칼럼의 다른쪽 측면이 소정의 제2 주입각 Φ'으로 N형 도펀트로 주입된다. 이 단계에서, 모든 트렌치를 완전히 충전 또는 재충전시키기 위해 단계(309)에서의 에피택셜 재충전이 있게 되고, 이어서 단계(310)에서 도펀트가 확산된다. 단계(311)에서, P 바디 주입이 수행되고, 종단 또는 분리 링(65, 66)을 생성하기 위해 셀 생성이 행해진다.
넓은 메사 구조의 제3 양호한 실시예로 진행하여, 도 19 내지 도 21은 본 발명의 제3 양호한 실시예에 따른 N형 구조를 제조하는 프로세스를 전반적으로 나타낸 것이다. 따라서, 제3 양호한 실시예는 N 칼럼과 P 칼럼 사이에 산화물을 갖는 N형 구조이다.
도 19는 N 칼럼(161)을 2P 폴리 충전된 트렌치(163)와 분리시키는 산화물층(165)을 갖는 얇은 또는 좁은 2P 폴리 충전된 트렌치(163) 및 보다 넓은 N 칼럼(161)이 있는 제3 실시예 N형 구조를 나타낸 것이며, 여기서 산화물은 이산화실리콘을 말한다. 이산화실리콘층(165)은 또한 N 종단 영역(31)을 2P 폴리 충전된 트렌치(163)로부터 분리시킨다.
도 19의 장치를 제조하는 데 사용되는 프로세스는 도 20의 플로우차트에 도시되어 있으며, 여기서 단계(401)에서 제1 실시예에서 도시된 바와 같이 트렌치에 의해 분리되어 있는 N 메사(161)를 형성하기 위해 N++ 기판(3)에 근접하는 N 에피택셜층(5) 내에 에칭이 수행된다. 단계(403)에서, 다른 실시예들에 대해 이전에 기술한 바와 같이, 메사(161), 트렌치, 측면, 하부, 및 상단부는 얇은 산화물층으로 덮여진다. 그 후에, 단계(404)에서 N형 도펀트가 소정의 제1 주입각 Φ으로 주입된다. 단계(405)로 진행하여, 칼럼(161)의 다른쪽 측면이 소정의 제2 주입각 Φ'으로 N형 도펀트로 주입된다. 그 후에, 단계(405)에서 N형 도펀트를 N 칼럼(161) 내로 확산시키기 위해 확산이 수행된다. 이 시점에서, TEOS 라이너(167)가 증착되고(도 21) 이 때 P 도펀트는 도 20에 도시한 바와 같이 주입되며, 여기서 단계(412)에서 약 2000 옹스트롬의 미도핑된 폴리의 TEOS 라이너가 수행된다. 트렌치, 측벽, 칼럼(161)의 하부 및 상단부의 라이닝(lining) 이후에, 단계(407)에서 P형 도펀트가 소정의 제1 주입각 Φ으로 주입되고, 그 후에 단계(408)에서 칼럼(161)의 다른쪽 측면이 소정의 제2 주입각 Φ'으로 P형 도펀트로 주입된다. 그 후에, 단계(410)에서 미도핑된 폴리 재충전이 수행된다. 단계(411)에서, 확산이 수행되고, 그 후에 P 바디 주입 및 셀 생성이 수행되며, 그에 부가하여 도 19의 링(16, 18)이 이 시점에서 생성된다.
제3 양호한 실시예의 한가지 이점은 비도핑된 폴리 재충전 동작 및 P 바디 주입 및 확산의 생성 이후에, 셀이 얇은 산화물층(165)(도 19)에 의해 분리된 채로 있다는 것이다.
제3 양호한 실시예에서, P-채널 장치의 경우, 기판은 P+이고, N-채널 장치의 경우 기판은 N+이다. 재충전 물질은 도핑된 또는 미도핑된 산화물, 질화물, 반절연성 물질, 폴리실리콘(폴리) 또는 다른 조합일 수 있다. 그 결과의 구조는 MOSFET 및 쇼트키 다이오드 및 유사 장치를 제조하는 데 사용될 수 있다.
도 22 및 도 23은 본 발명의 제3 양호한 실시예에 따른 P형 구조를 제조하는 프로세스를 전반적으로 나타낸 것이다.
제3 양호한 실시예의 대안에서, N-채널 및 P-채널 칼럼이 교환될 수 있다. 재충전 물질은 도핑된 또는 미도핑된 산화물, 질화물, 폴리 또는 다른 조합일 수 있다. P형 구조는, N형 구조와 같이, MOSFET 및 쇼트키 장치 및 유사 장치를 제조하는 데 사용될 수 있다. 도 22에 도시된 바와 같이, 넓은 N 칼럼(261)이 좁은 2P 폴리(263)에 의해 분리되어 있다. 칼럼들은 산화물층(165)에 의해 분리되어 있으며, 이 산화물층(165)는 또한 칼럼들을 종단 영역(231)로부터 분리시키고 있다. 종단 영역(231)에는 N 링(65, 68) 등의 N 영역이 배치되어 있다.
도 23을 참조하면, 단계(501)에서, P- 에피택셜층(75)은 트렌치(9)에 의해 분리된 P 메사를 형성하기 위해 P+ 기판 쪽을 향해 에칭된다. 단계(503)에서, 메사(261)는 얇은 산화물층(165)로 덮여진다. 단계(504)에서, 칼럼(261)은 소정의 제1 주입각 Φ으로 N형 도펀트로 주입된다. 단계(505)에서, 소정의 제1 주입각 Φ의 마이너스 값인 소정의 제2 주입각 Φ'으로 제2 N형 도펀트로 칼럼(261)의 다른 쪽 측면에의 주입이 있다. 도펀트의 주입 이후에, 단계(506)에서 확산이 수행된다. 단계(513)로 진행하여, 미도핑된 폴리의 TEOS 라이너가 장치 상에 증착된다. 그 후에, 단계(507)에서 P 도펀트가 소정의 제1 주입각 Φ으로 주입되고, 단계(508)에서 그 구조의 다른쪽 측면이 소정의 제2 주입각 Φ'으로 주입된다. 이어서, 단계(509)에서, 확산이 수행되고, 단계(510)에서 미도핑된 폴리(263)가 재충전된다. 단계(511)에서 확산이 수행되고, 이 경우 단계(511)에서 N 바디 주입 및 셀 생성 단계가 실행된다.
도 24 내지 도 26은 본 발명의 제4 양호한 실시예에 따른 구조를 제조하는 프로세스를 전반적으로 나타낸 것이다. 이전의 실시예들에서와 같이, N 칼럼 및 P 칼럼이 교환될 수 있고, P-채널 장치의 경우 기판은 P+이고, N-채널 장치의 경우 기판은 N+이다. 재충전 물질은 도핑된 또는 미도핑된 산화물, 질화물, 반절연성 물질, 미도핑된 폴리 또는 다른 조합일 수 있으며, 그 구조는 MOSFET 및 쇼트키 다이오드 및 유사 장치를 제조하는 데 사용될 수 있다.
도 24를 참조하면, 유전체 재충전(261)을 갖는 N형 구조를 나타낸 제4 실시예가 도시되어 있다. 이 구조는 유전체 영역(261)에 의해 분리된 넓은 칼럼(227)을 포함하며, 이 유전체 영역(261)은 또한 N 종단 영역(235)을 넓은 칼럼(227)로부터 분리시키고 있다. 게다가, 유전체 재충전 영역(261)이 후속하는 제조 동안에 그 구조로부터 형성된 칩을 워핑하지 않도록 하기 이해 얇은 질화물층(233)이 정위치에 있다.
도 25의 플로우차트는 이 장치를 제조하는 데 사용되는 프로세스를 나타낸 것으로서, 단계(601)에서 다른 장치들에서 이전에 언급한 바와 같이 트렌치 에칭으로 시작한다. 단계(603)에서, 메사(227) 및 트렌치(261)는 얇은 질화물층(233)으로 덮여진다. 단계(604)에서, N형 도펀트가 소정의 제1 주입각 Φ으로 주입된다. 단계(605)에서, 소정의 제1 주입각 Φ의 마이너스 값인 소정의 제2 주입각 Φ'으로 N형 도펀트의 제2 주입이 행해진다. 단계(606)에서, 주입된 N 도펀트를 드라이브-인하기 위해 확산이 수행된다. 단계(606)에서의 확산 이후에, 프로세스는 단계(607)로 진행하여 P 도펀트가 소정의 제1 주입각 Φ 으로 주입되고 그 후에 단계(608)에서 P형 도펀트가 소정의 제2 주입각 Φ'으로 주입된다. 단계(609)에서 P형 도펀트를 확산시키기 위해 확산이 수행되고, 이어서 단계(613)에서 질화물의 저압 화학적 기상 증착(LPCVD)이 수행된다. 질화물이 정위치에 있게 된 후에, 단계(610)에서 트렌치(261)가 미도핑된 산화물, 질화물, 폴리실리콘 또는 다른 조합 등의 물질(263)로 재충전된다. 단계(611)에서, P 링(16, 18)을 포함하여 P 바디 주입이 수행된다.
도 26은 유전체 재충전 물질(263), 넓은 칼럼(327) 및 질화물층(237)을 갖는 제4 양호한 실시예의 P형 구조를 나타낸 것이다. 재충전 물질(263)은 도핑된 또는 미도핑된 산화물, 질화물, 반절연성 물질, 미도핑된 폴리실리콘 또는 다른 조합일 수 있다. 제4 실시예의 P형 구조를 제조하는 데 사용되는 단계들은, 에칭 단계가 당연히 P 에피택셜층(75) 상에 수행되는 것을 제외하고는, N형 구조를 제조하는 데 사용되는 것과 대체로 동일하다. N형 종단 또는 분리 링(16, 18)은 P 에피택셜층(75)에 배치되어 있다.
도 27 내지 도 31은 표준의 평면 프로세스 N형 구조를 사용하는 평면 MOSFET 셀 설명(즉, 단일-셀 또는 다중-셀 칩의 개개의 장치 또는 셀의 구성)을 나타낸 것이다.
도 27은 유전체 재충전(29)에 의해 다른 이웃하는 셀들로부터 분리되어 있는 NP-PN 칼럼(27)을 갖는 제1 양호한 실시예에 따른 NP-PN 메사 장치를 나타낸 것으로서, N 소스 영역(1502)이 형성되어 있는 P 영역(1501)을 포함하는 소스 영역(1505)이 있다. 게이트 폴리(gate poly)(1504)를 N 소스 커넥터(1502) 및 P 영역(1501)으로부터 분리시키는 산화물층(1506)이 있다. 소스 커넥터는 일반적으로 1505이다.
도 28은 N형 평면 MOS 구조에서 사용되는 제4 양호한 실시예에 따른 PN-NP 메사 장치를 나타낸 것이다. 이 장치는 유전체(261)에 의해 다른 이웃하는 셀과 분리되어 있는 PN-NP 칼럼(327)을 갖는다. 소스(705)는 N형 소스 연결(702)이 위치하고 있는 P 영역(701)을 포함한다. 산화물층(706)은 게이트 폴리(708)를 N 소스 영역(702) 및 P 영역(701)으로부터 분리시킨다.
도 29는 N형 평면 MOS 장치를 사용하는 제2 양호한 실시예에 따른 PNP 메사 장치를 나타낸 것이다. 이 장치는 P 폴리 영역(67)에 의해 다른 이웃하는 셀들로부터 분리되어 있는 NN 영역(69)을 포함한다. N 소스 영역(804)이 위치하고 있는 깊은 P 영역(805)이 있다. 게이트 폴리(803)는 모두가 소스 영역(801)의 일부인 산화물층(802)으로 둘러싸여 있다. 도 29의 장치의 좁은 피치 형태의 것인 유사한 구조가 도 30에 제공되어 있으며 이는 N 영역(69)의 폭을 제외하고는 동일한 구조 를 갖는다.
도 31은 N형 평면 MOSFET 구조의 제3 양호한 실시예에 따른 PNP 메사 장치를 나타낸 것이다. 이 장치는 P 폴리 영역(163)에 의해 다른 이웃하는 셀들과 분리되어 있는 NN 영역(161)을 포함한다. 소스 영역(905)은 산화물층(903)에 의해 둘러싸여 있는 게이트 폴리 영역(904)을 포함하고, 소스 연결은 P 영역(901) 내에 위치한 N 영역(902)을 포함한다.
도 32 내지 도 36은 P형 구조에 대해 표준의 평면 프로세스를 사용하는 평면 MOSFET 셀 설명(즉, 단일-셀 또는 다중-셀 칩의 개개의 장치 또는 셀의 구성)이다.
도 32는 제1 양호한 실시예에 따라 형성된 NP-PN 메사 장치를 나타낸 것이다. 드레인인 P 기판(73)은 NP-PN 칼럼(61) 상에 배치되어 있다. 이 장치는 유전체층(190)에 의해 다른 이웃하는 셀 구조로부터 분리되어 있다. 소스 영역(1508)은 P 소스 연결(1507)이 위치하고 있는 N 영역(1515)을 포함한다. 게이트 폴리(1511)는 N 영역(1505) 및 소스 P 영역(1507) 양쪽 상부에 배치되어 있으며 산화물층(1509)에 의해 이들로부터 분리되어 있다.
도 33은 P형 평면 MOSFET 구조를 사용하는 제4 양호한 실시예에 따라 형성된 PN-NP 메사 장치이다. 이 장치는 드레인인 P+형 기판(73)을 포함하며, 이 기판 상에 PN-NP 칼럼(327)이 배치되어 있다. 이 장치는 유전체 영역(261)에 의해 이웃하는 셀들과 분리되어 있다. 소스 P 연결(721)이 위치하고 있는 N 영역(720)을 포함하는 소스 영역(722)이 있다. 2개의 게이트가 있으며, 각각의 게이트는 게이트 폴리(725)를 둘러싸고 있는 게이트 산화물(723)을 포함한다.
도 34 및 도 35는 제2 양호한 실시예에 따라 형성된 장치를 나타낸 것으로서, 도 34는 넓은 구조를 나타낸 것이고 도 35는 좁은 구조를 나타낸 것이다. N 기판(73)은 PP 칼럼(163)(넓은 메사) 또는 P 칼럼(163)(좁은 메사)를 포함하며, N형 물질(161)이 이를 이웃하는 셀들과 분리시킨다. 소스 영역(811)은 P 소스 연결(810)이 위치하고 있는 N 영역(813)을 포함한다. 게이트는 게이트 폴리(814)를 둘러싸고 있는 산화물층(812)을 포함한다.
도 36은 P형 평면 MOS 구조를 사용하는 PP형 메사를 갖는 제3 양호한 실시예에 따라 형성된 장치를 나타낸 것으로서, P+ 기판(73)을 포함하고, 이 기판 상에는 N 폴리(261)에 의해 이웃하는 셀들로부터 분리되어 있는 PP 칼럼(263)이 있다. 소스 영역(910)은 P 연결(913)이 위치하고 있는 N 영역(915)을 포함한다. 영역들을 연결시키면, 소스(213)를 갖는 PP 칼럼(263)은 게이트 산화물층(912)에 의해 둘러싸여 있는 게이트 폴리 영역(914)를 포함하는 게이트이다.
도 37 내지 도 41은 표준의 트렌치 프로세스 N형의 트렌치 MOSFET의 셀 설명(즉, 단일-셀 또는 다중-셀 칩의 개개의 장치 또는 셀의 구성)이다.
도 37은 NP-PN 메사를 사용하는 제1 양호한 실시예에 따른 장치의 셀 구조를 나타낸 것이다. 드레인이고 또 폴리 영역(29)에 의해 다른 이웃하는 셀들로부터 분리되어 있는 NP-PN 칼럼(27)은 기판(3) 상에 위치하고 있다. 산화물층(1609)에 의해 둘러싸여 있는 게이트 폴리 영역(1607)을 포함하는 트렌치에 의해 서로 분리되어 있는 3개의 P 영역(1601, 1603, 1604)이 있다. N 소스 연결(1605)은 P 영역(1601, 1603, 1604) 내에 위치하고 있으며 소스 영역(1610)을 생성하기 위해 산 화물층(1609)에 의해 게이트 폴리(1607)로부터 분리되어 있다.
도 38은 PN-NP 메사를 사용하는 제4 양호한 실시예에 따른 장치의 셀 구조를 나타낸 것이다. 이 장치는 폴리 영역(267)에 의해 다른 이웃하는 셀 구조로부터 분리되어 있는 PN-NP 칼럼(227)을 포함한다. 소스 영역(734)은 P 영역(731) 및 P 영역(731) 내에 위치하고 있는 N 소스 연결(732)을 포함한다. P 영역(731) 및 N 소스 연결(732)은 산화물층(735)에 의해 게이트 폴리(736)로부터 분리되어 있다.
도 39 및 도 40은 넓은(도 39) 및 좁은(도 40) PN-NP 메사를 갖는 제2 양호한 실시예에 따른 셀 구조를 나타낸 것이다. 이 장치들 각각은 폴리 영역(67)에 의해 이웃하는 셀들로부터 분리되어 있는 NN 영역(69)을 포함하며, N+ 기판(3)은 드레인이고, 소스 영역(823)은 N 소스 연결(822)이 위치하고 있는 P 영역(221)을 포함한다. N 소스 연결(822)은 산화물층(824)에 의해 게이트 폴리(825)로부터 분리되어 있다.
도 41은 PN-NP 메사를 갖는 제3 양호한 실시예에 따른 장치의 셀 구조를 나타낸 것이다. 이 장치는 드레인인 기판(3) 상에 탑재된 NN 칼럼(163)을 포함하며, 이 장치는 P 폴리 영역(161)에 의해 다른 이웃하는 셀들로부터 분리되어 있다. 소스(920)는 N 소스 연결(923)이 위치하고 있는 P 영역(925)을 포함한다. N 소스 연결(923) 및 P 영역은 산화물층(921)에 의해 게이트 폴리(924)로부터 절연되어 있다.
도 42 내지 도 46은 P형 구조를 사용하는 표준의 트렌치 MOSFET 프로세스의 셀 설명(즉, 단일-셀 또는 다중-셀 칩의 개개의 장치 또는 셀의 구성)이다.
도 42는 P형 트렌치 MOSFET에 대한 NP-PN 메사를 갖는 제1 양호한 실시예에 따른 장치의 셀 구조를 나타낸 것이다. 이 장치는 드레인인 P+ 기판(73) 상에 배치되어 있는 NP-PN 칼럼(61)을 포함한다. 이 장치는 유전체 영역(63)에 의해 다른 이웃하는 셀들로부터 분리되어 있다. 소스 영역(1611)은 P 소스 접점(source contact)(1612)이 위치하고 있는 N 영역(1615)을 포함한다. 게이트 산화물층(1614)에 둘러싸여 있는 게이트 폴리(1613)가 있다.
도 43은 P형 트렌치 MOSFET에 대한 NP-PN 메사를 갖는 제4 양호한 실시예에 따른 장치의 셀 구조를 나타낸 것이다. 이 장치는 드레인인 P 기판(73)을 포함하며, 이 기판 상에 NP-PN 칼럼(227)이 위치하고 있다. 유전체층(267)은 이 장치를 다른 이웃하는 셀들로부터 분리시킨다. 이 장치는 3개의 N 영역(740, 743, 748)을 갖는 소스 영역(750)을 포함한다. N 영역(740, 743, 748)은 그 안에 위치하고 있는 P 소스 영역(741)을 포함한다. N 영역(740, 743, 748) 및 P 소스 영역(741)은 산화물층(744)에 의해 게이트 폴리 영역(745, 747)으로부터 분리되어 있다.
도 44는 P형 트렌치 MOSFET에 대한 NP-PN 메사를 갖는 제2 양호한 실시예에 따른 장치의 셀 구조를 나타낸 것이다. 이 장치는 드레인인 P 기판(73)을 포함하며, 이 기판 상에는 N 영역(161)에 의해 다른 이웃하는 셀 구조와 분리되어 있는 PP 칼럼(163)이 있다. 소스 영역(835)은 P 영역(832)이 위치하고 있는 N 영역(831)을 포함한다. P 영역(832)은 P 소스 접점으로서 기능하며, 산화물층(833)에 의해 게이트 폴리(834)로부터 분리되어 있다. 도 44의 장치의 좁은 피치인 유사한 구조가 도 45에 제공되어 있으며, 이는 P 영역(163)의 폭을 제외하고는 동일 한 구조를 갖는다.
도 46은 P형 트렌치 MOSFET에 대한 NP-PN 메사를 갖는 제3 양호한 실시예에 따른 장치의 셀 구조를 나타낸 것이다. 이 장치는 드레인인 P 기판(73)을 포함하며, 이 기판 상에는 PP 칼럼(263)이 배치되어 있다. 이 장치는 N 폴리(261)에 의해 다른 이웃하는 셀들로부터 분리되어 있다. 소스 영역(930)은 P 소스 접점(934)이 위치하고 있는 N 영역(932)을 포함한다. 게이트 폴리(935)는 산화물층(933)에 의해 P 소스 접점(934)으로부터 분리되어 있다.
도 47은 N형 평면 쇼트키 다이오드 장치의 셀 설명을 나타낸 것이다. 도 47은 평면 쇼트키 장치를, 표면 계산(surface computation)에 대한 P 주입과 드레인인 N형 기판(3) 상의 표준의 쇼트키 프로세스의 결합으로서 나타낸 것이다. 소스(941)는 P 폴리층(161)에 의해 이웃하는 셀들로부터 분리되어 있는 NN 칼럼(963) 상부에 단자(943)를 포함한다.
전술한 바와 같이, 이 프로세스가 다양한 이유는 N 칼럼 및 P 칼럼이 교환될 수 있기 때문이다. P-채널 장치의 제조에 있어서, 기판은 P+ 이고 및/또는 N-채널 장치의 경우 기판은 N+이다. 재충전 물질은 도핑된 또는 미도핑된 산화물, 반절연성 물질(SIPOS 등), 도핑된 또는 미도핑된 폴리실리콘, 질화물 또는 물질들의 조합일 수 있다. MOSFET 및 쇼트키 다이오드 및 유사 장치를 제조하는 데 서로 다른 실시예가 사용될 수 있다.
마지막으로, 에지 종단 영역은 부유 링(floating ring) 또는 필드 플레이트 종단(field plate termination)을 포함할 수 있다.
이상으로부터, 본 발명이 반도체 장치 및 넓은 메사를 갖는 수퍼 접합 반도체 장치를 제조하는 방법에 관한 것임을 알 수 있다. 당업자라면 본 발명의 광의의 발명 개념을 벗어나지 않고 상기한 실시예들에 변경이 행해질 수 있음을 잘 알 것이다. 따라서, 본 발명은 개시된 특정의 실시예들에 한정되지 않으며 수정들이 첨부된 청구항에 의해 정의된 본 발명의 정신 및 범위 내에 포함되는 것으로 보아야 함을 잘 알 것이다.

Claims (28)

  1. 반도체 장치의 제조 방법으로서,
    서로 대향하는 제 1 및 제 2 주(main) 표면을 가지며, 상기 제 2 주 표면에 제 1 도전 타입의 고농도로 도핑된 영역을 가지며, 상기 제 1 주 표면에 상기 제 1 도전 타입의 저농도로 도핑된 영역을 가지는 반도체 기판을 제공하는 단계;
    상기 반도체 기판에 복수의 트렌치 및 복수의 메사(mesa)를 형성하는 단계로서, 각각의 메사는 인접한 트렌치 및 상기 고농도로 도핑된 영역을 향하여 상기 제 1 주 표면으로부터 제 1 깊이 위치까지 연장되는 제 1 연장 부분을 가지며, 하나의 이상의 메사는 제 1 측벽 표면 및 제 2 측벽 표면을 가지며, 상기 복수의 트렌치 각각은 하부를 가지는 것인, 상기 형성 단계;
    제 2 도전 타입의 제 1 도핑된 영역을 형성하기 위하여, 제 2 도전 타입의 도펀트를 상기 하나 이상의 메사의 상기 제 1 측벽 표면에 주입하는 단계;
    상기 제 2 도전 타입의 제 2 도핑된 영역을 형성하기 위하여, 상기 제 2 도전 타입의 도펀트를 상기 하나 이상의 메사의 상기 제 2 측벽 표면에 주입하는 단계;
    상기 주입된 도펀트를 상기 하나 이상의 메사로 확산시키는 단계;
    상기 제 1 측벽에 상기 제 1 도전 타입의 제 2 도핑된 영역을 제공하기 위해, 상기 제 1 도전 타입의 도펀트를 상기 하나 이상의 메사의 제 1 측벽 표면에 주입하고, 상기 제 1 도전 타입의 상기 도펀트를 상기 하나 이상의 메사의 제 2 측 벽 표면에 주입하는 단계;
    상기 제 1 및 2 측벽에서 상기 제 1 도전 타입의 제 2 도핑된 영역을 제공하기 위하여 상기 주입된 도펀트를 상기 하나 이상의 메사로 확산시키는 단계; 및
    상기 하나 이상의 메사에 인접하는 하나 이상의 트렌치를 반절연성(semi-insulating) 재료와 절연성 재료 중 하나로 충전시키는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 하나 이상의 메사에 인접한 트렌치를 절연성 재료로 충전시키기 이전에, 상기 제 1 및 제 2 측벽 그리고 상기 트렌치의 하부에 질화 실리콘층을 증착시키는 단계를 더 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서, 상기 제 2 도전 타입의 상기 도펀트를 상기 하나 이상의 메사의 상기 제 1 측벽 표면에 주입시키기 이전에, 상기 하나 이상의 메사, 상기 제 1 및 제 2 측벽, 및 상기 하나 이상의 메사에 인접한 하나 이상의 트렌치의 하부 위에 산화물층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  4. 제 1 항에 있어서, 상기 제 1 도전 타입의 상기 도펀트를 상기 하나 이상의 메사의 상기 제 1 측벽 표면에 주입시키기 이전에, 상기 하나 이상의 메사에 인접한 하나 이상의 트렌치의 하부 및 상기 제 1 및 제 2 측벽을 포함하는 상기 하나 이상의 메사 위에 에피택셜층을 증착하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서, 상기 제 1 도전 타입의 상기 도펀트를 상기 하나 이상의 메사의 상기 제 1 측벽 표면에 주입하기 이전에, 상기 하나 이상의 메사에 인접한 하나 이상의 트렌치의 하부와 상기 제 1 및 제 2 측벽을 포함하는 상기 하나 이상의 메사 위에 TEOS 라이너(tetraethylorthosilicate liner)를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서, 상기 하나 이상의 메사에 인접한 하나 이상의 트렌치의 하부와 상기 제 1 및 제 2 측벽을 포함하는 상기 하나 이상 메사 위에 미도핑된(undoped) 폴리실리콘층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서, 상기 하나 이상의 메사에 인접한 하나 이상의 트렌치를 반절연성 재료와 절연성 재료 중 하나로 충전시키는 단계는, 상기 하나 이상의 메사에 인접한 하나 이상의 트렌치를 미도핑된 폴리실리콘, 도핑된 폴리실리콘, 도핑된 산화물, 미도핑된 산화물, 질화 실리콘 및 반절연성 다결정 실리콘(semi-insulating polycrystalline silicon, SIPOS) 중 하나 이상으로 충전시키는 단계를 포함하는 것인 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서, 상기 제 1 측벽 표면은 상기 제 1 주 표면에 대하여 유지되는 소정의 제 1 경사 각도를 가지며, 상기 제 2 측벽 표면은 상기 제 1 주 표면에 대하여 유지되는 소정의 제 2 경사 각도를 가지는 것인 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서, 상기 제 1 및 제 2 측벽 표면은 상기 제 1 주 표면에 대하여 대체로 수직인 것인 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서, 상기 복수의 트렌치는 상기 반도체 기판을 기계가공(machining)하는 MEMS(micro-elelctro-mechanical system) 기술을 이용하여 형성되는 것인 반도체 장치의 제조 방법.
  11. 반도체 장치의 제조 방법으로서,
    서로 대향하는 제 1 및 제 2 주 표면을 가지며, 상기 제 2 주 표면에 제 1 도전 타입의 고농도로 도핑된 영역을 가지며, 상기 제 1 주 표면에 상기 제 1 도전 타입의 저농도로 도핑된 영역을 가지는 반도체 기판을 제공하는 단계;
    상기 반도체 기판에 복수의 트렌치 및 복수의 메사를 형성하는 단계로서, 각각의 메사는 인접한 트렌치, 및 상기 고농도로 도핑된 영역을 향하여 상기 제 1 주 표면으로부터 제 1 깊이 위치까지 연장되는 제 1 연장 부분을 가지며, 하나의 이상의 메사는 제 1 측벽 표면 및 제 2 측벽 표면을 가지며, 상기 복수의 트렌치 각각 은 하부를 가지는 것인, 상기 형성 단계;
    제 1 도전 타입의 제 1 도핑된 영역을 형성하기 위하여, 제 1 도전 타입의 도펀트를 상기 하나 이상의 메사의 상기 제 1 측벽 표면에 주입하는 단계;
    상기 제 1 도전 타입의 제 1 도핑된 영역을 형성하기 위하여, 상기 제 1 도전 타입의 도펀트를 상기 하나 이상의 메사의 상기 제 2 측벽 표면에 주입하는 단계;
    상기 주입된 도펀트를 상기 하나 이상의 메사로 확산시키는 단계;
    상기 제 1 측벽에 상기 제 1 도전 타입의 제 2 도핑된 영역을 제공하기 위해, 상기 제 2 도전 타입의 도펀트를 상기 하나 이상의 메사의 제1 측벽 표면에 주입하고, 상기 제 2 도전 타입의 상기 도펀트를 상기 하나 이상의 메사의 제 2 측벽 표면에 주입하는 단계;
    상기 제 1 및 2 측벽에서 상기 제 2 도전 타입의 제 1 도핑된 영역을 제공하기 위하여 상기 주입된 도펀트를 상기 하나 이상의 메사로 확산시키는 단계; 및
    상기 하나 이상의 메사에 인접하는 하나 이상의 트렌치를 반절연성(semi-insulating) 재료와 절연성 재료 중 하나로 충전시키는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서, 상기 하나 이상의 메사에 인접한 하나 이상의 트렌치를 반절연성 재료 및 절연성 재료 중 하나로 충전시키기 이전에, 상기 제 1 및 제 2 측벽 그리고 상기 트렌치의 하부 위에 질화 실리콘층을 증착시키는 단계를 더 포함 하는 반도체 장치의 제조 방법.
  13. 제 11 항에 있어서, 상기 제 1 도전 타입의 상기 도펀트를 상기 하나 이상의 메사의 상기 제 1 측벽 표면에 주입시키기 이전에, 상기 하나 이상의 메사에 인접하는 하나 이상의 트렌치의 하부와 상기 제 1 및 제 2 측벽을 포함하는 상기 하나 이상의 메사 위에 산화물층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  14. 제 11 항에 있어서, 상기 제 2 도전 타입의 상기 도펀트를 상기 하나 이상의 메사의 상기 제 1 측벽 표면에 주입시키기 이전에, 상기 하나 이상의 메사에 인접하는 하나 이상의 트렌치의 하부와 상기 제 1 및 제 2 측벽을 포함하는 상기 하나 이상의 메사 위에 에피택셜층을 증착하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  15. 제 11 항에 있어서, 상기 제 2 도전 타입의 상기 도펀트를 상기 하나 이상의 메사의 상기 제 1 측벽 표면에 주입시키기 이전에, 상기 하나 이상의 메사에 인접하는 하나 이상의 트렌치의 하부와 상기 제 1 및 제 2 측벽을 포함하는 상기 하나 이상의 메사 위에 TEOS 라이너(tetraethylorthosilicate liner)를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  16. 제 11 항에 있어서, 상기 하나 이상의 메사에 인접한 하나 이상 트렌치의 하부와 상기 제 1 및 제 2 측벽을 포함하는 상기 하나 이상 메사 위에 미도핑된 폴리실리콘층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  17. 제 11 항에 있어서, 상기 하나 이상의 메사에 인접한 하나 이상의 트렌치를 반절연성 재료와 절연성 재료 중 하나로 충전시키는 단계는, 상기 하나 이상의 메사에 인접한 하나 이상 트렌치를 미도핑된 폴리실리콘, 도핑된 폴리실리콘, 도핑된 산화물, 미도핑된 산화물, 질화 실리콘 및 반절연성 다결정 실리콘(SIPOS) 중 하나 이상으로 충전시키는 단계를 포함하는 것인 반도체 장치의 제조 방법.
  18. 제 11 항에 있어서, 상기 제 1 측벽 표면은 상기 제 1 주 표면에 대하여 유지되는 소정의 제 1 경사 각도를 가지며, 상기 제 2 측벽 표면은 상기 제 1 주 표면에 대하여 소정의 제 2 경사 각도를 가지는 것인 반도체 장치의 제조 방법.
  19. 제 11 항에 있어서, 상기 제 1 및 제 2 측벽 표면은 상기 제 1 주 표면에 대하여 대체로 수직인 것인 반도체 장치의 제조 방법.
  20. 제 11 항에 있어서, 상기 복수의 트렌치는 상기 반도체 기판을 기계가공하는 MEMS(micro-elelctro-mechanical system) 기술을 이용하여 형성되는 것인 반도체 장치의 제조 방법.
  21. 제 1 항에 있어서, 상기 제 2 도전 타입의 도펀트를 상기 제 1 측벽 표면에 주입하는 단계는 소정의 제 1 주입 각도로 수행되는 것인 반도체 장치의 제조 방법.
  22. 제 1 항에 있어서, 상기 제 2 도전 타입의 도펀트를 상기 제 2 측벽 표면에 주입하는 단계는 소정의 제 2 주입 각도로 수행되는 것인 반도체 장치의 제조 방법.
  23. 제 1 항에 있어서, 상기 제 1 도전 타입의 도펀트를 상기 제 1 측벽 표면에 주입하는 단계는 소정의 제 1 주입 각도로 수행되는 것인 반도체 장치의 제조 방법.
  24. 제 1 항에 있어서, 상기 제 1 도전 타입의 도펀트를 상기 제 2 측벽 표면에 주입하는 단계는 소정의 제 2 주입 각도로 수행되는 것인 반도체 장치의 제조 방법.
  25. 제 11 항에 있어서, 상기 제 1 도전 타입의 도펀트를 상기 제 1 측벽 표면에 주입하는 단계는 소정의 제 1 주입 각도로 수행되는 것인 반도체 장치의 제조 방법.
  26. 제 11 항에 있어서, 상기 제 1 도전 타입의 도펀트를 상기 제 2 측벽 표면에 주입하는 단계는 소정의 제 2 주입 각도로 수행되는 것인 반도체 장치의 제조 방법.
  27. 제 11 항에 있어서, 상기 제 2 도전 타입의 도펀트를 상기 제 1 측벽 표면에 주입하는 단계는 소정의 제 1 주입 각도로 수행되는 것인 반도체 장치의 제조 방법.
  28. 제 11 항에 있어서, 상기 제 2 도전 타입의 도펀트를 상기 제 2 측벽 표면에 주입하는 단계는 소정의 제 2 주입 각도로 수행되는 것인 반도체 장치의 제조 방법.
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