CN101877307B - 获得交替p型和n型半导体器件结构的方法及其器件结构 - Google Patents
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Abstract
本发明公开了一种获得交替P型和N型半导体器件结构的工艺方法，在N+硅基板上形成N-外延层，在所述N-外延层上生长一层氧化硅膜，然后在所述N-外延层上成长一层介质膜；涂光刻胶，利用光刻形成沟槽的图形；利用所述介质膜作掩膜或利用光刻胶作掩膜完成沟槽的刻蚀；利用外延工艺将P型外延层填入所述沟槽中；利用介质膜作为阻挡层，进行P型外延层的化学机械研磨；去除介质膜，得到交替的P型和N型半导体薄层器件结构。本发明还公开了具有交替P型和N型半导体薄层的器件结构，以及MOS器件单元结构。本发明能够有效简化工艺流程，适于实施器件批量生产。
Description
技术领域
本发明涉及一种半导体集成电路的制造工艺方法，特别是涉及一种获得交替P型和N型半导体器件结构的工艺方法。本发明还涉及具有交替P型和N型半导体薄层的器件结构。
背景技术
超级结MOSFET(metal-oxide-semiconductor field-effecttransistor金属氧化物半导体场效应晶体管)采用新的耐压层结构，利用一系列交替排列的P型和N型半导体薄层(半导体薄层或称为柱子)，在截止状态且较低电压下就将P型和N型区耗尽，实现电荷相互补偿；从而使P型和N型区在高掺杂浓度下实现高的击穿电压，同时获得低导通电阻和高击穿电压，打破传统功率MOSFET理论极限。
所述新的耐压层结构制作方法可分为两种：一是利用多次外延成长-光刻-注入来获得交替的P型和N型掺杂区；二是在N型硅外延层上开沟槽，向沟槽中填入P型多晶，或倾斜注入P型杂质，或填入P型外延。第一种方法不仅工艺复杂，成本很高，而且实现难度大；例如一般600V的器件需要5-7次外延成长-光刻-注入，经过多次外延生长后，光刻需要的对准标记往往因为变形没法识别，这时就需要在2-3次外延成长后通过额外的工艺来作出新的对准标记。第二种方法中，倾斜注入由于稳定性和重复性差不能用入批量生产，所需杂质浓度的P型多晶硅无法在工艺上实 现，因此P型外延填入工艺受到很大的关注。
现有的P型外延填入工艺一般在形成沟槽后进行P型外延生长，利用化学机械研磨到N型外延，将可能有损伤的硅进行热氧化，再通过湿法刻蚀将形成的氧化硅去除，从而得到平坦交替的P型和N型半导体薄层结构。
发明内容
本发明要解决的技术问题是提供一种获得交替P型和N型半导体器件结构的工艺方法，能够有效简化工艺流程，适于实施器件批量生产；为此本发明还要提供一种具有交替P型和N型半导体薄层的器件结构。
为解决上述技术问题，本发明的获得交替P型和N型半导体器件结构的工艺方法是采用如下技术方案实现的，
步骤一、在N+硅基板上形成N-外延层，在所述N-外延层上生长一层氧化硅膜，然后在所述N-外延层上成长一层介质膜；
步骤二、涂光刻胶，利用光刻形成沟槽的图形；
步骤三、利用所述介质膜作掩膜或利用光刻胶作掩膜完成沟槽的刻蚀；
步骤四、利用外延工艺将P型外延层填入所述沟槽中；
步骤五、利用介质膜作为阻挡层，进行P型外延层的化学机械研磨；
步骤六、去除介质膜，得到交替的P型和N型半导体薄层器件结构。
本发明的获得交替P型和N型半导体器件结构的工艺方法采用的另一种技术方案是：
步骤一、在P+硅基板上形成P-外延层，在所述P-外延层上生长一层氧化硅膜，然后在所述P-外延层上成长一层介质膜；
步骤二、涂光刻胶，利用光刻形成沟槽的图形；
步骤三、利用所述介质膜作掩膜或利用光刻胶作掩膜完成沟槽的刻蚀；
步骤四、利用外延工艺将N型外延层填入所述沟槽中；
步骤五、利用介质膜作为阻挡层，进行N型外延层的化学机械研磨；
步骤六、去除介质膜，得到交替的P型和N型半导体薄层器件结构。
本发明的具有交替P型和N型半导体薄层的器件结构，包括：在N+硅基板上交替形成的N-外延层和P型外延层，其中：所述P型外延层高于所述N-外延层。
本发明的超级结NMOS器件单元结构，具有上面所述的交替P型和N型半导体薄层器件结构。
本发明的具有交替P型和N型半导体薄层的器件结构采用的另一种技术方案是，包括：在P+硅基板上交替形成的P-外延层和N型外延层，其中：所述N型外延层高于所述P-外延层。
本发明的超级结PMOS器件单元结构，具有上面所述的交替P型和N型半导体薄层器件结构。
采用本发明的方法，利用氮化硅作为硅的化学机械研磨的阻挡层，该氮化硅还同时作为沟槽刻蚀的掩膜；这样在研磨完成后不会研磨到原有的N型外延层；从而在简化了工艺的同时，得到了交替的P型和N型半导体薄层的器件结构。
在本发明中形成的P型和N型半导体薄层交替的器件结构中，由于P型半导体薄层高于N型半导体薄层，会使表面P+与表面金属的接触面积 增大，有利于得到低的P+-金属接触电阻。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是采用本发明的方法制造的超级结NMOS器件单元结构示意图；
图2是采用本发明的方法沟槽光刻后示意图；
图3是采用本发明的方法沟槽刻蚀后示意图；
图4是采用本发明的方法P型外延层填满沟槽后示意图；
图5是采用本发明的方法P型外延层经过化学机械研磨后示意图；
图6是采用本发明的方法将氮化硅去除后示意图。
图中附图标记说明：
1为N+硅基板； 2为N-外延层； 3为P外延；
4为多晶硅电极； 5为P阱； 6为N+源；
7为P+注入层； 8为层间介质膜； 9为源金属电极；
10为背面金属电极； 11为氧化硅膜； 12为介质膜；
13为光刻胶； 14为沟槽； 15为P型外延层。
具体实施方式
在本发明的一实施例中，所述获得交替P型和N型半导体器件结构的工艺方法如图2-6所示，具体实现的过程是：
步骤一、参见图2所示，在N+硅基板1上形成N-外延层2，在所述N-外延层2上生长一层氧化硅膜11，然后在所述氧化硅膜11上成长一层介质膜12。所述氧化硅膜11作为介质膜12与N-外延层2之间的缓冲层，以保证后续介质膜12成长和填入沟槽的外延做化学机械研磨时不损伤其下的外延层。
所述氧化硅膜11可以通过热氧化得到，也可以通过化学气象淀积(CVD)来实现。所述介质膜12可以是氮化硅膜也可以是其它材料的介质膜；只要能在后续的步骤三中作为掩膜，在步骤五中起到化学机械研磨的阻挡层作用，并在上述工艺中，能结合缓冲层的作用，不会在N-外延层2上造成缺陷即可。如果所述介质膜12为氮化硅膜，那么该氧化硅膜11的厚度不限于但一般为氮化硅膜厚度的1/3到1/10。
步骤二、参见图2所示，涂光刻胶13，利用光刻形成沟槽的图形。
步骤三、参见图3所示，利用所述介质膜12(例如可用氮化硅膜)做掩膜或利用光刻胶做掩膜完成沟槽14的刻蚀。沟槽14的深度按照器件设计的要求可以达到或穿入N+硅基板1，也可以停止在N-外延层2中(即形成部分超级结器件)。
步骤四、结合图4所示，利用外延工艺将P型外延层15填入沟槽14中。P型外延层15的作用是在截止状态下与N-外延层2形成耗尽层，达到电荷补偿，因此能做到P型外延层15与沟槽14完全无缝隙为最佳，但有很小的缝隙只要该缝隙不在后续的工艺中露出也可以得到应用。
步骤五、结合图5所示，利用介质膜12作为阻挡层，进行P型外延层15的化学机械研磨(停止在介质膜12)。这时研磨要停止于介质膜12中，并达到不损伤N-外延层2的表面。这种方法易于通过研磨时的菜单如减小压力和转动速度来达到，需要时也可以通过增厚缓冲层(氧化硅膜11)来实现。为了不在N-外延层2造成缺陷，研磨完成后所述介质膜12的厚度不限于但一般要大于800埃。
步骤六、将介质膜12去除(氧化硅膜11可以根据工艺需要去除或保留)得到交替的P型和N型半导体薄层器件结构，如图6所示。去除介质膜12可以通过湿法腐蚀实现，或者干法刻蚀实现，或者湿法腐蚀和干法刻蚀的组合来实现。
由图6可以看出在交替的P型半导体薄层和N型半导体薄层结构中，所述P型外延层15高于所述N-外延层2。
在上面所述的方法中，如果将所述P型半导体薄层区(即P型外延层15)和N型半导体薄层区(即N-外延层2)进行位置互换，则产生的技术效果不变。
本发明的方法既可以用于平面型器件(如图1)，也可以用于垂直型器件。
图1是采用本发明的方法并利用成熟的VDMOS(vertical double-diffusion metal-oxide-semiconductor纵向双扩散金属氧化物半导体)加工工艺得到对应的超级结NMOS器件单元结构，包括：在N+硅基板1下端形成的背面金属电极(漏极)10，在N+硅基板1上端交替形成的N-外延层2和P型外延3，位于P型外延3上端两侧的P+注入层7、N+源6和P阱5，位于N-外延层2上端的多晶硅电极4，包覆所述多晶硅电极4的层间介质膜8，包覆所述层间介质膜8和P型外延3的源金属电极9。
如果将上述器件单元结构中的N-外延层2和P型外延3进行位置互换，并将相应位置的P+注入层7、N+源6和P阱5分别对应替换为N+注入层、P+源和N阱，就可以得到超级结PMOS器件单元结构。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (11)
1.一种获得交替P型和N型半导体器件结构的工艺方法，其特征在于：
步骤一、在N+硅基板上形成N-外延层，在所述N-外延层上生长一层氧化硅膜，然后在所述N-外延层上成长一层介质膜；
步骤二、涂光刻胶，利用光刻形成沟槽的图形；
步骤三、利用所述介质膜作掩膜或利用光刻胶作掩膜完成沟槽的刻蚀；
步骤四、利用外延工艺将P型外延层填入所述沟槽中；
步骤五、利用介质膜作为阻挡层，进行P型外延层的化学机械研磨；
步骤六、去除介质膜，得到交替的P型和N型半导体薄层器件结构。
2.如权利要求1所述的工艺方法，其特征在于：步骤三中刻蚀沟槽的深度达到或穿入所述的N+硅基板，或者位于所述N-外延层中。
3.如权利要求1所述的工艺方法，其特征在于：步骤五所述的化学机械研磨停止于介质膜中，并且不损伤N-外延层的表面；
4.如权利要求1所述的工艺方法，其特征在于：步骤五所述的化学机械研磨完成后所述介质膜的厚度大于800埃。
5.如权利要求1所述的工艺方法，其特征在于：步骤六中将介质膜去除时，所述氧化硅膜根据工艺需要去除或保留。
6.如权利要求1所述的工艺方法，其特征在于：所述介质膜为氮化硅膜。
7.一种获得交替P型和N型半导体器件结构的工艺方法，其特征在于：
步骤一、在P+硅基板上形成P-外延层，在所述P-外延层上生长一层氧化硅膜，然后在所述P-外延层上成长一层介质膜；
步骤二、涂光刻胶，利用光刻形成沟槽的图形；
步骤三、利用所述介质膜作掩膜或利用光刻胶作掩膜完成沟槽的刻蚀；
步骤四、利用外延工艺将N型外延层填入所述沟槽中；
步骤五、利用介质膜作为阻挡层，进行N型外延层的化学机械研磨；
步骤六、去除介质膜，得到交替的P型和N型半导体薄层器件结构。
8.一种具有交替P型和N型半导体薄层的器件结构，包括：在N+硅基板上形成有N-外延层，在所述N-外延层中形成有沟槽，P型外延层填入所述N-外延层的沟槽中，在N+硅基板上交替形成的N-外延层和P型外延层，其特征在于：所述P型外延层高于所述N-外延层。
9.一种具有交替P型和N型半导体薄层的器件结构，包括：在P+硅基板上形成有P-外延层，在所述P-外延层中形成有沟槽，N型外延层填入所述P-外延层的沟槽中，在P+硅基板上交替形成的P-外延层和N型外延层，其特征在于：所述N型外延层高于所述P-外延层。
10.一种超级结NMOS器件单元结构，其特征在于，具有权利要求8所述的交替P型和N型半导体薄层器件结构。
11.一种超级结PMOS器件单元结构，其特征在于，具有权利要求9所述的交替P型和N型半导体薄层器件结构。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102468132B (zh) * | 2010-11-15 | 2014-07-09 | 上海华虹宏力半导体制造有限公司 | 一种半导体器件的制作方法及器件结构 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005060676A2 (en) * | 2003-12-19 | 2005-07-07 | Third Dimension (3D) Semiconductor, Inc. | A method for manufacturing a superjunction device with wide mesas |
| CN101013724A (zh) * | 2006-01-31 | 2007-08-08 | 株式会社电装 | 具有超结结构的半导体器件及其制造方法 |
| CN101097882A (zh) * | 2006-06-30 | 2008-01-02 | 上海华虹Nec电子有限公司 | 改善sti-cmp面内平坦性的方法 |
| CN101308848A (zh) * | 2007-05-17 | 2008-11-19 | 株式会社电装 | 半导体器件 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005060676A2 (en) * | 2003-12-19 | 2005-07-07 | Third Dimension (3D) Semiconductor, Inc. | A method for manufacturing a superjunction device with wide mesas |
| CN101013724A (zh) * | 2006-01-31 | 2007-08-08 | 株式会社电装 | 具有超结结构的半导体器件及其制造方法 |
| CN101097882A (zh) * | 2006-06-30 | 2008-01-02 | 上海华虹Nec电子有限公司 | 改善sti-cmp面内平坦性的方法 |
| CN101308848A (zh) * | 2007-05-17 | 2008-11-19 | 株式会社电装 | 半导体器件 |
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