CN111540672B - 超结器件的制造方法及超结器件 - Google Patents

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Abstract

本申请涉及一种超结器件的制造方法及超结器件，所述方法包括：于第一导电类型的外延层的上表面形成图形化掩膜层；基于所述图形化掩膜层刻蚀所述第一导电类型的外延层，以于所述第一导电类型的外延层内形成沟槽；于所述沟槽内形成第二导电类型的外延层并使其上表面低于所述图形化掩膜层的上表面且高于所述第一导电类型的外延层的上表面；热氧化所述图形化掩膜层下方的所述第一导电类型的外延层的上表面以及所述第二导电类型的外延层的上表面，以形成氧化层；去除所述图形化掩膜层和所述氧化层。本申请使得沟槽交界处的上表面弯曲度更小，超结器件的上表面更平坦，在提高了器件可靠性的同时降低了生产成本及工艺复杂度。

Description

超结器件的制造方法及超结器件
技术领域
本发明涉及集成电路设计及制造技术领域，特别是涉及一种超结器件的制造方法及超结器件。
背景技术
高压超结半导体结构相对于平面功率半导体结构具有高耐压值和低导通电阻等诸多优点，被广泛应用于各种半导体器件的制备过程中。
目前比较主流的半导体超结结构制备工艺包括两种，一种是采用多次注入和外延技术；另一种是采用沟槽刻蚀和回填技术。采用多次注入和外延技术相对比较成熟但价格昂贵，然而采用沟槽刻蚀和回填技术的工艺相对比较简单，且成本较低，更有利于提高半导体制造工艺的良品率并降低生产成本。
然而，传统的采用沟槽刻蚀和回填技术制备半导体超结结构的过程中，需要采用化学机械研磨工艺对沟槽填充的外延层进行平坦化处理，由于化学机械研磨工艺过程中采用的抛光液的腐蚀特性，导致沟槽内外延层靠近沟槽部位的腐蚀速率较小，使得外延层靠近沟槽的边缘形成尖角；在去除掩膜层后采用热氧化工艺形成氧化层时会存在较大的凸起，在这样的衬底上形成器件时，较大的凸起的存在将会使后续的栅氧、多晶等形成台阶差，进而影响器件的电学性能，使得器件存在漏电风险，并影响后续制成的半导体器件中沟道的长度和稳定性，从而会增加制成半导体器件的导通电阻（Rdson），并降低半导体器件耐压值的稳定性。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种更加简单并且能够提高半导体器件耐压值的稳定性的超结器件的制造方法及超结器件。
为实现上述目的及其他相关目的，本申请的一方面提供一种超结器件的制造方法，包括如下步骤：
提供衬底，并于所述衬底的上表面形成第一导电类型的外延层；
于所述第一导电类型的外延层的上表面形成图形化掩膜层，所述图形化掩膜层内形成有暴露出部分所述外延层的开口图形；
基于所述图形化掩膜层刻蚀所述第一导电类型的外延层，以于所述第一导电类型的外延层内形成沟槽；
于所述沟槽内及所述图形化掩膜层的上表面形成第二导电类型的外延层；
去除位于所述图形化掩膜层上表面的所述第二导电类型的外延层及位于所述沟槽内的部分所述第二导电类型的外延层，使得保留于所述沟槽内的所述第二导电类型的外延层的上表面低于所述图形化掩膜层的上表面且高于所述第一导电类型的外延层的上表面；
热氧化所述图形化掩膜层下方的所述第一导电类型的外延层的上表面以及所述第二导电类型的外延层的上表面，以形成氧化层；
去除所述图形化掩膜层和所述氧化层。
于上述实施例中的超结器件的制造方法中，基于图形化掩膜层刻蚀形成于衬底上表面的第一导电类型的外延层，以于所述第一导电类型的外延层内形成沟槽，然后去除位于所述图形化掩膜层上表面的所述第二导电类型的外延层及位于所述沟槽内的部分所述第二导电类型的外延层，使得保留于所述沟槽内的所述第二导电类型的外延层的上表面低于所述图形化掩膜层的上表面且高于所述第一导电类型的外延层的上表面，并使得第二导电类型的外延层靠近沟槽内壁的表面形成的尖角相对于传统工艺中沟槽交界处的尖角更小，然后直接热氧化所述图形化掩膜层下方的第一导电类型的外延层的上表面以及第二导电类型的外延层的上表面，以形成氧化层，由于所述氧化层在所述第二导电类型的外延层的上表面的形成速率大于在所述图形化掩膜层下方的所述第一导电类型的外延层的上表面的形成速率，通过控制热氧化的时间，使得在去除所述氧化层及所述图形化掩膜层之后，所述第一导电类型的外延层的上表面与所述第二导电类型的外延层的上表面之间的台阶差更小，即沟槽交界处的上表面弯曲度较小，从而提高了超结器件耐压值的稳定性。由于直接利用热氧化工艺使得沟槽交界处的上表面平坦化，并可以消除化学机械研磨工艺过程中造成的表面损伤，相对于传统的制备超结结构的工艺中在化学机械研磨之后需要形成牺牲层，之后再去除牺牲层，至少减少了去除牺牲层的步骤，因此，制作工艺更加的简单，可以在提高良品率的同时降低生产成本。
在其中一个实施例中，去除所述图形化掩膜层和所述氧化层之后，使得所述第一导电类型的外延层的上表面和所述第二导电类型的外延层的上表面之间的垂直距离在预设的精度范围内。
在其中一个实施例中，去除位于所述图形化掩膜层上表面的所述第二导电类型的外延层及位于所述沟槽内的部分所述第二导电类型的外延层包括如下步骤：
采用化学机械抛光工艺去除位于所述图形化掩膜层的上表面及所述沟槽顶部的所述第二导电类型的外延层；
对位于所述沟槽内的所述第二导电类型的外延层进行过研磨或过刻蚀，以使得保留于所述沟槽内的所述第二导电类型的外延层的上表面低于所述图形化掩膜层的上表面且高于所述第一导电类型的外延层的上表面。
在其中一个实施例中，使得保留于所述沟槽内的所述第二导电类型的外延层的上表面高于所述第一导电类型的外延层的上表面100埃-500埃。
在其中一个实施例中，所述热氧化工艺过程中，向所述第二导电类型的外延层的上表面及所述图形化掩膜层的上表面通入反应气体，以形成所述氧化层；其中，所述反应气体包括氧气及氢气，氧气的流量为2L/min-7L/min，氢气的流量为3L/min-10L/min；热氧化时间为15min-100min；热氧化的温度为900℃-1000℃。
在其中一个实施例中，形成的第一导电类型的外延层为第一导电类型的硅外延层。
在其中一个实施例中，形成的图形化掩膜层为氧化硅层。
在其中一个实施例中，形成的氧化层为氧化硅层。
在其中一个实施例中，所述第一导电类型为N型且所述第二导电类型为P型；或所述第一导电类型为P型且所述第二导电类型为N型。
本申请的另一方面提供一种超结器件，采用如任一本申请实施例中所述的超结器件的制造方法制造而成，所述超结器件包括：
衬底；
第一导电类型的外延层，位于所述衬底的上表面；所述第一导电类型的外延层内形成有沟槽；
第二导电类型的外延层，位于所述沟槽内。于上述实施例中的超结器件中，首先基于图形化掩膜层刻蚀形成于衬底上表面的第一导电类型的外延层，以于所述第一导电类型的外延层内形成沟槽，然后去除位于所述图形化掩膜层上表面的所述第二导电类型的外延层及位于所述沟槽内的部分所述第二导电类型的外延层，期间通过控制过研磨或过刻蚀工艺的时间使得沟槽内第二导电类型的外延层的上表面低于图形化掩膜层的上表面且高于所述第一导电类型的外延层的上表面，从而使得第二导电类型的外延层靠近沟槽内壁的表面形成的尖角相对于传统工艺中沟槽交界处的尖角更小，然后直接热氧化所述图形化掩膜层下方的第一导电类型的外延层的上表面以及第二导电类型的外延层的上表面，以形成氧化层。由于所述氧化层在所述第二导电类型的外延层的上表面的形成速率大于在所述图形化掩膜层下方的所述第一导电类型的外延层的上表面的形成速率，通过控制热氧化的时间，使得在去除所述氧化层及所述图形化掩膜层之后，所述第一导电类型的外延层的上表面与所述第二导电类型的外延层的上表面之间的台阶差更小，即沟槽交界处的上表面弯曲度较小，从而提高了超结器件耐压值的稳定性。由于形成氧化层使得沟槽交界处的上表面平坦化的同时，还可以消除回刻所述沟槽内的所述第二导电类型的外延层的过程中造成的表面损伤，提高了超结器件工作的稳定性与可靠性。
附图说明
为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
图1显示为本申请实施例中提供的一种超结器件的制造方法的流程图。
图2至图3显示为本申请实施例中提供的一种超结器件的制造方法中步骤S1所得结构的截面结构示意图。
图4至图5显示为本申请实施例中提供的一种超结器件的制造方法中步骤S2所得结构的截面结构示意图。
图6显示为本申请实施例中提供的一种超结器件的制造方法中步骤S4所得结构的截面结构示意图。
图7至图8a显示为本申请实施例中提供的一种超结器件的制造方法中步骤S5所得结构的截面结构示意图。
图8b显示传统的超结器件的制造工艺过程中形成的一种超结的截面结构示意图。
图9显示为本申请实施例中提供的一种超结器件的制造方法中步骤S6所得结构的截面结构示意图。
图10显示为本申请实施例中提供的一种超结器件的制造方法中步骤S7所得结构的截面结构示意图。
附图标记说明：
Figure 790380DEST_PATH_IMAGE001
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90℃或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
请参阅图1至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，在本申请的一个实施例中提供的一种超结器件的制造方法中，包括如下步骤：
步骤S1：提供衬底，并于所述衬底的上表面形成第一导电类型的外延层；
步骤S2：于所述第一导电类型的外延层的上表面形成图形化掩膜层，所述图形化掩膜层内形成有暴露出部分所述外延层的开口图形；
步骤S3：基于所述图形化掩膜层刻蚀所述第一导电类型的外延层，以于所述第一导电类型的外延层内形成沟槽；
步骤S4：于所述沟槽内及所述图形化掩膜层的上表面形成第二导电类型的外延层；
步骤S5：去除位于所述图形化掩膜层上表面的所述第二导电类型的外延层及位于所述沟槽内的部分所述第二导电类型的外延层，使得保留于所述沟槽内的所述第二导电类型的外延层的上表面低于所述图形化掩膜层的上表面且高于所述第一导电类型的外延层的上表面；
步骤S6：热氧化所述图形化掩膜层下方的所述第一导电类型的外延层的上表面以及所述第二导电类型的外延层的上表面，以形成氧化层；
步骤S7：去除所述图形化掩膜层和所述氧化层。
具体地，于上述实施例中的半导体结构制备方法中，基于图形化掩膜层刻蚀形成于衬底上表面的第一导电类型的外延层，以于所述第一导电类型的外延层内形成沟槽，然后去除位于所述图形化掩膜层上表面的所述第二导电类型的外延层及位于所述沟槽内的部分所述第二导电类型的外延层，使得保留于所述沟槽内的所述第二导电类型的外延层的上表面低于所述图形化掩膜层的上表面且高于所述第一导电类型的外延层的上表面，并使得第二导电类型的外延层靠近沟槽内壁的表面形成的尖角相对于传统工艺中沟槽交界处的尖角更小，然后直接热氧化所述图形化掩膜层下方的第一导电类型的外延层的上表面以及第二导电类型的外延层的上表面，以形成氧化层，由于可以利用所述氧化层在所述第二导电类型的外延层的上表面形成速率大于在所述图形化掩膜层的上表面形成速率的特性，通过控制热氧化的时间，使得在去除所述氧化层及所述图形化掩膜层之后，所述第一导电类型的外延层的上表面与所述第二导电类型的外延层的上表面之间的台阶差更小，即沟槽交界处的上表面弯曲度较小，从而提高半导体器件耐压值的稳定性。由于直接利用热氧化工艺使得沟槽交界处的上表面平坦化，并可以消除化学机械研磨工艺过程中造成的表面损伤，相对于传统的制备超结结构的工艺中在化学机械研磨之后需要形成牺牲层，之后再去除牺牲层，减少了去除牺牲层的步骤，因此，制作工艺更加的简单，可以在提高良品率的同时降低生产成本。
在步骤S1中，请参阅图1中的S1步骤及图2和图3，提供衬底11，并于衬底11的上表面形成第一导电类型的外延层12。
作为示例，所述衬底11可以包括但不仅限于硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底等。所述半导体层的材料为硅、锗、碳化硅或硅锗，本领域的技术人员可以根据衬底11上形成的晶体管类型选择衬底类型，因此衬底11的类型不应限制本申请的保护范围。
作为示例，可以采用外延沉积工艺于衬底11的上表面形成第一导电类型的外延层12，所述沉积工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。例如，在本实施例中，第一导电类型的外延层12的形成工艺可以为流体化学气相沉积（FlowableChemical Vapor Deposition，FCVD)工艺、高密度等离子沉积（High Density Plasma，HDP)工艺、等离子体增强沉积工艺中的一种或多种。第一导电类型的外延层12可以包括但不仅限于硅层。
作为示例，所述第一导电类型的外延层12的厚度h为30μm-60μm，具体的，所述第一导电外延层12的厚度h可以为30μm、40μm、 50μm或60μm等等。
在步骤S2中，请参阅图1中的S2步骤及图4及图5，于第一导电类型的外延层12的上表面形成图形化掩膜层13，图形化掩膜层13内形成有暴露出部分所述第一导电类型的外延层的开口图形（未图示），所述开口图形定义出沟槽的位置及形状。
作为示例，请参阅图4，步骤S2中形成的所述图形化掩膜层13的厚度可以为1000埃-2000埃，具体的，所述图形化掩膜层13的厚度可以为1000埃、1500埃或2000埃等等；将所述图形化掩膜层13的厚度设置为上述范围，可避免过薄的图形化掩膜层不能抵挡住后续化学机械研磨的腐蚀，还可避免过厚的图形化掩膜层使残留硅台阶较高给后续平坦化带来困难。
作为示例，步骤S2中，于所述第一导电类型的外延层12的上表面形成图形化掩膜层13可以包括如下步骤：
S131：于所述第一导电类型的外延层12的上表面形成掩膜层131；掩膜层131可以包括硬掩膜层，硬掩膜层可以是单层结构，也可以是多层堆叠结构，其材质可以是氧化硅；
S132：在所述掩膜层131上涂覆光刻胶层（未示出），并对光刻胶层进行曝光、显影以形成图形化光刻胶层，图形化光刻胶层定义开口图形（未标示出）的位置及形状；
S133:基于所述图形化光刻胶层对掩膜层131进行图形化以得到所述图形化掩膜层13；具体的，可以基于所述图形化光刻胶层对掩膜层131进行刻蚀以形成所述图形化掩膜层13；
S134:去除所述图形化光刻胶层；具体的，可以采用但不仅限于灰化处理工艺去除所述图形化光刻胶层。
需要说明的是，在本申请的其他实施例中，在所述涂覆光刻胶前，可先在所述硬掩膜层上有选择性地形成无定形碳层（Amorphous Carbon，AC，未图示）、介质抗反射层（Dielectric Anti-Reflect Coating，DARC，未图示）和底部抗反射涂层（Bottom Anti-reflective coating，BARC，未图示）中的一层或多层，然后再使用旋涂（spin-oncoating）、喷涂（spray coating）、滴涂（dip coating）、刷涂（brush coating）或者蒸发等方法形成一层光刻胶层，并经对准、曝光、显影等一系列工艺后得到图形化的光刻胶层；所述无定形碳层可以提供较高分辨率和精细图案化，保证后续形成的沟槽14的宽度一致性；DARC层用作后续形成图形化的光刻胶层时的吸光层，可以减少无定形碳层引起的对曝光的光线的反射，减少曝光的光线的反射光线对光刻胶曝光的影响，提高光刻胶层曝光精度。BARC层在所述光刻胶层曝光过程中，可有效降低驻波效应并提高在所述光刻胶层上形成的图形的对比度。
在步骤S3中，请继续参阅图5，基于图形化掩膜层13刻蚀第一导电类型的外延层12，以于第一导电类型的外延层12内形成沟槽14。
作为示例，步骤S3中可以采用干法刻蚀工艺或湿法刻蚀工艺基于图形化掩膜层13刻蚀第一导电类型的外延层12，以于第一导电类型的外延层12内形成沟槽14。在本实施例中，采用的干法刻蚀工艺的参数包括：气体包括碳氟气体、HBr和Cl2 中的一种或多种以及载气，所述碳氟气体包括CF4、CHF3、CH2F2 或CH3F，所述载气为惰性气体，例如He，气体流量为50sccm-400sccm，压力为3毫托-8毫托。采用的湿法刻蚀工艺的刻蚀液可以为氢氟酸和双氧水的混合溶液。
作为示例，请参阅图5，步骤S3中采用干法刻蚀形成沟槽14，沟槽14的深度范围可以为0.5μm-40μm，具体的，沟槽14的深度可以为0.5μm、10μm、20μm、30μm或40μm等等；沟槽14的宽度范围可以为0.1μm-50μm，具体的，沟槽14的宽度可以为0.1μm、10μm、20μm、30μm、40μm或50μm等等；沟槽14倾斜度范围可以为80度-90度，具体的，沟槽14的倾斜度可以为80度、82度、84度、86度、88度或90度等等。
作为示例，沟槽14的数量可以根据实际需要进行设定，沟槽14的数量可以为一个（如图5所示），也可以为多个；若形成有多个沟槽，各沟槽的宽度和/或深度可以相同，也可以不同。
在步骤S4中，请继续参阅图6，于所述沟槽14内及所述图形化掩膜层13的上表面形成第二导电类型的外延层15。
作为示例，步骤S4中可以采用物理气相沉积工艺或化学气相沉积工艺于沟槽14内及图形化掩膜层13的上表面形成第二导电类型的外延层15；需要说明的是，第二导电类型的外延层15优选为掺杂单晶硅层。优选地，所述第二导电类型的外延层15的厚度可以为40μm-45μm；具体的，所述第二导电类型的外延层15的厚度可以为40μm、43μm或45μm等等。
作为示例，步骤S4中，第二导电类型的外延层15的填充工艺的温度选择根据不同的硅源决定，较低的温度会生成多晶硅，较高的温度生长速率过高，容易形成空洞。基于上述考虑，本实施例中，步骤S4中，所述外延填充工艺采用SiH2Cl2、SiHCl3 或SiCl4 作为硅源，采用硼烷或磷烷等作为掺杂源，温度范围选为500℃-1000℃，具体的，温度可以为500℃、600℃、700℃、800℃、900℃或1000℃等等；所述外延填充工艺中第二导电类型的外延层15的生长速度选为0.1μm/Min（微米/分钟）-2μm/Min，具体的，生长速度可以为0.1μm/Min、1μm/Min或2μm/Min等等。
作为示例，在形成沟槽14之后、形成第二导电类型的外延层15之前，可以在沟槽14内壁生长一层修复氧化层（未图示），然后再去除该修复氧化层，以修复表面损伤。所述在沟槽14内壁生长一层修复氧化层的温度范围为1000℃-1200℃，具体的，温度可以为1000℃、1100℃或1200℃等等。一般情况下，温度越高对硅片表面损伤的修复作用越佳。再采用BOE腐蚀液去除所述修复氧化层，所述BOE腐蚀液中氢氟酸(HF)的浓度优选小于等于20％，实验发现，BOE腐蚀液中氢氟酸浓度在大于20％的情况下更容易出现残留异常。
在步骤S5中，请参阅图7至图8a，去除位于所述图形化掩膜层13上表面的所述第二导电类型的外延层15及位于所述沟槽14内的部分所述第二导电类型的外延层15，使得保留于所述沟槽14内的所述第二导电类型的外延层15的上表面低于所述图形化掩膜层13的上表面且高于所述第一导电类型的外延层12的上表面。
作为示例，步骤S5可以包括如下步骤：
步骤S51：采用化学机械抛光工艺去除位于所述图形化掩膜层13的上表面及所述沟槽14顶部的所述第二导电类型的外延层15，如图7所示；
步骤S52：对位于所述沟槽14内的所述第二导电类型的外延层15进行过研磨或过刻蚀，通过控制过研磨或过刻蚀的时间以使得保留于所述沟槽14内的所述第二导电类型的外延层15的上表面低于所述图形化掩膜层13的上表面且高于所述第一导电类型的外延层12的上表面，如图8a所示。
作为示例，参考图7，步骤S51中可以以所述图形化掩膜层13为停止层，采用化学机械研磨工艺去除位于图形化掩膜层13上表面的所述第二导电类型的外延层15；较佳的，在化学机械研磨之前，对第二导电类型的外延层15进行水蒸汽退火，以释放应力，并使第二导电类型的外延层15致密（densify）化，修复第二导电类型的外延层15中的空隙。
作为示例，参考图8a，步骤S52中，对位于所述沟槽内的所述第二导电类型的外延层15进行过研磨，通过控制过研磨的时间以使得保留于所述沟槽内的所述第二导电类型的外延层15的上表面低于图形化掩膜层13的上表面且高于所述第一导电类型的外延层12的上表面。相对于传统的超结器件的制造工艺中形成的半导体结构如图8b中所示，位于沟槽内的第二导电类型的外延层15的上表面与第一导电类型的外延层12的上表面基本齐平，但是第二导电类型的外延层15与沟槽内壁接触处形成的尖角，明显比图8a中的第二导电类型的外延层15与沟槽内壁接触处形成的尖角大。
作为示例，步骤S52中通过控制过研磨（Over Polish）的时间使得保留于所述沟槽内的所述第二导电类型的外延层15的上表面高于所述第一导电类型的外延层12的上表面100埃-500埃，在本实施例中，可以控制过研磨的时间为8s-10s。具体的，保留于所述沟槽内的所述第二导电类型的外延层的上表面可以高于所述第一导电类型的外延层的上表面100埃、200埃、300埃、400埃或500埃等等。由于过研磨的时间一般较短，使得第二导电类型的外延层靠近沟槽内壁的表面形成的尖角相对于传统工艺中沟槽交界处的尖角更小。
作为示例，步骤S52中，所述化学机械研磨工艺中的抛光液采用能同硅有化学反应，但对图形化掩膜层没有化学反应的化学成分。在步骤S6中，请参阅图9，热氧化图形化掩膜层13下方的第一导电类型的外延层12的上表面以及第二导电类型的外延层15的上表面，以形成氧化层16。
作为示例，步骤S6中，参考图9，所述热氧化工艺过程中，向所述第二导电类型的外延层15的上表面及所述图形化掩膜层13的上表面通入反应气体，以形成所述氧化层；其中，所述反应气体包括氧气及氢气，氧气的流量为2L/min-7L/min，具体的，氧气的流量为2L/min、5L/min或7L/min等等；氢气的流量为3L/min-10L/min，具体的，氢气的流量为3L/min、5L/min、7 L/min或10 L/min等等；热氧化时间为15min-100min，具体的，热氧化时间为15min、30 min、50 min、80 min或100 min等等；热氧化的温度为900℃-1000℃，具体的，热氧化的温度为900℃、950℃或1000℃等等，在携带H2 的气氛下在所述第二导电类型的外延层15的上表面及所述图形化掩膜层13的上表面高温生长氧化层16，可以对表面损伤层和微小台阶有效修复和平坦化。在本实施例中，可以通过热氧化工艺于所述第二导电类型的外延层15的上表面及图形化掩膜层13下方的第一导电类型的外延层12的上表面形成厚度H为1000埃-2000埃的氧化层16，具体的，氧化层16的厚度H可以为1000埃、1500埃或2000埃等等。由于氧化层在第二导电类型的外延层15的上表面形成的速率大于在图形化掩膜层13覆盖下的第一导电类型的外延层15的上表面形成的速率，直接利用热氧化工艺在第二导电类型的外延层15的上表面及所述第一导电类型的外延层12的上表面形成氧化层。在热氧化的过程中，第二导电类型的外延层15被氧化的厚度大于第一导电类型的外延层12被氧化的厚度，从而使得第一导电类型的外延层12的上表面与第二导电类型的外延层15的上表面之间的台阶差更小。通过控制热氧化的时间，使得去除所述氧化层及所述图形化掩膜之后，所述第一导电类型的外延层的上表面与所述第二导电类型的外延层的上表面之间的垂直距离位于预设的精度范围内，即使得所述第一导电类型的外延层的上表面与所述第二导电类型的外延层的上表面齐平，沟槽交界处的上表面弯曲度较小，从而提高半导体器件耐压值的稳定性。并且，热氧化工艺不仅使得沟槽14交界处的上表面平坦化，并可以消除化学机械研磨工艺过程中造成的表面损伤，相对于传统的制备超结结构的工艺中在化学机械研磨之后需要形成牺牲层再去除牺牲层中，节省了去除牺牲层的步骤，因此，制造工艺更加的简单，可以在提高良品率的同时降低生产成本。
作为示例，步骤S7中，参考图9-10，去除图形化掩膜层13和氧化层16。
作为示例，步骤S7中，参考图9-10，可以采用氟化铵氢氟酸混合腐蚀液(BOE混酸)去除图形化掩膜层13和氧化层16，使得第一导电类型的外延层12的上表面与第二导电类型的外延层15的上表面之间的垂直距离位于预设的精度范围内，使得第一导电类型的外延层12的上表面与第二导电类型的外延层15的上表面齐平。同时去除了刻蚀过程中在第一导电类型的外延层12的上表面与第二导电类型的外延层15的上表面遗留的损伤，提高了良品率。
作为示例，在其中一个实施例中，所述第一导电类型的外延层为第一导电类型的硅外延层。
作为示例，在其中一个实施例中，所述图形化掩膜层为氧化硅层。优选氧化硅层作为图形化掩膜层，更利于热氧化过程中，反应气体穿透氧化硅层进入外延层表面。
作为示例，在其中一个实施例中，所述氧化层为氧化硅层。
作为示例，在其中一个实施例中，所述第一导电类型为N型且所述第二导电类型为P型。
作为示例，在其中一个实施例中，所述第一导电类型为P型且所述第二导电类型为N型。
在一个示例中，所述沟槽14的深度小于所述第一导电类型的外延层12厚度。
作为示例，所述第一导电类型的外延层12、所述第二导电类型的外延层15均为轻掺杂区域，所谓“重掺杂区域”是指掺杂浓度大于等于1×1018 atom/cm3的区域，所谓“轻掺杂区域”是指掺杂浓度小于1×1018 atom/cm3的区域。
如图9所示，在本申请提供的一种超结器件中，包括：衬底11、第一导电类型的外延层12、沟槽14、第二导电类型的外延层15 。第一导电类型的外延层12位于衬底11的上表面，第一导电类型的外延层12内形成有沟槽14；第二导电类型的外延层15位于沟槽14内。
具体地，首先基于图形化掩膜层13刻蚀形成于衬底11上表面的第一导电类型的外延层12，以于第一导电类型的外延层12内形成沟槽14，然后去除位于图形化掩膜层13上表面的第二导电类型的外延层15及位于沟槽14内的部分第二导电类型的外延层，期间通过控制过研磨或过刻蚀工艺的时间使得沟槽14内的第二导电类型的外延层15的上表面低于图形化掩膜层13的上表面且高于第一导电类型的外延层12的上表面，并使得第二导电类型的外延层15靠近沟槽内壁的表面形成的尖角相对于传统工艺中沟槽交界处的尖角更小，然后直接热氧化所述图形化掩膜层下方的第一导电类型的外延层的上表面以及第二导电类型的外延层的上表面，以形成氧化层。由于所述氧化层在所述第二导电类型的外延层的上表面的形成速率大于在所述图形化掩膜层下方的所述第一导电类型的外延层的上表面的形成速率，通过控制热氧化的时间，使得在去除所述氧化层及所述图形化掩膜层之后，所述第一导电类型的外延层的上表面与所述第二导电类型的外延层的上表面之间的台阶差更小，即沟槽交界处的上表面弯曲度较小。由于形成氧化层使得沟槽交界处的上表面平坦化的同时，还可以消除回刻所述沟槽内的所述第二导电类型的外延层的过程中造成的表面损伤，提高超结器件工作的稳定性与可靠性。
作为示例，所述衬底11可以包括但不仅限于硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底等。所述半导体层的材料为硅、锗、碳化硅或硅锗，本领域的技术人员可以根据衬底11上形成的晶体管类型选择衬底类型，因此衬底11的类型不应限制本申请的保护范围。
作为示例，第一导电类型的外延层12可以包括但不仅限于硅层。
作为示例，所述第一导电类型的外延层12的厚度h可以为30μm-60μm，具体的，所述第一导电外延层12的厚度h可以为30μm、40μm、50μm或60μm等等。
作为示例，第二导电类型的外延层15的厚度可以为40μm-45μm；具体的，第二导电类型的外延层15的厚度可以为40μm、43μm或45μm等等。
作为示例，沟槽14的深度范围可以为0.5μm-40μm，具体的，沟槽14的深度可以为0.5μm、10μm、20μm、30μm或40μm等等；沟槽14的宽度范围可以为0.1μm-50μm，具体的，沟槽14的宽度可以为0.1μm、10μm、20μm、30μm、40μm或50μm等等；沟槽14倾斜度范围可以为80度-90度，具体的，沟槽14的倾斜度可以为80度、82度、84度、86度、88度或90度等等。
作为示例，沟槽14的数量可以根据实际需要进行设定，沟槽14的数量可以为一个（如图5所示），也可以为多个；若形成有多个沟槽，各沟槽的宽度和/或深度可以相同，也可以不同。
作为示例，如图9所示，所述第二导电类型的外延层15的上表面高于第一导电类型的外延层13的上表面的高度d为100埃-500埃；具体的，保留于所述沟槽内的所述第二导电类型的外延层的上表面可以高于所述第一导电类型的外延层的上表面100埃、200埃、300埃、400埃或500埃等等。
作为示例，在其中一个实施例中，所述第一导电类型为N型且所述第二导电类型为P型。
作为示例，在其中一个实施例中，所述第一导电类型为P型且所述第二导电类型为N型。
在一个示例中，沟槽14的深度小于第一导电类型的外延层12厚度。
作为示例，第一导电类型的外延12层、第二导电类型的外延层15均为轻掺杂区域，所谓“重掺杂区域”是指掺杂浓度大于等于1×1018 atom/cm3的区域，所谓“轻掺杂区域”是指掺杂浓度小于1×1018 atom/cm3的区域。
根据本发明的方法有效去除硅台阶后，形成的超结器件结构的沟槽区域与衬底的表面齐平，形成平坦化较佳的P/N型交替结构，可以在此基础上继续后续的其他工艺步骤，得到理想的超结器件。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种超结器件的制造方法，其特征在于，包括如下步骤：
提供衬底，并于所述衬底的上表面形成第一导电类型的外延层；
于所述第一导电类型的外延层的上表面形成图形化掩膜层，所述图形化掩膜层内形成有暴露出部分所述外延层的开口图形，所述图形化掩膜层为氧化硅层，且所述图形化掩膜层的厚度为1000埃-2000埃；
基于所述图形化掩膜层刻蚀所述第一导电类型的外延层，以于所述第一导电类型的外延层内形成沟槽；
于所述沟槽内及所述图形化掩膜层的上表面形成第二导电类型的外延层；
去除位于所述图形化掩膜层上表面的所述第二导电类型的外延层及位于所述沟槽内的部分所述第二导电类型的外延层，使得保留于所述沟槽内的所述第二导电类型的外延层的上表面低于所述图形化掩膜层的上表面且高于所述第一导电类型的外延层的上表面100埃-500埃；
热氧化所述图形化掩膜层下方的所述第一导电类型的外延层的上表面以及所述第二导电类型的外延层的上表面，以形成氧化层，氧化后的所述第一导电类型的外延层的上表面和所述第二导电类型的外延层的上表面之间的垂直距离位于预设的精度范围内；
去除所述图形化掩膜层和所述氧化层。
2.根据权利要求1所述的超结器件的制造方法，其特征在于，去除所述图形化掩膜层和所述氧化层之后，使得所述第一导电类型的外延层的上表面和所述第二导电类型的外延层的上表面之间的垂直距离位于预设的精度范围内。
3.根据权利要求1所述的超结器件的制造方法，其特征在于，去除位于所述图形化掩膜层上表面的所述第二导电类型的外延层及位于所述沟槽内的部分所述第二导电类型的外延层包括如下步骤：
采用化学机械抛光工艺去除位于所述图形化掩膜层的上表面及所述沟槽顶部的所述第二导电类型的外延层；
对位于所述沟槽内的所述第二导电类型的外延层进行过研磨或过刻蚀，以使得保留于所述沟槽内的所述第二导电类型的外延层的上表面低于所述图形化掩膜层的上表面且高于所述第一导电类型的外延层的上表面。
4.根据权利要求3所述的超结器件的制造方法，其特征在于，所述第一导电类型的外延层的厚度为30μm-60μm。
5.根据权利要求1-4中任一项所述的超结器件的制造方法，其特征在于，所述热氧化工艺过程中，向所述第二导电类型的外延层的上表面及所述图形化掩膜层的上表面通入反应气体，以形成所述氧化层；其中，所述反应气体包括氧气及氢气，氧气的流量为2L/min-7L/min，氢气的流量为3 L/min -10L/min；热氧化时间为15min-100min；热氧化的温度为900℃-1000℃。
6.根据权利要求1-4中任一项所述的超结器件的制造方法，其特征在于，形成的第一导电类型的外延层为第一导电类型的硅外延层。
7.根据权利要求1-4中任一项所述的超结器件的制造方法，其特征在于，所述第二导电类型的外延层的厚度为40μm-45μm。
8.根据权利要求1-4中任一项所述的超结器件的制造方法，其特征在于，形成的氧化层为氧化硅层。
9.根据权利要求1-4中任一项所述的超结器件的制造方法，其特征在于，所述第一导电类型为N型且所述第二导电类型为P型；或所述第一导电类型为P型且所述第二导电类型为N型。
10.一种超结器件，其特征在于，采用如权利要求1-9中任一项所述的超结器件的制造方法制造而成，所述超结器件包括：
衬底；
第一导电类型的外延层，位于所述衬底的上表面；所述第一导电类型的外延层内形成有沟槽；
第二导电类型的外延层，位于所述沟槽内。
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