KR20070035475A - 에칭된 트렌치들을 이용하여 두꺼운 유전체 영역들을형성하는 방법 - Google Patents
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Abstract
반도체 장치의 제조 방법은 대향하는 제 1 및 제 2 주 표면을 가지는 반도체 기판을 제공하는 단계를 포함한다. 또한, 이 방법은 그 반도체 기판에 하나 이상의 트렌치, 제 1 메사 및 제 2 메사를 제공하는 단계를 포함한다. 또한, 이 방법은 각각의 트렌치의 측벽 및 하부를 산화시키는 단계; 각각의 트렌치로 그리고 제 1 및 제 2 메사의 상부에 도핑된 산화물을 증착하는 단계; 및 그 증착된 산화물을 플로우시키기에 충분한 온도로 반도체 기판을 열 산화시켜 제 1 메사 각각의 실리콘을 실리콘 디옥사이드로 완전히 변환시키고 제 2 메사 각각의 실리콘을 실리콘 디옥사이드로 단지 부분적으로 변환시켜 트렌치들 각각을 산화물로 채우는 단계를 포함한다.
반도체 웨이퍼
Description
본 출원은 명칭이 "에칭된 트렌치들을 이용하여 두꺼운 유전체 영역을 형성하는 기술" 로 2003년 12월 19일자로 출원된 미국 가출원 제 60/531,373호의 우선권을 주장한다.
본 발명은 두꺼운 산화물 영역을 포함하는 에지 종단 구조를 가지는 반도체 장치를 제조하는 방법에 관한 것으로, 보다 상세하게는 금속 산화물 반도체(MOS)-게이트형이고, 낮은 온-저항 및 높은 항복 전압을 가지며 전력 스위칭에 적합한 반도체 장치에 관한 것이다.
미국 특허 제5,216,275호에 개시된 바와 같은 Xingbi Chen 박사의 수퍼 접합 장치의 발명 이래로, 그의 발명의 수퍼 접합 효과를 증대 및 향상시키려는 많은 시도가 있어 왔다. 미국 특허 제6,410,958호, 제6,300,171호, 및 제6,307,246호는 이러한 노력의 예들이며, 이들은 여기에 인용함으로써 그 전체 내용이 본 명세서에 포함된다.
미국 특허 제6,410,958호("Usui 등"의 특허)는 반도체 부품에 대한 엣지 종단 구조(edge termination structure) 및 드리프트 영역(drift region)에 관한 것 이다. 한쪽의 전도성 유형의 반도체 보디(semiconductor body)는 적어도 2개의 서로 다른 평면 내에 매립된 다른 쪽의 전도성 유형의 복수의 영역을 갖는 엣지 영역(edge area)을 갖는다. 반도체 부품의 활성 영역(active zone) 아래에서, 드리프트 영역들은 아래쪽의 기판을 사용하여 연결되어 있다.
미국 특허 제6,307,246호("Nitta 등"의 특허)는 다수의 병렬 연결된 개개의 부품이 셀 어레이(cell array)의 다수의 셀에 배치되어 있는 고전압에 견디는 엣지 구조(high-voltage sustaining edge structure)를 갖는 반도체 부품을 개시하고 있다. 엣지 영역에서, 반도체 부품은 쉐이딩된 소스 구역 영역(shaded source zone region)을 갖는 셀을 갖는다. 전력 반도체 부품의 정류 동안에, 쉐이딩된 소스 구역 영역은 불균형하게 큰 역방향 흐름 전류 밀도(disproportionately large reverse flow current density)에 의해 야기되는 기생 바이폴라 트랜지스터의 스위치 "온"(switching on)을 억제한다. 게다가, 쉐이딩된 소스 구역 영역을 갖는 엣지 구조는 Nitta 등의 특허에 기재되어 있는 기술적 관점에서 아주 용이하게 생성될 수 있다. 이는 파라미터의 효과를 명백하게 보여주며 "온" 상태에서 전기를 전도하고 "오프" 상태에서 공핍되는 병렬 PN층(parallel PN layer)으로 이루어진 드리프트층(drift layer)을 갖는 수퍼 접합 반도체 장치의 대량 생산을 가능하게 해준다. N-형 드리프트 영역에서의 활성 불순물(active impurity)의 순수량(net quantity)은 P-형 파티션 영역(partition region)에서의 활성 불순물의 순수량의 100% 내지 150%의 범위 내에 있다. 게다가, N-형 드리프트 영역 및 P-형 파티션 영역 중 어느 한 쪽의 폭은 다른 쪽 영역의 폭의 94% 내지 106%의 범위 내에 있다.
미국 특허 제6,300,171호("Frisina"의 특허)는 제1 전도성 유형의 제1 반도체 층을 형성하는 제1 단계, 상기 제1 반도체 층의 상부 표면 상에 제1 마스크를 형성하는 제2 단계, 상기 제1 마스크의 일부분들을 제거하여 그 안에 적어도 하나의 개구부를 형성하는 제3 단계, 상기 적어도 하나의 개구부를 통해 상기 제1 반도체 층에 제2 전도성 유형의 도펀트를 유입시키는 제4 단계, 상기 제1 마스크를 완전히 제거하고 상기 제1 반도체 층 상부에 상기 제1 전도성 유형의 제2 반도체 층을 형성하는 제5 단계, 상기 제1 반도체 층에 주입된 도펀트를 확산시켜 상기 제1 및 제2 반도체 층에 상기 제2 전도성 유형의 도핑된 영역을 형성하는 제6 단계를 포함하는, 고전압 반도체 장치에 대한 엣지 구조를 제조하는 방법을 개시하고 있다. 제2 단계 내지 제6 단계는 제1 전도성 유형의 다수의 중첩된 반도체 층 및 제2 전도성 유형의 도핑된 영역의 적어도 2개의 컬럼을 포함하는 최종적인 엣지 구조를 형성하기 위해 적어도 한번 반복되며, 상기 컬럼은 상기 다수의 중첩된 반도체 층(superimposed semiconductor layer)에 삽입되고 상기 마스크 개구부를 통해 차후에 주입되는 도핑된 영역들의 중첩(superimposition)에 의해 형성되고, 고전압 반도체 장치 근방에 있는 컬럼들은 고전압 반도체 장치에서 더 멀리 떨어져 있는 컬럼들보다 더 깊다.
단일 에피택셜 증착 단계만을 이용하여 제조되는 에지 종단 영역을 가지는 고전압 반도체 장치를 제공하는 것이 바람직하다.
간략히 설명하면, 본 발명은 서로 대향하는 제 1 및 제 2 주 표면을 가지는 반도체 기판을 제공하는 단계를 포함하는 반도체 장치의 제조 방법을 포함한다. 이 반도체 기판은 제 2 주 표면 가까이에 고농도로 도핑된 제 1 또는 제 2 도전 타입의 영역을 가지며, 제 1 주 표면 가까이에 저농도로 도핑된 제 1 도전 타입의 영역을 가진다. 또한, 이 방법은 반도체 기판에 하나 이상의 트렌치. 제 1 메사 및 제 2 메사를 제공하는 단계를 포함한다. 각각의 트렌치는 인접한 매사들 사이에 배치되며, 각각의 트렌치는 그 전체 길치에 따라 대략 동일한 폭을 가진다. 제 1 메사는 제 2 메사의 폭 보다 실질적으로 작은 폭을 가진다. 또한, 이 방법은 각 트렌치의 측벽 및 하부를 산화시키는 단계; 각각의 트렌치로 그리고 제 1 및 제 2 메사의 상부에 도핑된 산화물을 증착하는 단계; 그 증착된 산화물을 플로우시키기에 충분한 온도에서 그 반도체 기판을 열 산화시켜, 제 1 메사 각각의 실리콘을 완전히 실리콘 디옥사이드로 변환시키는 한편 상기 제 2 메사 각각의 실리콘을 단지 부분적으로 실리콘 디옥사이드로 변환시켜, 트렌치들 각각을 산화물로 충전시키는 단계를 포함한다.
또한, 본 발명은 서로 대향하는 제 1 주 표면 및 제 2 주 표면을 가지는 반도체 기판을 제공하는 단계를 가지는 반도체 장치의 제조 방법을 포함한다. 이 반도체 기판은 제 2 주 표면 가까이에 고농도로 도핑된 제 1 또는 제 2 도전 타입의 영역을 가지며, 제 1 주 표면 가까이에 저농도로 도핑된 제 1 도전 타입의 영역을 가진다. 또한, 이 방법은 반도체 기판에 하나 이상의 트렌치, 하나 이상의 제 1 메사, 및 하나 이상의 제 2 메사를 제공하는 단계를 포함한다. 하나 이상의 트렌치는 인접한 메사들 사이에 배치된다. 하나 이상의 제 1 메사는 하나 이상의 제 2 메사의 폭 보다 실질적으로 작은 폭을 가진다. 각각의 메사는 고농도로 도핑된 영역을 향하여 제 1 주 표면으로부터 제 1 깊이 위치로 연장되는 제 1 연장 부분을 가지는 한편 각각의 트렌치가 대략 동일한 폭을 가지며 상기 복수의 트렌치의 각각의 부재가 대략 동일한 폭을 가지며 각각의 메사 영역이 트렌치에 의해 둘러싸인 상태로, 제 1 주 표면에 대하여 유지되는 소정의 경사도를 가진 측벽 표면을 가진다. 또한, 이 방법은 각 메사의 측벽 표면으로 제 2 도전 타입의 도펀트를 경사지게 주입하는 단계를 포함한다. 제 1 도핑된 제 2 도전 타입의 영역은, 각각의 트렌치의 깊이 방향에 따라 위치되는 PN 접합을 제공하기 위하여 고농도로 도핑된 영역의 도핑 농도보다 낮은 도핑 농도를 가진다. 또한, 이 방법은 각각의 트렌치의 하부 및 그 측벽을 산화시켜 하부 산화물층을 생성하는 단계; 인 실리케이트 유리(PSG; phospho-silicat glass), 붕소 실리케이트 유리(BSG; boro-silicate glass) 및 붕소-인 실리케이트 유리(BPSG)를 포함하는 그룹으로부터 선택되는 도핑된 실리콘 디옥사이드를 이용하여 각각의 트렌치에 산화물층을 증착하는 단계; 그 증착된 산화물을 플로우(flow)시키기에 충분히 높은 온도에서 상기 반도체 기판을 열 산화시켜, 하나 이상의 제 1 메사 영역의 실리콘을 완전히 실리콘 디옥사이드로 변환시키는 한편 상기 하나 이상의 제 2 메사 영역의 실리콘을 단지 부분적으로 실리콘 디옥사이드로 변환시켜, 트렌치들의 각각을 산화물로 충전시키는 단계; 및 반도체 장치의 상부 표면을 평탄화하는 단계를 포함한다.
또한, 본 발명은 적어도 복수의 트렌치 내에 반도체 기판 및 도핑된 산화물츨을 포함하는 반도체 장치를 구비한다. 이 반도체 기판은 서로 대향하는 제 1 및 제 2 주 표면, 이 제 2 주 표면 가까이에 고농도로 도핑된 제 1 또는 제 2 도전 타입의 영역, 및 제 1 주 표면 가까이에 저농도로 도핑된 제 1 도전 타입의 영역을 가진다. 이 제 1 주 표면은 복수의 트렌치, 복수의 제 1 메사, 및 복수의 제 2 메사를 포함한다. 제 1 메사는 제 2 메사의 폭보다 실질적으로 작은 폭을 가진다. 트렌치들은 인접한 메사들 사이에 배치된다. 제 1 메사들은 완전히 실리콘 디옥사이드로부터 형성되고 제 2 메사는 부분적으로 실리콘 디옥사이드로부터 형성되고 부분적으로 실리콘으로부터 형성된다.
도 1 은 고전압 MOSFET(metal oxide semiconductor field effect transistor)를 제조하는데 사용되는 반도체 웨이퍼의 부분 단면도이다.
도 2 는 트렌치 에칭 단계 이후에 반도체 웨이퍼의 부분 단면도이다.
도 3 은 도 2 의 반도체 웨이퍼의 부분 평면도이다.
도 4 는 이온 주입 단계를 수행한 도 2 의 반도체 웨이퍼의 부분 단면도이다.
도 5 는 산화 단계 이후의 도 4 의 반도체 웨이퍼의 부분 단면도이다.
도 6 은 도핑된 유리층의 증착 이후에 도 5 의 반도체 웨이퍼의 부분 단면도이다.
도 7 은 산화 및 리플로우 단계의 결합 이후의 도 6 의 반도체 웨이퍼의 부분 단면도이다.
도 8 은 실리콘 기둥의 상부로부터 산화물을 제거하는 평탄화 단계 이후의 도 7 의 반도체 웨이퍼의 부분 단면도이다.
이상의 요약은 물론 본 발명의 양호한 실시예에 대한 이하의 상세한 설명은 첨부 도면과 관련하여 읽어가면 보다 잘 이해될 것이다. 본 발명을 예시하기 위해, 현재 양호한 실시예들이 도면에 도시되어 있다. 그렇지만, 본 발명이 도시된 정확한 구성 및 수단으로 한정되는 것이 아님을 잘 알 것이다.
어떤 용어가 이하의 설명에서 단지 편의상으로 사용되고 있으며 제한하는 것은 아니다. 단어 "우측(right)", "좌측(left)", "하부(lower)" 및 "상부(upper)"는 참조되는 도면에서의 방향을 나타낸다. 단어 "안쪽으로(inwardly)" 및 "바깥쪽으로(outwardly)"는 각각 기술된 대상 및 그의 지정된 부분의 기하학적 중심 쪽으로의 방향 및 그로부터 멀어지는 쪽으로의 방향을 말한다. 이들 용어는 상기 특별히 언급한 단어, 그의 파생어 및 유사한 의미의 단어를 포함한다. 게다가, 청구항 및 명세서의 대응하는 부분에서 사용되는 단수 표시 관형사는 "적어도 하나"를 의미한다.
도 1 을 참조하면, N+ 기판(3)과 N- 도핑된 에피택셜 층(5)을 포함하는 반도체 웨이퍼의 부분도가 도시되어 있다. 여기서 사용되는 바와 같이, 도전성에 대한 레퍼런스는 설명된 실시형태로 제한된다. 그러나, 당업자는 P 형 도전성이 N 형 도전성으로 전환될 수 있고 그 역으로도 될 수 있음을 알 수 있고 그리고 P+ 기판 위에 P 형 에피택시를 이용하여 제조된 P 채널 MOSFET (즉, 제 1 또는 제 2 도전 형)로 기능함을 알 수 있다. 또한, 절연된 게이트 바이폴라 트랜지스터(IGBT) 등과 같은 MOS 게이트형 장치들은, P+ 도핑된 기판 위에 N 형 에피택셜층을 가지는(또는 그 역으로) 에피택셜 웨이퍼에서 제조될 수 있다. 본 발명은 저항성 산화물로 채워져 있는 트렌치들 및 메사들로 구성된 임의의 에피택셜 웨이퍼 반도체 장치에 적용될 수 있다. 그러나, 명세서에서 명료함을 유지하지 위하여, 오로지 N 채널 MOSFET의 제조만을 설명한다.
도 2 를 참조하면, 당해 분야에 공지된 기술을 이용하여, 에픽택셜층(5)을 에칭하여, 기판(3)과 에피택셜층(5) 사이의 인터페이스에 접근하지만 장치 파괴(breakdown)에 영향을 주는 거리 보다 더 근접하지 않는 트렌치들을 형성한다. 에칭 프로세스는 트렌치(9), 제 1 메사(mesa)(7) 및 제 2 메사(11)를 생성한다. 제 1 메사(7)는 "희생 메사"로서 지칭되며, 그 이유는 이들이 여기서 설명된 프로세스 단계들 동안에 실리콘 디옥사이드로 변하기 때문이다. "장치 메사"인 제 2 메사(11)는 이 프로세스에 의해 제조된 각 트랜지스터 셀에 대하여 전압 유지층을 형성하는데 사용된다. 화살표(13)로 나타낸 바와 같이, 메사(7)들은 종단 영역 또는 에지 종단 영역으로 불리는 곳에 위치된다. 또한, 화살표(15)로 나타낸 바와 같이, 메사(11)는 활성 영역에 위치된다. 양 타입의 메사(7, 11) 는 트렌치 에칭 단계 동안에 마스킹 층으로서 기능하는 유전체 영역(present) 층을 가진다. 명확하게 도시되어 있지 않지만, 트렌치(9)는 트렌치 충전 프로세스를 용이하게 하기 위하여 트렌치의 하부에서 보다 트렌치의 상부에서 1% 내지 10% 만큼 넓은 것이 바 람직하다.
도 3 은 도 2 의 평면도를 나타내며, 여기서 복수의 장치 메사(11) 및 희생 메사(7)가 도시된다. 메사(11)가 메사(7)보다 더 넓다는 것을 관찰할 수 있다. 폭에 있어서의 이러한 차이는, 산화 프로세스 동안에 메사(11)의 일부가 실리콘 디옥사이드로 변환되는 동안에 메사(7) 전부가 실리콘 디옥사이드로 변환되기 때문에 필요하다. 그러나, 메사(7 및 11)에 인접한 트렌치(9)의 폭은 거의 동일하다.
각 트렌치(9)의 측벽들은, 만일 필요하다면, 초기 트렌치 에칭 단계에 이어서 이하의 하나 이상의 프로세스 단계들을 이용하여 평탄하게 될 수도 있다.
이러한 기술 중 어느 하나 또는 양자를 이용하면 둥글게된 코너들을 가진 평탄화된 트렌치 표면들을 생성하면서 잔류 응력 및 원하지 않는 오염물질을 제거할수 있다.
트렌치(9)들의 측벽들을 도핑하는데 사용될 수 있는 몇몇 기술들이 존재한다. 이러한 기술들 중 하나를 본 명세서의 나머지 부분에서 논의한다. 도 4 로 진행하면, 마스킹 단계에 대한 필요없이, 이온 빔에 대하여 약간의 각도를 가지는 웨이퍼들에 대하여, 선택된 메사(11, 7)의 측벽들에는 주입 화살표 B 에 의해 표시 된 바와 같이 붕소가 주입된다. 통상적인 주입 각도는 약 2°와 12°사이에 있다. 그러나, 붕소(B)에 대한 주입 각도는 트렌치(9)의 폭(A)과 깊이(D)에 의해 결정된다.
도 5 를 참조하면, 주입된 도펀트를 확산시킨 이후에, 일반적으로 스팀으로 수행되는 산화 단계는 실리콘 디옥사이드에 의해 둘러싸인 n 형 및 p 형 도펀트 양자를 함유하는 기둥(pillar)(25 및 27)으로 변하는 동안에 발생한다. 각각의 산화물 메사 사이에 작은 갭(33)을 남겨두고, 제 1 산화에 이어서 희생 메사(7)를 완전히 산화시키지 않는 것이 바람직하다. 그 후, 갭의 상부가 약간 넓은 갭(33)은 인 실리케이트 유리(PSG), 붕소 실리케이트 유리(BSG) 또는 붕소-인 실리케이트 유리(BPSG)와 같은 도핑된 실리콘 디옥사이드(125)로 부분적으로 충전된다. 다른 유사한 산화물 재료들을 이용할 수도 있다. 이 단계를 도 6 에 나타낸다.
도 7 에서, 도핑된 실리콘 디옥사이드층(125)은, 산화 분위기에서, 증착된 유리 안의 도펀트의 도핑 농도 및 타입에 따라 약 800℃와 1000℃ 사이의 온도로 가열된다. 가열 및 산화 분위기의 결합은 메사(7)내의 나머지 실리콘을 디옥사이드로 변환시키면서 변환되지 않은 메사(11)의 실리콘의 일부를 남겨두고, 도핑된 유리를 결합시켜 이를 유출시키며, 갭(33) 전체를 완전히 충전시키기 위하여 메사(7)에 남겨지는 실리콘을 변환시킴에 의해 산화물을 생성한다.
트렌치(9)와 메사(7)의 폭은 임의적이지 않다. 실리콘의 산화시에, 생성되는 실리콘 디옥사이드의 매 0.1 마이크로미터 또는 미크론(㎛)에 대하여, 대략 0.0450 미크론의 실리콘이 소모된다. 따라서, 폭 A 의 각 트렌치(9)를 충전시키기 위하여, 소모되는 실리콘량은 약 0.45A(2 개의 대향하는 트렌치 측벽들 각각으로부터 소모되는 량의 절반)이다. 소모되는 산화물량에 대한 트렌치 폭 A의 비율은 (1.0 - 0.45)/0.45 = 0.55/0.45 = 1.22 이므로, 각각의 트렌치는 에칭 단계 직후에 희생 메사(7)들 보다 1.22 배 넓은 것 중 최소가 되어야 한다. 증착된 산화물 에 의해 제공된 산화물 두께를 부가하기 위하여, 열적으로 성장된 산화물은 통상적으로 트렌치(9)내의 전체 산화물의 70% 내지 90% 사이의 산화물을 제공해야 한다. 주어진 트렌치 폭 A 에 대하여, 희생 메사(7)는 에칭 단계 직후에 트렌치 폭 A 의 약 (0.7×0.45 =)0.32 와 (0.95×0.45 =)0.43 사이에 있어야 한다. 일반적으로, 트렌치 폭 A 는 600 볼트의 항복 전압(Vb)에 대하여 0.5㎛ 내지 5.0㎛ 의 범위를 가질 수 있다.
이 때 에칭은 N/P 도핑된 기둥(27)의 상부를 커버하는 유전체 코팅(129)(도 7)을 부분적으로 또는 전체적으로 제거하기 위하여 수행된다. 이 유전체 코팅(129)의 두께는 문자 T 로 표시되며, 이 두께는 통상적으로 약 0.5 내지 3.0㎛ 이다. 사용되는 에칭 프로세스에 따라서, 표면의 평탄도, 산화물 증착은 에칭 단계를 수행하기 이전에 요구될 수도 있다. 이 산화물층 증착은 TEOS 산화물 증착을 포함한 복수의 기술 중 하나의 기술을 이용하여 수행될 수 있다. TEOS 는 산화물층(미도시)을 증착하는데 사용되는 화학적 TEOS(tetraethylorthosilicate)를 지칭한다. 또한, 산화물층은 SOG(spun-on-glass) 또는 증착된 임의의 다른 산화물층일수 있다.
다른 방법으로, 평탄화 단계는 화학적 기계적 평탄화(CMP)를 이용하여 수행 될 수 있다. 도 8 은 트랜지스터에 대한 장치 특성을 생성하기 위하여 노출되는 N/P 도핑된 칼럼(27')의 상부를 남겨두면서, 그 표면으로부터 유전체 코팅(129)을 제거한 것을 나타낸다. 또한, 웨이퍼들을 평탄화하고 기둥의 상부에 산화물층을 남기는 것이 가능하다. 다음으로, 고전압 MOS 게이트형 장치들이, 공지된 제조 기술 및 장치 배치를 이용하여, n 형 및 p 형 도펀트를 포함하는 실리콘의 기둥 및 종단 영역에서 두꺼운 산화물의 영역을 가지는 기판들을 이용하여 제조될 수도 있다.
전술한 것으로부터, 본 발명은 두꺼운 산화물 영역을 포함하는 에지 종단 구조를 반도체 장치 및 MOS 게이트형인 전력 반도체를 제조하는 방법에 관한 것임을 알 수 있다. 본 발명의 넓은 개념으로부터 벗어나지 않고 상술한 실시형태들을 변경할 수 있음이 당업자에 의해 이해될 수 있다. 따라서, 본 발명은 개시된 특정 실시형태들로 제한되지 않고 첨부된 청구항들에 의해 규정된 바와 같이 본 발명의 사상 및 범위 내의 변경을 커버하도록 의도된다.
Claims (28)
- 서로 대향하는 제 1 및 제 2 주 표면을 가지며, 상기 제 2 주 표면 가까이에 고농도로 도핑된 제 1 또는 제 2 도전형 타입의 영역을 가지며 상기 제 1 주 표면 가까이에 저농도로 도핑된 제 1 도전형 타입의 영역을 가지는 반도체 기판을 제공하는 단계;상기 반도체 기판에 하나 이상의 트렌치, 제 1 메사(mesa), 및 제 2 메사를 형성하는 단계로서, 각각의 트렌치는 인접한 메사들 사이에 배치되며 트렌치 전체 길이에 따라 대략 균일한 폭을 가지며, 상기 제 1 메사는 상기 제 2 메사의 폭 보다 실질적으로 작은 폭을 가지는 것인, 상기 형성 단계;각각의 트렌치의 측벽 및 하부를 산화시키는 단계;각각의 트렌치로 그리고 상기 제 1 및 제 2 메사의 상부에 도핑된 산화물을 증착하는 단계;상기 도핑된 산화물을 플로우시키기에 충분한 온도에서 상기 반도체 기판을 열 산화시켜, 상기 제 1 메사 각각의 실리콘을 완전히 실리콘 디옥사이드로 완전히 변환시키는 한편 상기 제 2 메사 각각의 실리콘을 단지 부분적으로 실리콘 디옥사이드로 변환시켜, 트렌치들 각각을 산화물로 충전시키는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 반도체 장치는 활성 영역과 종단 영역을 포함하며, 상기 활성 영역내의 각각의 트렌치는 메사, 및 상기 고농도로 도핑된 영역을 향하여 상기 제 1 주 표면으로부터 제 1 깊이 위치로 연장하는 제 1 연장 부분을 가지며, 각각의 메사는 상기 제 1 주 표면에 대하여 유지되는 소정의 경사를 가진 측벽 표면을 가지며,상기 방법은,상기 측벽들을 산화시키기 이전에, 하나의 트렌치의 측벽 표면에서 상기 반도체 기판의 상기 제 1 및 제 2 메사 중 하나 이상의 메사로 상기 제 2 도전 타입의 도펀트를 경사지게 주입하여, 상기 제 1 및 제 2 메사 중 하나 이상의 메사의 측벽 표면에서 상기 고농도로 도핑된 영역의 도핑 농도 보다 낮은 도핑 농도를 가지는 상기 제 2 도전 타입의 제 1 도핑 영역을 형성함으로써, 하나 이상의 트렌치의 깊이 방향을 따라 위치되는 PN 접합을 제공하는 단계를 더 포함하는 것인 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 열 산화 및 리플로우(reflow) 단계 이후에 상기 반도체 장치의 상부 표면을 평탄화하는 단계를 더 포함하는 것이 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 증착되는 도핑된 산화물은 붕소, 인, 및 붕소와 인의 결합물 중 하나를 함유하는 것인 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 트렌치들은 약 0.5 와 5.0 마이크로미터 사이의 폭을 가지는 것인 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 증착된 산화물은 원래의 트렌치 폭의 절반의 약 5% 와 30% 사이에 있는 두께를 가지는 것인 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 트렌치들은 하부에서 보다 상부에서 약 1% 내지 10% 더 넓은 것인 반도체 장치의 제조 방법.
- 서로 대향하는 제 1 및 제 2 주 표면을 가지며, 상기 제 2 주 표면 가까이에 고농도로 도핑된 제 1 또는 제 2 도전 타입의 영역을 가지며 상기 제 1 주 표면 가까이에 저농도로 도핑된 제 1 도전 타입의 영역을 가지는 반도체 기판을 제공하는 단계;상기 반도체 기판에, 하나 이상의 트렌치, 하나 이상의 제 1 메사 및 하나 이상의 제 2 메사를 제공하는 단계로서, 상기 하나 이상의 트렌치는 인접한 메사들 사이에 배치되며, 상기 하나 이상의 제 1 메사는 상기 하나 이상의 제 2 메사의 폭 보다 실질적으로 작은 폭을 가지며, 각각의 메사는, 각각의 트렌치가 대략 동일한 폭을 가지며 상기 복수의 트렌치의 각각의 부재가 대략 동일한 폭을 가지며 각각의 메사 영역이 트렌치에 의해 둘러싸인 상태로, 상기 고농도로 도핑된 영역을 향하여 상기 제 1 주 표면으로부터 제 1 깊이 위치로 연장하는 제 1 연장 부분을 가지는 것인, 상기 제공 단계;각각의 메사의 측벽 표면으로 상기 제 2 도전 타입의 도펀트를 주입하여 각각의 메사의 측벽 표면에서 상기 고농도로 도핑된 영역의 도핑 농도보다 낮은 도핑 농도를 가지는 상기 제 2 도전 타입의 제 1 도핑 영역을 형성하는 단계;각각의 트렌치의 하부 및 그 측벽들을 산화하여 하부 산화물층을 생성하는 단계;인 실리케이트 유리(PSG; phospho-silicat glass), 붕소 실리케이트 유리(BSG; boro-silicate glass) 및 붕소-인 실리케이트 유리(BPSG)를 포함하는 그룹으로부터 선택되는 도핑된 실리콘 디옥사이드를 이용하여 산화물층을 증착하는 단계;상기 증착된 산화물을 플로우(flow)시키기에 충분히 높은 온도에서 상기 반도체 기판을 열 산화시켜, 상기 하나 이상의 제 1 메사 영역의 실리콘을 완전히 실리콘 디옥사이드로 변환시키는 한편 상기 하나 이상의 제 2 메사 영역의 실리콘을 단지 부분적으로 실리콘 디옥사이드로 변환시켜, 상기 트렌치들의 각각을 산화물로 충전하는 단계; 및상기 반도체 장치의 상기 상부 표면을 평탄화하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 반도체 장치의 상부 표면을 평탄화하는 단계에 이은 열 산화 및 리플로우 단계를 더 포함하는 것인 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 트렌치들은 약 0.5 와 5.0 마이크로미터 사이의 폭을 가지는 것인 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 증착된 산화물층은 원래의 트렌치 폭의 절반의 약 5% 와 30% 사이에 있는 두께를 가지는 것인 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 트렌치들은 그 하부에서 보다 그 상부가 더 넓은 것인 반도체 장치의 제조 방법.
- 서로 대향하는 제 1 및 제 2 주 표면을 가지며, 상기 제 2 주 표면 가까이에 고농도로 도핑된 제 1 또는 제 2 도전 타입의 영역을 가지며 상기 제 1 주 표면 가까이에 저농도로 도핑된 제 1 도전 타입의 영역을 가지는 반도체 기판으로서, 상기 주 표면은 복수의 트렌치, 복수의 제 1 메사 및 복수의 제 2 메사를 포함하며, 상기 제 1 메사는 상기 제 2 메사의 폭 보다 실질적으로 작은 폭을 가지며, 상기 트렌치들은 인접한 메사들 사이에 배치되며, 상기 제 1 메사는 실리콘 디옥사이드로부터 완전히 형성되고, 상기 제 2 메사는 실리콘 디옥사이드로부터 부분적으로 형성되며 실리콘으로부터 부분적으로 형성되는 것인, 반도체 기판; 및상기 복수의 트렌치 내에 도핑된 산화물층을 구비하는 반도체 장치.
- 제 13 항에 있어서, 상기 복수의 트렌치의 깊이 방향을 따라 PN 접합이 위치되는 것인 반도체 장치.
- 제 13 항에 있어서, 상기 도핑된 산화물은 붕소와 인 중 적어도 하나를 함유하는 것인 반도체 장치.
- 제 13 항에 있어서, 상기 트렌치들은 약 0.5 와 5.0 마이크로미터 사이의 폭을 가지는 것인 반도체 장치.
- 제 8 항에 있어서, 각각의 메사는 상기 제 1 주 표면에 대하여 유지되는 소정 경사도를 가지는 측벽 표면을 구비하는 것인 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 제 2 도전 타입의 도펀트를 주입하는 단계는 소정의 주입 각도에서 수행되는 것인 반도체 장치의 제조 방법.
- 제 1 항에 기재된 제조 방법에 의해 형성되는 반도체 장치.
- 제 8 항에 기재된 제조 방법에 의해 형성되는 반도체 장치.
- 서로 대향하는 제 1 및 제 2 주 표면을 가지며, 상기 제 2 주 표면 가까이에 제 1 도핑된 제 1 또는 제 2 도전 타입의 영역 및 상기 제 1 주 표면 가까이에 제 1 도핑된 제 1 또는 제 2 도전 타입의 영역을 가지는 반도체 기판으로서, 상기 제 1 주 표면은 복수의 트렌치, 복수의 제 1 메사 및 복수의 제 2 메사를 포함하며, 상기 제 1 메사는 상기 제 2 메사의 폭 보다 실질적으로 작은 폭을 가지며, 상기 트렌치들은 인접한 메사들 사이에 배치되며, 상기 제 1 메사는 실리콘 디옥사이드로부터 완전히 형성되고, 상기 제 2 메사는 실리콘 디옥사이드로부터 부분적으로 형성되며 실리콘으로부터 부분적으로 형성되는 것인, 반도체 기판; 및상기 복수의 트렌치 내에 도핑된 산화물층을 구비하는 반도체 장치.
- 제 21 항에 있어서, 상기 복수의 트렌치의 깊이 방향을 따라 PN 접합이 위치되는 것인 반도체 장치.
- 제 21 항에 있어서, 상기 도핑된 산화물은 붕소와 인 중 적어도 하나를 함유하는 것인 반도체 장치.
- 제 21 항에 있어서, 상기 트렌치들은 약 0.5 와 5.0 마이크로미터 사이의 폭을 가지는 것인 반도체 장치.
- 제 21 항에 있어서, 상기 트렌치들은 일반적으로 그 하부에서 보다 그 상부에서 약 1% 내지 10% 만큼 더 넓은 것인 반도체 장치.
- 제 21 항에 있어서, 상기 반도체 장치는 고전압 MOSFET와 고전압 IGBT(insulated gate bipolar transistor) 중 하나를 형성하는데 사용되는 것인 반도체 장치.
- 제 21 항에 있어서, 상기 트렌치들은 실질적으로 줄곧 상기 제 1 주 표면으로부터 상기 제 1 도핑된 영역과 상기 제 2 도핑된 영역 사이의 계면으로 연장되는 것인 반도체 장치.
- 제 21 항에 있어서, 상기 트렌치들은 상기 제 1 주 표면으로부터 상기 제 1 도핑된 영역과 상기 제 2 도핑된 영역 사이의 계면으로부터 분리되는 상기 제 1 도핑된 영역의 위치로 연장되는 것인 반도체 장치.
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| PA0105 | International application |
Patent event date: 20060719 Patent event code: PA01051R01D Comment text: International Patent Application |
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| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |