DE102017113927A1 - LDMOS-Transistor und Verfahren - Google Patents

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Abstract

Bei einer Ausführungsform beinhaltet eine Halbleitervorrichtung ein Halbleitersubstrat, einen LDMOS-Transistor, der in einer vorderen Oberfläche des Halbleitersubstrats angeordnet ist, und einen leitfähigen Durch-Substrat-Via. Der leitfähige Durch-Substrat-Via beinhaltet Folgendes: einen Via, der sich von der vorderen Oberfläche zu einer hinteren Oberfläche des Halbleitersubstrats erstreckt, einen leitfähigen Stopfen, der einen ersten Teil des Vias füllt und eine leitfähige Auskleidungsschicht, die Seitenwände eines zweiten Teils des Vias auskleidet und elektrisch mit dem leitfähigen Stopfen gekoppelt ist.

Description

  • Es besteht ein andauernder Bedarf an Festkörperschaltkreisen, die dazu ausgelegt sind, bei immer höheren Frequenzen, einschließlich Mikrowellenfrequenzen, zu arbeiten. Wie hier verwendet, soll der Ausdruck „Mikrowelle“ auf Frequenzen von oder oberhalb von 300 MHz, wie etwa zwischen 300 MHz und 3 GHz, verweisen. Verschiedene Transistorstrukturen wurden erschaffen, die dazu in der Lage sind, eine Verstärkung in solchen Frequenzbereichen zu liefern. Ein LDMOS-Transistor (LDMOS: Lateral Diffused Metal Oxide Semiconductor - lateral diffundierter Metall-Oxid-Halbleiter) ist ein Beispiel für eine solche Transistorstruktur.
  • Bei manchen lateralen Transistorvorrichtungen, wie etwa einer LDMOS-Transistorvorrichtung, ist die Source typischerweise mit der Rückseite des Substrats gekoppelt, in dem die Transistorstruktur gebildet ist. Die Source kann durch ein stark dotiertes Gebiet des Substrats, das allgemein als eine Sinker-Struktur bekannt ist, oder einen leitfähigen, durch ein Substrat gehenden Via (Durch-Substrat-Via, TSV: Through Substrate Via) mit der hinteren Oberfläche des Substrats gekoppelt sein.
  • Weitere Verbesserungen an der Verbindung zwischen der Source und der hinteren Oberfläche des Substrats sind wünschenswert.
  • Bei einer Ausführungsform beinhaltet eine Halbleitervorrichtung ein Halbleitersubstrat, einen LDMOS-Transistor, der in einer vorderen Oberfläche des Halbleitersubstrats angeordnet ist, und einen leitfähigen Durch- Substrat-Via. Der leitfähige Durch-Substrat-Via beinhaltet Folgendes: einen Via, der sich von der vorderen Oberfläche zu einer hinteren Oberfläche des Halbleitersubstrats erstreckt, einen leitfähigen Stopfen, der einen ersten Teil des Vias füllt und eine leitfähige Auskleidungsschicht, die Seitenwände eines zweiten Teils des Vias auskleidet und elektrisch mit dem leitfähigen Stopfen gekoppelt ist.
  • Bei einer Ausführungsform beinhaltet ein Verfahren Folgendes: Bilden einer Öffnung in einer ersten Oberfläche eines Halbleitersubstrats mit einer LDMOS-Transistorstruktur in der ersten Oberfläche, Bilden einer ersten leitfähigen Schicht in einem ersten Teil der Öffnung in dem Halbleitersubstrat unter Verwendung von ersten Abscheidungsparametern, so dass die erste leitfähige Schicht die Öffnung in dem ersten Teil füllt, und Bilden einer zweiten leitfähigen Schicht auf der ersten leitfähigen Schicht in einem zweiten Teil der Öffnung unter Verwendung von zweiten Abscheidungsparametern, so dass die zweite leitfähige Schicht einen Spalt in dem zweiten Teil begrenzt.
  • Zusätzliche Merkmale und Vorteile werden für einen Fachmann bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der begleitenden Zeichnungen ersichtlich.
  • Die Elemente der Zeichnungen sind nicht notwendigerweise relativ zueinander maßstabsgetreu. Gleiche Bezugsziffern bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen veranschaulichten Ausführungsformen können miteinander kombiniert werden, es sei denn, sie schließen sich gegenseitig aus. Ausführungsbeispiele sind in den Zeichnungen abgebildet und in der folgenden Beschreibung ausführlich beschrieben.
  • 1a veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung einschließlich eines LDMOS-Transistors und eines leitfähigen Durch-Substrat-Vias (TSV).
  • 1b veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung einschließlich eines LDMOS-Transistors und eines leitfähigen Durch-Substrat-Vias (TSV).
  • 2a veranschaulicht den leitfähigen Durch-Substrat-Via aus 1a.
  • 2b veranschaulicht den leitfähigen Durch-Substrat-Via aus 1b.
  • 3 veranschaulicht eine Querschnittsansicht der Halbleitervorrichtung einschließlich des LDMOS-Transistors und des leitfähigen Durch-Substrat-Vias (TSV).
  • 4 veranschaulicht eine Draufsicht der Halbleitervorrichtung aus 3.
  • 5 veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung einschließlich eines LDMOS-Transistors und eines leitfähigen Durch-Substrat-Vias (TSV).
  • 6 veranschaulicht eine LDMOS-Transistorstruktur in einer Halbleitervorrichtung einschließlich eines leitfähigen Durch-Substrat-Vias (TSV).
  • 7 veranschaulicht ein Flussdiagramm eines Verfahrens zum Herstellen eines leitfähigen Durch-Substrat-Vias.
  • 8 veranschaulicht ein Flussdiagramm eines Verfahrens zum Herstellen eines LDMOS-Transistors mit einem leitfähigen Durch-Substrat-Via.
  • 9 veranschaulicht eine Querschnittsansicht eines anfänglichen Halbleitersubstrats.
  • 10 veranschaulicht eine Querschnittsansicht des anfänglichen Halbleitersubstrats aus 9 mit einem Blind-Via (nichtdurchgängiger Via).
  • 11 veranschaulicht eine Querschnittsansicht eines leitfähigen Stopfens an der Basis des Blind-Vias aus 10.
  • 12 veranschaulicht eine Querschnittsansicht einer leitfähigen Schicht, die auf dem leitfähigen Stopfen angeordnet ist und einen Spalt umgibt, der mit einer Kappe versehen ist.
  • 13 veranschaulicht eine Querschnittsansicht eines Hohlraums, der in dem Blind-Via oberhalb des leitfähigen Stopfens gebildet ist.
  • 14 veranschaulicht eine Querschnittsansicht davon nach einer Bildung einer Metallisierungsstruktur auf dem LDMOS-Transistor und nach einer Bearbeitung der hinteren Oberfläche, um einen leitfähigen Durch-Substrat-Via zu bilden.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezielle Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie, wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“ usw., unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten der Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zum Zweck der Veranschaulichung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können.
  • Eine Reihe von Ausführungsbeispielen werden unten erklärt. In diesem Fall werden identische strukturelle Merkmale in den Figuren durch identische oder ähnliche Referenzsymbole identifiziert. In dem Zusammenhang der vorliegenden Beschreibung sollte „lateral“ oder „laterale Richtung“ mit der Bedeutung einer Richtung oder einer Ausdehnung verstanden werden, die allgemein parallel zu der lateralen Ausdehnung eines Halbleitermaterials oder eines Halbleiterträgers verläuft. Die laterale Richtung erstreckt sich dementsprechend allgemein parallel zu diesen Oberflächen oder Seiten. Im Gegensatz dazu wird der Begriff „vertikal“ oder „vertikale Richtung“ mit der Bedeutung einer Richtung verstanden, die allgemein senkrecht zu diesen Oberflächen oder Seiten und dementsprechend zu der lateralen Richtung verläuft. Die vertikale Richtung verläuft daher in der Dickenrichtung des Halbleitermaterials oder des Halbleiterträgers.
  • Wie in dieser Beschreibung eingesetzt, kann, wenn ein Element, wie etwa eine Schicht, ein Gebiet oder ein Substrat als „auf“ einem anderen Element vorliegend oder sich „auf“ dieses erstreckend bezeichnet wird, dieses direkt auf dem anderen Element vorliegen oder sich direkt auf dieses erstrecken, oder es können auch dazwischenliegende Elemente vorhanden sein. Im Gegensatz dazu sind, wenn ein Element als „direkt auf“ einem anderen Element vorliegend oder sich „direkt auf“ dieses erstreckend bezeichnet wird, keine dazwischenliegenden Elemente vorhanden.
  • Wie in dieser Beschreibung eingesetzt, kann ein Element, wenn es als „verbunden“ oder „gekoppelt“ mit einem anderen Element bezeichnet wird, direkt mit dem anderen Element verbunden oder gekoppelt sein oder es können dazwischenliegende Elemente vorhanden sein. Im Gegensatz dazu sind, wenn ein Element als mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ bezeichnet wird, keine dazwischenliegenden Elemente vorhanden.
  • Wie hier verwendet, können verschiedene Vorrichtungstypen und/oder dotierte Halbleitergebiete als von einem n-Typ oder einem p-Typ identifiziert werden, aber dies dient lediglich für die Zweckmäßigkeit der Beschreibung und ist nicht als beschränkend beabsichtigt und eine solche Identifizierung kann durch die allgemeinere Beschreibung von einen „ersten Leitfähigkeitstyp“ oder einen “zweiten, entgegengesetzten Leitfähigkeitstyp“ aufweisend ersetzt werden, wobei der erste Typ entweder ein n- oder ein p-Typ sein kann und der zweite Typ dann entweder der p- oder der n-Typ ist.
  • Es versteht sich für einen Fachmann, dass die aktive(n) Vorrichtung(en), wie etwa ein LDMOS-Transistor, in Ab hängigkeit von der Natur der Vorrichtung(en) auf oder über dem Substrat oder vollständig innerhalb des Substrats oder teilweise innerhalb und teilweise auf oder über dem Substrat gebildet werden kann/können. Entsprechend sollen die Ausdrücke „in dem Substrat“, „in dem Halbleitersubstrat“ und Äquivalente, wie hier mit Bezug auf die aktive(n) Vorrichtung(en) verwendet, alle solche Variationen beinhalten.
  • 1a und 1b veranschaulichen eine Halbleitervorrichtung 20 einschließlich eines Halbleitersubstrats 21, eines LDMOS-Transistors 22 (LDMOS: Laterally Diffused Metal Oxide Semiconductor – lateral diffundierter Metall-Oxid-Halbleiter) und eines leitfähigen Durch-Substrat-Vias (TSV) 23. Das Halbleitersubstrat 21 beinhaltet eine vordere Oberfläche 24 und eine hintere Oberfläche 25. Der LDMOS-Transistor 22 ist in der vorderen Oberfläche 24 des Halbleitersubstrats 21 angeordnet. Der leitfähige Durch-Substrat-Via 23 beinhaltet einen Via 26, der sich von der vorderen Oberfläche 24 zu der hinteren Oberfläche 25 des Halbleitersubstrats 21 erstreckt, einen leitfähigen Stopfen 27, der einen ersten Teil 28 des Vias 26 füllt, und eine leitfähige Auskleidungsschicht 29, die Seitenwände 30 eines zweiten Teils 31 des Vias 26 auskleidet und die elektrisch mit dem leitfähigen Stopfen 27 gekoppelt ist.
  • Der Via 26 kann auch ein Durchgangsloch genannt werden und weist Seitenwände 30 auf, die aus dem Material des Halbleitersubstrats 21 gebildet sind. Der leitfähige Stopfen 27 füllt den Via 26 und kann an einer Basis des Vias 26 angeordnet sein und eine untere Oberfläche 33 aufweisen, die im Wesentlichen komplanar mit der hinteren Oberfläche 25 des Halbeitersubstrats 21 ist. Die leitfähige Auskleidungsschicht 29 kann einen Spalt 34 innerhalb des Vias 26 umgeben. Die leitfähige Auskleidungsschicht 29 kann sich von dem leitfähi gen Stopfen 27 zu der vorderen Oberfläche 24 des Halbleitersubstrats 21 erstrecken, so dass die leitfähige Auskleidungsschicht 29 und der leitfähige Stopfen 27 einen leitfähigen Pfad durch die Dicke des Halbleitersubstrats 21 von der vorderen Oberfläche 24 zu der hinteren Oberfläche 25 bilden.
  • Das Halbleitersubstrat 21 kann einen spezifischen Volumenwiderstand von mehr als oder gleich 100 Ohm·cm aufweisen und kann als hoch resistiv beschrieben werden. Bei manchen Ausführungsformen beinhaltet das Halbleitersubstrat 21 Silicium und kann einen Siliciumeinkristall beinhalten.
  • Wenn der spezifische Volumenwiderstand des Halbleitersubstrats gleich einem oder größer als ein vorbestimmtes Niveau ist, können die mit dem Substrat zusammenhängenden induktiven und kapazitiven parasitären Effekte reduziert werden. Das gewünschte vorbestimmte Niveau ist brauchbar gleich oder größer als ein spezifischer Widerstand von 100 Ohm·cm, geeignet gleich oder größer als ein spezifischer Widerstand von 500 Ohm·cm, noch geeigneter gleich oder größer als ein spezifischer Widerstand von 1000 Ohm·cm. Wie hier verwendet, verweist der Ausdruck „spezifischer Volumenwiderstand“ auf jene Teile des Substrats 21, die außerhalb der Vorrichtungsgebiete, z. B. außerhalb der dotierten Gebiete, des LDMOS-Transistors und einer beliebigen zugehörigen RESURF-Struktur liegen.
  • Bei der in 1a veranschaulichten Ausführungsform kann die leitfähige Auskleidungsschicht 29 direkt auf dem leitfähigen Stopfen 27 positioniert sein, wodurch eine im Wesentlichen horizontale Grenzfläche 32 zwischen dem leitfähigen Stopfen 27 und der leitfähigen Auskleidungsschicht 29 gebildet wird.
  • Diese Anordnung einschließlich einer Grenzfläche 32 zwischen einer oberen Oberfläche des leitfähigen Stopfens 27 und der unteren Oberfläche einer Basis einer U-förmigen leitfähigen Auskleidungsschicht 29 kann nach einer Abscheidung der leitfähigen Auskleidungsschicht 29 auf dem leitfähigen Stopfen 27 erzeugt werden. Die leitfähige Auskleidungsschicht 29 kann einen Spalt 34 innerhalb des Vias 26 umgeben, der bei der ersten Oberfläche 24 des Halbleitersubstrats 21 offen ist.
  • 1b veranschaulicht eine Halbleitervorrichtung 20, bei der das Halbleitersubstrat 21 einer Temperbehandlung während einer anschließenden Verarbeitung einer Vorrichtung mit einer Anordnung einschließlich einer Grenzfläche 32 zwischen einer oberen Oberfläche des leitfähigen Stopfens 27 und der Basis einer U-förmigen leitfähigen Auskleidungsschicht 29 ausgesetzt ist. Die anschließende Temperbehandlung kann zu einem Kornwachstum des Materials des leitfähigen Stopfens 27 und der leitfähigen Auskleidungsschicht 29 führen, so dass die Grenzfläche nicht mehr erkennbar ist und eine leitfähige Auskleidungsschicht 29 auf den Seitenwänden des Vias 26 und einer Peripherie einer oberen Oberfläche des leitfähigen Stopfens 27 gebildet wird, die eine von dem leitfähigen Stopfen 27 unterschiedliche Mikrostruktur, zum Beispiel eine kleinere Korngröße, aufweist. Bei dieser Ausführungsform bildet der zentrale Teil der oberen Oberfläche des leitfähigen Stopfens 27 die Basis des Spalts 34.
  • Bei manchen Ausführungsformen beinhaltet das Halbleitersubstrat 21 ein stark dotiertes Siliciumsubstrat, wie etwa einen Siliciumwafer, und eine auf dem stark dotierten Siliciumsubstrat basierte epitaktische Siliciumschicht. Der LDMOS-Transistor ist in der vorderen Oberfläche der epitaktischen Siliciumschicht angeordnet.
  • Die Struktur des leitfähigen Durch-Substrat-Vias 23 aus 1a und 1b ist jeweils in 2a und 2b ausführlicher veranschaulicht. Der leitfähige Stopfen 27 weist eine laterale Fläche auf, die die gleiche wie die laterale Fläche des Vias 26 ist, so dass der leitfähige Stopfen 27 das Volumen eines Teils des Vias 26 füllt, wohingegen die leitfähige Auskleidungsschicht eine Dicke aufweist, die geringer als die Breite des Vias 26 ist, so dass die leitfähige Auskleidungsschicht 29 einen Spalt 34 umgibt. Der Spalt 34 ist innerhalb des Vias 26 oberhalb des leitfähigen Stopfens 27 positioniert. Die leitfähige Auskleidungsschicht 29 erstreckt sich von dem leitfähigen Stopfen 27 zu der vorderen Oberfläche 24.
  • Die leitfähige Auskleidungsschicht 29 und der leitfähige Stopfen 27 können unterschiedliche Mikrostrukturen aufweisen. Zum Beispiel kann der leitfähige Stopfen 27 eine Korngröße aufweisen, die größer als eine Korngröße der leitfähigen Auskleidungsschicht 29 ist. Die unterschiedlichen Mikrostrukturen können aus unterschiedlichen Bedingungen resultieren, die zum Abscheiden des leitfähigen Stopfens 27 und der leitfähigen Auskleidungsschicht 29 in dem Via 26 verwendet werden.
  • Bei einer Ausführungsform werden unterschiedliche elektrochemische Prozessbäder verwendet, die unterschiedliche chemische Additivsysteme beinhalten, um den leitfähigen Stopfen 27 und die leitfähige Auskleidungsschicht 29 abzuscheiden. Das chemische Additivsystem kann in der abschließenden Produktion unter Verwendung analytischer Techniken, wie etwa TOF-SIMS (Time-Of-Flight Secondary Ion Mass Spectrometry – Flugzeit-Sekundärionen-Massenspektrometrie), identifiziert werden.
  • Die leitfähige Auskleidungsschicht 29 und der leitfähige Stopfen 27 können das gleiche Material, zum Beispiel das gleiche Metall, beinhalten. Bei manchen Ausführungsformen beinhalten die leitfähige Auskleidungsschicht 29 und der leitfähige Stopfen 27 hochreines Kupfer.
  • Der leitfähige Stopfen 27 weist eine Höhe h2 auf, die größer als die Dicke t der leitfähigen Auskleidungsschicht ist, zum Beispiel gilt h2 ≥ 3t. Bei manchen Ausführungsformen gilt 0,5 μm ≤ t ≤ 3 μm und 5 μm ≤ h2 ≤ 50 μm.
  • Der leitfähige Durch-Substrat-Via 23 kann eine Höhe h1 aufweisen und der leitfähige Stopfen 27 kann eine Höhe h2 aufweisen, wobei h2 kleiner als oder gleich 2/3 h1 sein kann, d. h. h2 ≤ 2h1/3. Bei manchen Ausführungsformen gilt 20 μm ≤ h1 ≤ 100 μm und 5 μm ≤ h2 ≤ 70 μm.
  • Eine oder mehrere weitere Schichten, die eine Haftungsvermittlung, eine Diffusionsbarriere und/oder eine Keimschicht bereitstellen, können zwischen dem Material des Halbleitersubstrats 21, das die Seitenwände 30 des Vias 26 definiert, dem leitfähigen Stopfen 27 und der leitfähigen Auskleidungsschicht 29 angeordnet sein.
  • Die leitfähige Auskleidungsschicht 29 ist elektrisch mit einer Elektrode des LDMOS-Transistors, wie etwa der intrinsischen Source, gekoppelt. Bei manchen Ausführungsformen erstreckt sich die leitfähige Auskleidungsschicht 29 auf Gebiete der ersten Oberfläche 24, die an den Via 26 angrenzen, und kann sie auf oder direkt auf einer weiteren leitfähigen Schicht positioniert sein, die mit der Elektrode gekoppelt ist. Die Elektrode des LDMOS-Transistors, zum Beispiel die Source, ist elektrisch durch die weitere leitfähige Schicht, die leit fähige Auskleidungsschicht 29 und den leitfähigen Stopfen 27 mit der hinteren Oberfläche 25 des Substrats 21 gekoppelt.
  • Der leitfähige Durch-Substrat-Via 23 kann als anisotrop gefüllt betrachtet werden, da der leitfähige Stopfen 27 die laterale Fläche des Vias 26 füllt, wohingegen die leitfähige Auskleidungsschicht 29 einen Spalt 34 oder eine Lücke in dem Zentrum des Vias 26 umgibt. Die anisotrope Füllung kann verwendet werden, um eine Spannungsentlastung und eine einfachere Verarbeitung für ein Substrat auf der Waferebene und für ein Substrat auf der Vorrichtungsebene nach einer Vereinzelung aus dem Wafer bereitzustellen.
  • Zum Beispiel kann die Positionierung des Spalts 34 innerhalb des Vias 26 verwendet werden, um Durchbiegen des Halbleitersubstrats 21, insbesondere während einer Herstellung von Arrays aus leitfähigen Durch-Substrat-Vias 23 auf der Waferebene, zu verhindern, und kann sie zur Spannungskompensation verwendet werden. Der leitfähige Durch-Substrat-Via 23 kann eine verbesserte thermische Leistungsfähigkeit während des Durchlaufens von Wärmezyklen aufweisen, da sich das leitfähige Material des leitfähigen Stopfens 27 und der leitfähigen Auskleidungsschicht 29 in den Spalt 34 ausdehnen können. Des Weiteren verhindert die Verwendung der gefüllten Basis des leitfähigen Durch-Substrat-Vias 23, dass Lot während des Die-Anbringens, zum Beispiel, wenn die hintere Oberfläche 25 auf ein Die-Pad oder eine Masseebene gelötet wird, in den Via eindringt.
  • Der Spalt 34, der innerhalb des oberen Teils 31 des Vias 26 positioniert ist, kann bei der oberen Oberfläche 24 offen sein. Bei manchen Ausführungsformen ist das erste Ende 35 des leitfähigen Vias 23 an der vorderen Oberfläche 24 ver siegelt, um einen Hohlraum innerhalb des oberen Teils 31 des leitfähigen Durch-Substrat-Vias 23 und innerhalb der leitfähigen Auskleidungsschicht 29 zu erzeugen. Die laterale Fläche des leitfähigen Durch-Substrat-Vias 23, die durch den Spalt 34 oder den Hohlraum gebildet wird, kann, falls vorhanden, etwa 4% des gesamten Oberflächenbereichs des Substrats 21 sein.
  • Der Via 26 und der leitfähige Durch-Substrat-Via 23 können unterschiedliche laterale Gestalten, zum Beispiel eine längliche Form, wie etwa ein Rechteck, eine kreisförmige oder quadratische oder hexagonale laterale Form, aufweisen.
  • Bei manchen Ausführungsformen können die zwei oder mehr leitfähigen Durch-Substrat-Vias 23 in einer Halbleitervorrichtung 20 bereitgestellt sein. Zum Beispiel können mehrere leitfähige Durch-Substrat-Vias 23 bereitgestellt und in einer oder mehreren Reihen oder einem regelmäßigen Array angeordnet sein. Jeder leitfähige Durch-Substrat-Via 23 kann eine im Wesentlichen rechteckige laterale Gestalt aufweisen und kann ein Graben genannt werden. Zwei oder mehr der leitfähigen Durch-Substrat-Vias 23 können verwendet werden, um eine einzige leitfähige Verbindung, zum Beispiel eine Masseverbindung, bereitzustellen.
  • Einer oder mehrere der leitfähigen Durch-Substrat-Vias 23 können mit der intrinsischen Source von zwei LDMOS-Transistorstrukturen, zum Beispiel einer LDMOS-Transistorstruktur, die auf jeder von zwei gegenüberliegenden Seiten des einen oder der mehreren leitfähigen Durch-Substrat-Vias 23 angeordnet ist, gekoppelt sein.
  • 3 veranschaulicht die Halbleitervorrichtung 20 und insbesondere die Anordnung des leitfähigen Durch-Substrat- Vias 23 mit Bezug auf den LDMOS-Transistor 22 ausführlicher. 4 veranschaulicht eine Draufsicht, die der Ansicht aus 3 entspricht.
  • Der LDMOS-Transistor 22 beinhaltet mehrere Transistorzellen oder -segmente, die parallel miteinander gekoppelt sind. 3 veranschaulicht zwei Transistorzellen 35, 35‘, die eine symmetrische Anordnung um eine Mittellinie 36 herum aufweisen, wobei ein Drain 37, der beiden Transistorzellen 35, 35‘ gemein ist, symmetrisch bei der Mittellinie 36 angeordnet ist. Jede Transistorzelle 35, 35‘ beinhaltet eine Source 38 und ein Gate 39, das lateral zwischen der Source 38 und dem Drain 37 angeordnet ist.
  • Wenigstens ein leitfähiger Durch-Substrat-Via 23 ist lateral angrenzend und beabstandet von der Source 38 jeder Transistorzelle 35, 35‘ angeordnet. Ein leitfähiger Pfad ist durch das leitfähige Material, das in den Durch-Substrat-Via 23 eingefügt ist, d. h. den leitfähigen Stopfen 27 und die leitfähige Auskleidungsschicht 29, von der vorderen Oberfläche 24 zu der hinteren Oberfläche 25 bereitgestellt. Der Durch-Substrat-Via 23 kann die in 1a und 2a oder 1b und 2b veranschaulichte Struktur aufweisen.
  • Die leitfähige Auskleidungsschicht 29 kann konform abgeschieden sein, so dass sie die obere Oberfläche des leitfähigen Stopfens 27 und die Seitenwände 30 bedeckt und sich lateral auf die vordere Oberfläche 24 des Substrats 21 in Gebieten, die an den Via 26 angrenzen, erstreckt.
  • Die Halbleitervorrichtung 20 beinhaltet eine Metallisierungsstruktur 40, die auf der vorderen Oberfläche 24 des LDMOS-Transistors 22 angeordnet ist. Die Metallisierungsstruk tur 40 kann eine zweite leitfähige Schicht 41 in der Form eines Source-Metallkontakts beinhalten, die auf der intrinsischen Source 38 angeordnet ist und die sich lateral von der Mittellinie 36 auswärts in der Richtung des Durch-Substrat-Vias 23 erstreckt. Die zweite leitfähige Schicht 41 kann Ti beinhalten. Die zweite leitfähige Schicht 41 ist eine laterale leitfähige Schicht, die sich auf der vorderen Oberfläche 24 des Halbleitersubstrats 21 zwischen der leitfähigen Auskleidungsschicht 29 und einer intrinsischen Source 38 des LDMOS-Transistors erstreckt, wobei die leitfähige Auskleidungsschicht 29 auf einem Teil der lateralen leitfähigen Schicht 41 angeordnet ist. Die laterale leitfähige Schicht 41 und die leitfähige Auskleidungsschicht 29 umfassen unterschiedliche leitfähige Materialien, zum Beispiel kann die laterale leitfähige Schicht 41 Ti umfassen und kann die leitfähige Auskleidungsschicht hochreines Cu umfassen.
  • Der distale Teil der leitfähigen Auskleidungsschicht 29, der sich mit Bezug auf die Mittellinie 36 einwärts erstreckt, ist auf dem distalen Teil der zweiten leitfähigen Schicht 41 angeordnet und dazu ausgelegt, einen großflächigen Oberfläche-zu-Oberfläche-Kontakt zwischen der leitfähigen Auskleidungsschicht 29 und der zweiten leitfähigen Schicht 41 bereitzustellen, um die intrinsische Source 38 mit der hinteren Oberfläche 25 des Substrats 21 zu koppeln. Eine dritte leitfähige Schicht 42 kann auf der hinteren Oberfläche 25 bereitgestellt sein, die sich in direktem Kontakt mit dem leitfähigen Stopfen 27 innerhalb des Vias 26 befindet. Die dritte leitfähige Schicht 42 kann eine lötbare Oberfläche aufweisen oder ein Lot beinhalten, um zu ermöglichen, dass das Halbleitersubstrat 21 auf einem Die-Pad oder einer Masseebene eines Gehäuses montiert wird und elektrisch mit diesem oder dieser verbunden wird.
  • 4 veranschaulicht eine Draufsicht der vorderen Oberfläche 24 der Halbleitervorrichtung 20. Die Source 38, das Gate 39 und der Drain 37 jeder der Transistorzellen 35, 35‘ weisen eine streifenartige längliche Gestalt auf und erstrecken sich im Wesentlichen parallel zueinander. Der leitfähige Durch-Substrat-Via 23 kann einer von mehreren leitfähigen Durch-Substrat-Vias sein, die in einer Reihe mit Bezug auf die Mittellinie 36 lateral auswärts von der intrinsischen Source 38 angeordnet sind.
  • Die leitfähige Auskleidungsschicht 29 ist auf den Seitenwänden 30 des Vias 26 angeordnet und erstreckt sich auf die vordere Oberfläche 24 in Gebieten, die an den Via 26 angrenzen. Die leitfähige Auskleidungsschicht 29 überschneidet sich mit einem distalen Teil der zweiten leitfähigen Schicht 41, der auf der intrinsischen Source 38 angeordnet und elektrisch mit dieser gekoppelt ist, und ist direkt auf diesem angeordnet. Ein Teil der zweiten leitfähigen Schicht 41 ist durch die leitfähige Auskleidungsschicht 29 unbedeckt und ist lateral einwärts von der leitfähigen Auskleidungsschicht 29 angeordnet. Die leitfähige Auskleidungsschicht 29 ist lateral angrenzend an die Source 38 und von dieser beabstandet angeordnet. Falls mehrere leitfähige Durch-Substrat-Vias 23 bereitgestellt sind, können sie in einer Reihe angeordnet sein, die sich im Wesentlichen parallel zu der intrinsischen Source 38 erstreckt.
  • Mehrere leitfähige Durch-Substrat-Vias 23 können durch die leitfähige Auskleidungsschicht 29 und die zweite leitfähige Schicht 41 elektrisch miteinander gekoppelt sein.
  • Die leitfähige Auskleidungsschicht 29 weist eine Dicke t auf und die zweite leitfähige Schicht 41 weist eine Dicke t1 auf, wobei t/20 ≤ t1 ≤ t/2 oder t/25 ≤ t1 ≤ t/2 gilt. Die leitfähige Auskleidungsschicht kann hochreines Kupfer beinhalten und die zweite leitfähige Schicht 41 kann Wolfram oder Titannitrid beinhalten.
  • 5 veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung 20‘, die von der Halbleitervorrichtung 20 ausschließlich in dem Halbleitersubstrat 21 abweicht. Die Halbleitervorrichtung 20‘ beinhaltet ein stark dotiertes Halbleitersubstrat 43 und eine epitaktische Schicht 44 auf dem stark dotierten Halbleitersubstrat 43. Das stark dotierte Halbleitersubstrat 43 kann einen p+-dotierten Siliciumwafer und die epitaktische Schicht 44 p–-dotiertes Silicium beinhalten.
  • 6 veranschaulicht eine ausführlichere Ansicht einer LDMOS-Transistorstruktur 22 in dem Einsatz, die in der Halbleitervorrichtung 20 verwendet werden kann. Der LDMOS-Transistor 22 beinhaltet mehrere Transistorzellen 35, die jeweils ein dotiertes Source-Gebiet 38, ein dotiertes Drain-Gebiet 37 und ein Gate 39, die auf der vorderen Oberfläche 24 des Halbleitersubstrats 21 angeordnet sind, beinhalten. Das Gate 39 ist lateral zwischen dem Source-Gebiet 38 und dem Drain-Gebiet 37 angeordnet. Das Gate 39 kann asymmetrisch zwischen dem Source-Gebiet 38 und dem Drain-Gebiet 37 angeordnet sein, so dass der Abstand zwischen dem Source-Gebiet 38 und dem Gate 39 geringer als der Abstand zwischen dem Gate 39 und dem Drain-Gebiet 37 ist.
  • Bei manchen Ausführungsformen kann das Halbleitersubstrat 21 Silicium beinhalten, das geringfügig mit einem ersten Leitfähigkeitstyp dotiert, zum Beispiel p–, und hoch resistiv ist, mit einem spezifischen Volumenwiderstand von mehr als oder gleich 100 Ohm·cm. Bei anderen Ausführungsformen, bei denen das Halbleitersubstrat 21 ein stark dotiertes Substrat und eine epitaktische Schicht beinhaltet, kann das stark dotierte Substrat p+- und die epitaktische Schicht p–-dotiert sein.
  • Das Source-Gebiet 38 ist stark mit einem zweiten Leitfähigkeitstyp, zum Beispiel n+, dotiert und das Drain-Gebiet 37 ist stark mit dem zweiten Leitfähigkeitstyp, zum Beispiel n+, dotiert.
  • Ein Driftgebiet 50 erstreckt sich in die vordere Oberfläche 32 unter dem Gate 39 in der Richtung des Drain-Gebiets 37 und kann mit dem zweiten Leitfähigkeitstyp, zum Beispiel n, dotiert sein. Das Driftgebiet 50 kann sich weiter in das Halbleitersubstrat 31 als das Drain-Gebiet 37 erstrecken. Das Driftgebiet 50 ist mit dem zweiten Leitfähigkeitstyp, zum Beispiel n, dotiert und weist eine Dotierungsstoffkonzentration auf, die geringer als die Dotierungsstoffkonzentration des Drain-Gebiets 37 und des Source-Gebiets 38 ist.
  • Der LDMOS-Transistor 22 beinhaltet ferner ein Kanalgebiet 51, das mit dem ersten Leitfähigkeitstyp, zum Beispiel p, dotiert ist und das sich von dem Driftgebiet 50 unter dem Source-Gebiet 38 und einem Bodykontaktgebiet 52 erstreckt, das mit dem ersten Leitfähigkeitstyp dotiert ist und sich von der vorderen Oberfläche 32 tiefer in das Halbleitersubstrat 31 als das Kanalgebiet 51 erstreckt. Das Driftgebiet 50 erstreckt sich um einen größeren Abstand in das Halbleitersubstrat 31 als ein Kanalgebiet 51. Das Bodykontaktgebiet 52 wird durch eine stark dotierte Wanne des ersten Leitfähigkeitstyps, zum Beispiel p+, bereitgestellt.
  • Das Drain-Gebiet 37 weist eine brauchbare Dotierungskonzentration von wenigstens 5·1019 cm–3, eine geeignete von wenigstens 1·1020 cm–3 und eine noch geeignetere von wenigstens 3·1020 cm–3 auf, aber es können auch höhere oder niedrigere Dotierungskonzentrationen verwendet werden. Das Driftgebiet 50 stößt in einer symmetrischen Struktur lateral an das Drain-Gebiet 37 an und weist eine Dotierungskonzentration auf, die in dem Bereich von 1·1016 cm–3 bis 1·1018 cm–3 brauchbar ist, in dem Bereich von 7·1016 cm–3 bis 3·1017 cm–3 geeignet ist und in dem Bereich von 1·1017 cm–3 bis 2·1017 cm–3 noch geeigneter ist, aber es können auch höhere oder niedrigere Dotierungskonzentrationen verwendet werden. Mit Bezug auf die Mittellinie 36 befinden sich die Kanalgebiete 51, die wenigstens unter einem Teil des Gates 39 liegen, lateral außerhalb der Driftgebiete 50. Die Kanalgebiete 51 weisen eine Dotierungskonzentration auf, die in dem Bereich von 1·1017 cm–3 bis 2·1018 cm–3 brauchbar, in dem Bereich von 3·1017 cm–3 bis 1·1018 cm–3 geeignet und in dem Bereich von 5·1017 cm–3 bis 9·1017 cm–3 noch geeigneter ist, aber es können auch höhere oder niedrigere Dotierungskonzentrationen verwendet werden. Lateral außerhalb der Kanalgebiete 51 befinden sich Source-Gebiete 38. Die Source-Gebiete 38 weisen eine brauchbare Dotierungskonzentration von wenigstens 5·1019 cm–3, eine geeignete von wenigstens 1·1020 cm–3 und eine noch geeignetere von wenigstens 3·1020 cm–3 auf, aber es können auch höhere oder niedrigere Dotierungskonzentrationen verwendet werden. Lateral außerhalb der Source-Gebiete 38 befinden sich die Bodykontaktgebiete 52. Die Bodykontaktgebiete 52 weisen eine Dotierungskonzentration auf, die in dem Bereich von 1·1018 cm–3 bis 1·1020 cm–3 brauchbar, in dem Bereich von 2·1018 cm–3 bis 7·1019 cm–3 geeignet und in dem Bereich von 5·1018 cm–3 bis 5·1019 cm–3 noch geeigneter ist, aber es können auch höhere oder niedrigere Dotierungskonzentrationen verwen det werden. Das Substrat 31 kann eine Dotierungskonzentration in dem Bereich von 1·1017 cm–3 bis 2·1018 cm–3 aufweisen.
  • Wenn das Gate 39 geeignet vorgespannt ist, bildet sich ein leitfähiger Kanal zwischen dem Source-Gebiet 38 und dem Drain-Gebiet 37 aus. Die oben präsentierten beispielhaften Leitfähigkeitstypen sind zum Ausbilden einer n-Kanal-Struktur geeignet, aber eine p-Kanal-Struktur kann durch geeignetes Austauschen des Leitfähigkeitstyps der verschiedenen dotierten Gebiete und geeignetes Modifizieren der Vorspannung an dem Gate 39 ausgebildet werden.
  • Bei Ausführungsformen, bei denen der LDMOS-Transistor 22 ein Substrat mit einem spezifischen Volumenwiderstand von mehr als oder gleich 100 Ohm·cm aufweist, kann es ferner eine RESURF-Struktur 53 beinhalten. Die RESURF-Struktur 53 kann eine dotierte vergrabene Schicht 54, eine Feldplatte 55 und ein Dotierungsprofil der vergrabenen Schicht 54 beinhalten. Die RESURF-Struktur 53 ist bereitgestellt, um das elektrische Feld an der vorderen Oberfläche 24 des Halbleitersubstrats 21 und insbesondere das elektrische Feld an der vorderen Oberfläche 24 des Halbleitersubstrats 21 an dem Drain-Seiten-Rand des Gates 39 in der Richtung des Drains 37 zu reduzieren. Die RESURF-Struktur 53 kann verwendet werden, um die Durchbruchspannung des Transistors zu reduzieren, während ein niedriger Ein-Widerstand beibehalten wird.
  • Die dotierte vergrabene Schicht 54 der RESURF-Struktur 53 erstreckt sich kontinuierlich durch den lateralen Bereich des Halbleitersubstrats 21 hindurch und kontinuierlich unter dem Source-Gebiet 37, dem Gate 39 und dem Drain-Gebiet 37 des LDMOS-Transistors 22. Die dotierte vergrabene Schicht 54 ist von dem Driftgebiet 51 und dem Kanalgebiet 52 durch ei nen Teil des Halbleitersubstrats 21 beabstandet. Die dotierte vergrabene Schicht 54 weist eine Dotierungsstoffkonzentration des ersten Leitfähigkeitstyps auf, die größer als die Dotierungsstoffkonzentration des Halbleitersubstrats 21 und geringer als die Dotierungsstoffkonzentration des Kanalgebiets 52 ist. Die dotierte vergrabene Schicht 54 kann eine Dotierungskonzentration in dem Bereich von 1·1013 cm–3 bis 2·1015 cm–3 aufweisen.
  • Die Halbleitervorrichtung 20 kann eine erste dielektrische Schicht 57, zum Beispiel eine Oxidschicht, auf der vorderen Oberfläche 24 des Halbleitersubstrats 21 aufweisen, welche strukturiert ist und eine Öffnung oberhalb des Drain-Gebiets 37, in der ein Drain-Metallkontakt 58 gebildet ist, und eine Öffnung über dem Source-Gebiet 38, in der ein Source-Metallkontakt 59 gebildet ist, aufweist. Der Source-Metallkontakt 59 erstreckt sich in die leitfähige Schicht 41. Die erste dielektrische Schicht 57 bedeckt das Gate 39 und erstreckt sich zwischen dem Source-seitigen Gate-Rand 60 und dem Source-Metallkontakt 59 und zwischen dem Drain-seitigen Gate-Rand 61 und dem Drain-Metallkontakt 58.
  • Die Feldplatte 55 ist auf der ersten dielektrischen Schicht 57 oberhalb des Gates 39 positioniert und erstreckt sich auf der ersten dielektrischen Schicht 57 in der Richtung des Drain-Metallkontakts 58.
  • Eine dielektrische Schicht 62 ist auf der Feldplatte 55 angeordnet und erstreckt sich über dem Gate 39, dem Source-Metallkontakt 59 und dem Drain-Metallkontakt 58. Eine Gate-Abschirmung 56 ist auf der dielektrischen Schicht 62 auf dem Gate 39 positioniert und überschneidet sich teilweise mit der Feldplatte 55. Die Gate-Abschirmung 56 erstreckt sich von dem Gate 21 in der Richtung des Source-Gebiets 19.
  • Das Source-Gebiet 38 des LDMOS-Transistors 22 ist durch die leitfähige Schicht 41 und den leitfähigen Durch-Substrat-Via 23 mit der hinteren Oberfläche 25 des Halbleitersubstrats 21 gekoppelt. Der leitfähige Durch-Substrat-Via 23 kann so positioniert sein, dass der Bodykontakt 52 den oberen Teil des leitfähigen Durch-Substrat-Via 23 umgibt.
  • 7 veranschaulicht ein Flussdiagramm 70 eines Verfahrens zum Herstellen eines leitfähigen Vias, wie etwa des leitfähigen Durch-Substrat-Vias 23, in einem Halbleitersubstrat einschließlich einer LDMOS-Transistorstruktur in einer ersten Oberfläche. Bei Block 71 wird eine Öffnung in der ersten Oberfläche des Halbleitersubstrats einschließlich einer LDMOS-Transistorstruktur in der ersten Oberfläche gebildet. Bei Block 72 wird eine erste leitfähige Schicht in einem ersten Teil der Öffnung in dem Halbleitersubstrat unter Verwendung von ersten Abscheidungsparametern gebildet, so dass die erste leitfähige Schicht die Öffnung in dem ersten Teil füllt. Bei Block 73 wird eine zweite leitfähige Schicht auf der ersten leitfähigen Schicht in einem zweiten Teil der Öffnung unter Verwendung von zweiten Abscheidungsparametern gebildet, so dass die zweite leitfähige Schicht einen Spalt in dem zweiten Teil umgibt.
  • Als ein Beispiel können die erste leitfähige Schicht und die zweite leitfähige Schicht durch Elektroabscheidungstechniken, wie etwa Elektroplattieren bzw. Galvanisierung, gebildet werden. Die erste leitfähige Schicht kann einen leitfähigen Stopfen bilden und die zweite leitfähige Schicht kann eine leitfähige Auskleidungsschicht bilden. Die zweite leitfähige Schicht kann direkt auf der ersten leitfähigen Schicht gebildet werden und eine im Wesentlichen horizontale Grenzfläche dazwischen bilden. Bei manchen Ausführungsformen kann sich die zweite leitfähige Schicht von einer Peripherie der ersten leitfähigen Schicht auf Seitenwänden der Öffnung erstrecken. Die erste und zweite leitfähige Schicht können durch ihre jeweiligen Mikrostrukturen unterscheidbar sein. Zum Beispiel kann die erste leitfähige Schicht eine größere mittlere Korngröße als die zweite leitfähige Schicht aufweisen.
  • Die ersten Abscheidungsparameter können so gewählt werden, dass das Wachstum der ersten leitfähigen Schicht in der mit Bezug auf die Hauptoberfläche des Substrats vertikalen Richtung bevorzugt wird, und die zweiten Abscheidungsparameter können so gewählt werden, dass ein Wachstum der zweiten leitfähigen Schicht in einer mit Bezug auf die Hauptoberfläche des Substrats lateralen Richtung bevorzugt wird. Die ersten und zweiten Abscheidungsparameter können so gewählt werden, dass die erste leitfähige Schicht die Form eines leitfähigen Stopfens mit einer Höhe h1 aufweist und die zweite leitfähige Schicht eine Dicke t aufweist, wobei h1 ≥ 3t gilt.
  • Bei manchen Ausführungsformen wird das Substrat einer Temperbehandlung während einer anschließenden Verarbeitung der Anordnung ausgesetzt. Diese anschließende Temperbehandlung kann zu einem Kornwachstum des Materials der ersten und zweiten leitfähigen Schicht führen, so dass die Grenzfläche nicht mehr erkennbar ist. Jedoch kann der Teil der zweiten leitfähigen Schicht, der auf den Seitenwänden der Öffnung und bei der Peripherie der ersten leitfähigen Schicht gebildet ist, eine von der ersten leitfähigen Schicht verschiedene Mikrostruktur aufweisen, zum Beispiel eine kleinere Korngröße, so dass die zwei leitfähigen Schichten erkennbar sind.
  • Bei manchen Ausführungsformen weist die Öffnung die Form eines Blind-Vias oder eines Vias mit geschlossenem Ende auf und ist die erste leitfähige Schicht auf die Basis des Blind-Vias aufgebracht, so dass der Basisteil des Blind-Vias mit der ersten leitfähigen Schicht gefüllt ist. Bei manchen Ausführungsformen ist der Blind-Via zu einer Tiefe von 10% bis 70% der gesamten Tiefe des Blind-Vias gefüllt. Die zweite Schicht kann direkt auf der ersten Schicht positioniert werden, um eine Grenzfläche zu bilden, und sich entlang den Seitenwänden zu dem offenen Ende des Vias bei der ersten Oberfläche erstrecken. Bei manchen Ausführungsformen erstreckt sich die zweite Schicht weiter auf die erste Oberfläche des Halbleitersubstrats und ist elektrisch mit der LDMOS-Transistorstruktur gekoppelt. Um einen leitfähigen Pfad zwischen der vorderen Oberfläche und der hinteren Oberfläche des fertigen Substrats bereitzustellen, kann die hintere Oberfläche angrenzend an den Blind-Via bearbeitet werden, so dass Material bewegt wird, bis ein Teil des leitfähigen Stopfens freigelegt ist und das Substrat die gewünschte Dicke aufweist.
  • 8 veranschaulicht ein Flussdiagramm eines Verfahrens 80 zum Herstellen einer LDMOS-Transistorvorrichtung. Bei Block 81 wird eine LDMOS-Transistorstruktur in einer ersten Oberfläche eines Halbleitersubstrats gebildet. Bei Block 82 wird ein Blind-Via in die vordere Oberfläche eingefügt, wird die Basis des Blind-Vias bis zu einer vorbestimmten Tiefe mit einem leitfähigen Material gefüllt und wird eine leitfähige Auskleidungsschicht in dem Via oberhalb des leitfähigen Materials gebildet, welche sich von dem leitfähigen Material zu einer intrinsischen Source des LDMOS-Transistors erstreckt und diese elektrisch koppelt. Bei Block 83 wird eine Metallisierungsstruktur auf die erste Oberfläche aufgebracht, die Teile aufweist, die elektrisch mit dem leitfähigen Material, der intrinsischen Source, dem intrinsischen Drain und dem Gate des LDMOS-Transistors gekoppelt sind. Bei Block 84 wird eine zweite Oberfläche des Halbleitersubstrats, die der ersten Oberfläche und der Metallisierungsstruktur gegenüberliegt, so bearbeitet, dass eine Oberfläche des leitfähigen Materials, das an der Basis des Vias angeordnet ist, freigelegt wird.
  • Der leitfähige Durch-Substrat-Via wird nach der Bildung der LDMOS-Transistorstruktur in der ersten Oberfläche des Halbleitersubstrats und vor der Abscheidung der Metallisierungsstruktur auf der ersten Oberfläche gebildet.
  • Während des Einfügens des Vias in das Halbleitersubstrat und der Herstellung des leitfähigen Vias, kann die LDMOS-Transistorstruktur durch eine oder mehrere Isolationsschichten bedeckt sein. Nach dem Aufbringen der zweiten leitfähigen Schicht und vor dem Aufbringen der Metallisierungsstruktur auf die erste Oberfläche kann der Spalt in dem zweiten Teil der Öffnung mit einer Kappe versehen, zum Beispiel durch Einfügen eines Resist-Stopfens, die vordere Oberfläche planarisiert, zum Beispiel durch chemisch-mechanisches Polieren (CMP), und der Resist-Stopfen entfernt werden.
  • Bei einer Ausführungsform wird die leitfähige Auskleidungsschicht ferner auf der ersten Oberfläche des Substrats, die die Öffnung umgibt, und auf einer leitfähigen Schicht, die elektrisch mit einer intrinsischen Source des LDMOS-Transistors gekoppelt ist, um die intrinsische Source elektrisch mit der ersten leitfähigen Schicht zu koppeln, gebildet.
  • Bei manchen Ausführungsformen wird der Spalt, der innerhalb des Vias von der leitfähigen Auskleidungsschicht umgeben wird, mit einer Kappe versehen oder versiegelt. Dies kann durchgeführt werden, indem eine erste Isolationsschicht über der zweiten leitfähigen Schicht gebildet wird, so dass die erste Isolationsschicht einen Spalt innerhalb der Öffnung umgibt, und eine zweite Isolationsschicht über dem Spalt gebildet wird, wodurch ein abgeschlossener Hohlraum oder eine abgeschlossene Lücke innerhalb der Öffnung gebildet wird. Der abgeschlossene Hohlraum oder die abgeschlossene Lücke kann vollständig durch das Isolationsmaterial, wie etwa ein Dielektrikum, definiert werden.
  • Ein Verfahren zum Herstellen einer LDMOS-Transistorvorrichtung wird nun mit Bezugnahme auf 9 bis 14 beschrieben.
  • 9 veranschaulicht ein anfängliches Halbleitersubstrat 90 mit einer ersten Oberfläche 91, in welcher LDMOS-Transistorstrukturen 92 gebildet werden, und einer hinteren Oberfläche 93. Das Halbleitersubstrat 90 beinhaltet ein hoch resistives Siliciumsubstrat mit einem spezifischen Volumenwiderstand ρ ≥ 100 Ohm·cm und weist eine anfängliche Dicke ti auf, die größer als die abschließende Dicke des Halbleitersubstrats der LDMOS-Transistorvorrichtung ist.
  • Mehrere LDMOS-Strukturen 92 werden in der vorderen Oberfläche 91 durch Gebiete 96 beabstandet, in denen ein leitfähiger Durch-Substrat-Via (TSV) gebildet werden wird, gebildet. Die LDMOS-Transistorstrukturen können zum Beispiel die in 6 veranschaulichte Struktur aufweisen. Die LDMOS-Transistorstrukturen 92 in der vorderen Oberfläche 91 werden durch eine Oxidschicht 94 bedeckt, die die Source- und Drain-Metallkontakte bedeckt, und eine BPSG-Schicht 95 (BPSG: Borphosphorsilicatglas) bedeckt die Oxidschicht 94. Die vordere Oberfläche 91 des Halbleitersubstrats 90 ist in dem Gebiet 96 frei von der Oxidschicht 94 und der BPSG-Schicht 95. Eine Nitridschicht 97 gefolgt von einer SiOx-Schicht 98 werden in dem Gebiet 96 angeordnet und erstrecken sich auf die Oberfläche der BPSG-Schicht 95.
  • Die SiOx-Schicht 98 kann als eine Hartmaske während eines reaktiven Ionenätzens (RIE: Reactive Ion Etching) verwendet werden, wohingegen die Nitridschicht 97 verwendet werden kann, um die verbleibende Hartmaske nach dem selektiven reaktiven Ionenätzen von der BPSG-Schicht 95 abzutragen.
  • Wie in 10 veranschaulicht, wird ein Blind-Via 99 in die vordere Oberfläche 91 des Substrats 90 in dem Gebiet 96 eingefügt, das zwischen aktiven Gebieten 100 positioniert ist, in denen die LDMOS-Transistorstrukturen 92 gebildet werden. Die Gebiete 96 und 100 können eine streifenartige Gestalt aufweisen und können sich über das Halbleitersubstrat 91 abwechseln. Der Blind-Via 99 weist eine Basis 102 auf, die durch einen Teil des Materials des Halbleitersubstrats 90 gebildet ist, und weist eine Tiefe tb auf, die geringer als die anfängliche Dicke ti des Substrats 90 ist und die die gewünschte abschließende Dicke tf des Halbleitersubstrats in der LDMOS-Transistorvorrichtung annähert. Der Blind-Via 99 kann in die vordere Oberfläche 96 durch reaktives Ionenätzen eingefügt werden. Der Blind-Via ist von den LDMOS-Strukturen 92 durch einen Teil des hoch resistiven Halbleitersubstrats 91 beabstandet. Die verbleibende SiOx-Schicht 98 und die Nitridschicht 97 können dann von der vorderen Oberfläche 91 entfernt werden.
  • In einer Draufsicht kann der Blind-Via 99 eine längliche Form aufweisen und kann im Wesentlichen rechteckig sein. Der Blind-Via 99 kann einer von mehreren Blind-Vias sein, die in einer Reihe, die sich in die Ebene der Zeichnung erstreckt, die sich im Wesentlichen parallel zu einer streifenartigen intrinsischen Source der LDMOS-Transistorstruktur 92 erstreckt, oder in einem regelmäßigen Array zwischen den zwei aktiven Gebieten 100, die die LDMOS-Transistorstrukturen beinhalten, angeordnet sein können. Die Seitenwände 101 des Blind-Vias 99 können im Wesentlichen senkrecht zu der vorderen Oberfläche 91 sein oder können geringfügig geneigt sein, so dass sich der Blind-Via 99 zu der Basis 102 hin leicht verjüngt. Als ein Beispiel kann der Blind-Via 99 laterale Abmessungen von etwa 8 µm mal 50 µm und eine Tiefe von etwa 60 µm aufweisen.
  • 11 veranschaulicht die Abscheidung einer Barriereschichtstruktur 103 auf den Seitenwänden 101 des Blind-Vias 99 und auf der vorderen Oberfläche 91 des Substrats 90. Die Barriereschichtstruktur 103 kann unter Verwendung von PVD-Techniken (PVD: Physical Vapour Deposition – physikalische Gasphasenabscheidung), z. B. Sputtern, oder CVD-Techniken (CVD: Chemical Vapour Deposition – chemische Gasphasenabscheidung) abgeschieden werden.
  • Die Barriereschicht 103 erstreckt sich über der BPSG-Schicht 95, der vorderen Oberfläche 91 des Substrats 90 in dem Gebiet 96, den Seitenwänden 101 und der Basis 102 des Blind-Vias 99. Da das Halbleitersubstrat 90 hoch resistiv ist, wird eine dielektrische Isolationsschicht nicht notwendigerweise auf den Seitenwänden des Durch-Substrat-Vias vor der Abscheidung der Barriereschicht 103 bereitgestellt.
  • Die Barriereschicht 103 kann verschiedene Strukturen aufweisen, zum Beispiel eine Schicht aus Ta oder Schichten aus Ta/TaN oder TaN/Ta oder Ti/TiN, die unter Verwendung von PVD abgeschieden werden, oder Ti/TiN, die unter Verwendung von PVD abgeschieden werden, und W/Ta, die unter Verwendung von CVD oder PVD abgeschieden werden, oder Ti/TiN, die unter Verwendung von PVD abgeschieden werden, und W/Ta/TaN, die unter Verwendung von CVD oder PVD abgeschieden werden, oder Ti/TiN, die unter Verwendung von PVD abgeschieden werden, und W/TaN/Ta, die unter Verwendung von CVD oder PVD abgeschieden werden, und optional ferner wenigstens eines von Folgendem beinhalten: nach der Abscheidung von W unter Verwendung von CVD Durchführen eines W-Rückätzungsprozesses, um W von dem planaren Teil des Wafers zu entfernen; eine weitere Kupferkeimschicht zum Kupferelektroplattieren, die durch Sputtern abgeschieden wird, und eine Vorreinigung, zum Beispiel ein nasschemischer HF-Last(HF-als-Letztes)-Prozess, eine Sputter-Vorreinigung oder eine Reduktion in Wasserstoff, wird vor dem Sputtern vorgenommen.
  • Die vergrößerte Ansicht des Einsatzes aus 11 veranschaulicht mehrere Schichten der Barriereschicht 103 gemäß einer Ausführungsform. Der Teil 104 der Barriereschicht 103, der auf der vorderen Oberfläche 91 des Halbleitersubstrats 90 angeordnet ist, weist eine von dem Teil 105, der auf den Seitenwänden 101 und der Basis 102 des Blind-Vias 99 angeordnet ist, verschiedene Anzahl an Schichten auf. Bei dieser Ausführungsform beinhaltet der Teil 104 eine Struktur, die, beginnend von einer gereinigten Oberfläche des Halbleitersubstrats 90, Schichten aus Ti, TiN, TaN, Ta und eine Cu-Keimschicht beinhaltet. Der zweite Teil 105 beinhaltet eine Struktur, die beginnend von einer gereinigten Oberfläche des Halbleitersubstrats 91, die die Seitenwände 100 und die Basis 102 des Blind-Vias 99 bildet, Schichten aus Ti, TiN, W, TaN, Ta und eine Cu-Keimschicht beinhaltet.
  • Nach dem Abscheiden der Barriereschicht 103 einschließlich einer äußersten Keimschicht wird das leitfähige Material in den Blind-Via 99 eingefügt. In einer ersten Phase, die in 11 veranschaulicht ist, wird leitfähiges Material in die Basis 102 des Blind-Vias 99 eingefügt, um eine erste leitfähige Schicht 106 zu bilden, die das Volumen des Blind-Vias 99 angrenzend an die Basis 102 füllt. Die erste Schicht 106 kann unter Verwendung von Elektroplattierungstechniken bzw. Galvanisierungstechniken abgeschieden werden und kann unter Verwendung von Bedingungen abgeschieden werden, die ein mit Bezug auf die erste Hauptoberfläche 91 vertikales Wachstum der Schicht 106 bevorzugen, während ein Wachstum von lateralen oder Substratvorderseitengebieten unterdrückt wird, so dass das Volumen des Blind-Vias 99 mit der ersten Schicht 106 gefüllt wird. Die erste leitfähige Schicht 106 kann als ein leitfähiger Stopfen bezeichnet werden.
  • 12 veranschaulicht das Substrat 90 nach der anschließenden Abscheidung einer zweiten leitfähigen Schicht 107 innerhalb des Blind-Vias 99. Die zweite leitfähige Schicht 107 kleidet die Barriereschicht 103 auf den Seitenwänden 101 des Blind-Vias 99, die obere Oberfläche der ersten Schicht 106 innerhalb des Blind-Vias 99 aus und erstreckt sich über der vorderen Oberfläche 91 des Substrats 90 und der BPSG-Schicht 95. Die zweite leitfähige Schicht 107 umgibt einen Spalt 109 innerhalb des oberen Teils 110 des Blind-Vias 99. Die zweite leitfähige Schicht 107 kann durch Elektroplattierungstechniken bzw. Galvanisierungstechniken abgeschieden werden und kann unter Verwendung von Bedingungen abgeschieden werden, die eine konforme Abscheidung und ein Wachstum einer zweiten leitfähi gen Schicht 107 bevorzugen, so dass die zweite leitfähige Schicht 107 den oberen Teil 110 des Blind-Vias 99 auskleidet, wobei der Spalt 109 in dem Zentrum des Blind-Vias 99 belassen wird. Die zweite leitfähige Schicht 107 kann als eine leitfähige Auskleidungsschicht bezeichnet werden. Die erste leitfähige Schicht 106 und die zweite leitfähige Schicht 107 können hochreines Kupfer beinhalten.
  • Nach der Abscheidung ist eine Grenzfläche 108 zwischen der ersten leitfähigen Schicht 106 und der zweiten leitfähigen Schicht 107 gebildet. Die Grenzfläche 108 ist erkennbar, da die erste leitfähige Schicht 106 und die zweite leitfähige Schicht 107 in zwei Abscheidungsschritten abgeschieden werden und unterschiedliche Mikrostrukturen aufweisen können.
  • Bei Ausführungsformen, bei denen das Substrat einer anschließenden Wärmebehandlung ausgesetzt wird, kann die Grenzfläche 108 nicht mehr erkennbar sein. Jedoch können die zweite leitfähige Schicht, die auf den Seitenwänden 101 des Blind-Vias 99 angeordnet ist, und die erste leitfähige Schicht unterschiedliche Mikrostrukturen, wie etwa unterschiedliche Korngrößen, aufweisen und unterscheidbar sein.
  • Die zweite leitfähige Schicht 107 kann sich auf die vordere Oberfläche 91 des Substrats 90 erstrecken und kann elektrisch mit einer Elektrode der LDMOS-Transistorstruktur, wie etwa der intrinsischen Source, gekoppelt sein. Da die zweite Schicht 107 einen vertikalen leitfähigen Pfad innerhalb des Blind-Vias 99 und einen horizontalen leitfähigen Pfad auf der vorderen Oberfläche 91 bereitstellt, kann das Verfahren Dual-Damascene genannt werden.
  • Die zweite leitfähige Schicht 107 kann direkt auf einer leitfähigen Struktur auf der vorderen Oberfläche 91 angeordnet sein, die elektrisch mit einer Elektrode der LDMOS-Transistorstruktur 92, wie etwa der intrinsischen Source, gekoppelt ist und eine direkte Verbindung zwischen dem Durch-Substrat-Via und einer Elektrode der LDMOS-Transistorstruktur 92 bereitstellt.
  • Bei manchen Ausführungsformen kann sich die zweite leitfähige Schicht 107 von der ersten leitfähigen Schicht zu der vorderen Oberfläche 91 erstrecken und innerhalb des Vias enthalten sein. Dieses Verfahren kann Single-Damascene-Verfahren genannt werden.
  • Der Spalt 109 innerhalb des Blind-Vias 99 kann unter Verwendung eines weiteren Materials, wie etwa eines Resists 111, vorübergehend versiegelt werden. Ein Planarisierungsprozess kann an der vorderen Oberfläche mit der Resist-Schicht 111 ausgeführt werden, um zu verhindern, dass Material in den Spalt 109 in dem Blind-Via 99 eindringt. Die Resist-Schicht 111 kann dann entfernt werden.
  • 13 veranschaulicht eine Lücke oder einen abgeschlossenen Hohlraum, die oder der innerhalb des oberen Teils 110 des Blind-Vias 99 gebildet ist. Die Lücke oder der abgeschlossene Hohlraum kann durch dielektrisches Material definiert sein. Die Lücke kann durch zunächst Abscheiden einer Siliciumnitridschicht 115, die die zweite leitfähige Schicht 107 innerhalb des Blind-Vias 99 und auf der vorderen Oberfläche 91 auskleidet, gebildet werden. Die Siliciumnitridschicht 115 kann konform abgeschieden werden. Eine zweite dielektrische Schicht, wie etwa ein Oxid 116, kann auf den obersten Teil des Blind-Vias 99 abgeschieden werden, so dass die Oxid schicht 116 die Öffnung zu dem Blind-Via 99 versiegelt und einen Hohlraum oder eine Lücke 117 mit der Siliciumnitridschicht 115 innerhalb des Blind-Vias 99 bildet. Die Oxidschicht 116 kann sich auch über der LDMOS-Transistorstruktur 91 erstrecken und ein Zwischenschichtdielektrikum einer Metallisierungsstruktur bilden, die anschließend auf der vorderen Oberfläche 91 abgeschieden wird.
  • 14 veranschaulicht ein Beispiel für eine Metallisierungsstruktur 120, die auf der vorderen Oberfläche 91 gebildet werden kann, um die Metallkontakte der LDMOS-Transistorstrukturen 92 elektrisch mit den Kontaktpads 121 zu koppeln. Nach der Bildung der Metallisierungsstruktur 120 auf der vorderen Oberfläche 91 kann die hintere Oberfläche 92 des anfänglichen Substrats 90 bearbeitet werden, so dass Material entfernt wird, die Dicke des Halbleitersubstrats 90 von der anfänglichen Dicke ti auf die abschließende Dicke tf reduziert wird und eine Oberfläche 130 der ersten leitfähigen Schicht 106 an der Basis 102 des Blind-Vias 99 freigelegt wird, so dass die Oberfläche 130 in der neuen hinteren Oberfläche 131 des Halbleitersubstrats 90 freigelegt ist. Die hintere Oberfläche kann durch Schleifen bearbeitet werden.
  • Eine oder mehrere leitfähige Schichten 132 einschließlich einer Lotschicht können auf die abschließende Oberfläche 131 abgeschieden werden, welche es ermöglicht, dass die LDMOS-Transistorvorrichtung an eine weitere Oberfläche, wie etwa einen Flansch 133, die eine Masseebene für die LDMOS-Transistorvorrichtung bereitstellt, montiert und elektrisch mit dieser gekoppelt wird.
  • Die Kombination der ersten leitfähigen Schicht 106, die in der hinteren Oberfläche 130 des Substrats 90 frei gelegt ist, und der zweiten leitfähigen Schicht 109, die sich auf die vordere Oberfläche 91 erstreckt und elektrisch mit der LDMOS-Transistorstruktur 92 und insbesondere der intrinsischen Source der LDMOS-Transistorstruktur 92 gekoppelt ist, stellt einen leitfähigen Durch-Substrat-Via 134 für die LDMOS-Transistorvorrichtung 135 bereit.
  • Der leitfähige Durch-Substrat-Via 134 ist teilweise gefüllt, da er einen dielektrischen definierten Hohlraum 117 in seinem oberen Teil beinhaltet. Der leitfähige Durch-Substrat-Via 134 beinhaltet eine untere geschlossene Metallebene, die durch die erste leitfähige Schicht 106 bereitgestellt wird, und eine obere Ebene, die teilweise durch die dielektrische Schicht 116 gebildet ist, die den Hohlraum 117 versiegelt. Die geschlossene Metallebene an der Unterseite verhindert eine Kontaminierung des Vias während einer Bearbeitung der hinteren Oberfläche 93 und der Hohlraum 117 stellt ein Ausdehnungsvolumen bereit.
  • Die Halbleitervorrichtung, die einen oder mehrere LDMOS-Transistoren gemäß einer beliebigen der hier beschriebenen Ausführungsformen beinhaltet, kann in einem Hochfrequenzleistungsverstärkungsschaltkreis, wie etwa HF-Leistungsverstärkungsschaltkreisen zur Verwendung bei Zellularkommunikationen, die bei Frequenzen in dem Bereich von 700 MHz bis 3,6 GHz arbeiten, bei einer Leistungswandlung in Zellularkommunikationsnetzwerken und bei Verstärkungsschaltkreisen mit Doherty-Konfiguration, verwendet werden.
  • Räumlich relative Begriffe, wie etwa „unter“, „unterhalb“, „niedriger“, „über“, „oberer“ und dergleichen werden der Einfachheit der Beschreibung halber verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erklären. Diese Begriffe sollen verschiedene Orientierungen der Vorrichtung zusätzlich zu jenen verschiedenen in den Figuren dargestellten Orientierungen einschließen. Ferner werden auch Begriffe wie „erster“, „zweiter“ und dergleichen verwendet, um verschiedene Elemente, Gebiete, Abschnitte usw. zu beschreiben, und es wird auch nicht beabsichtigt, dass diese beschränkend sind. Über die gesamte Beschreibung hinweg verweisen gleiche Begriffe auf gleiche Elemente.
  • Wie hier verwendet, sind die Begriffe „aufweisend“, „enthaltend“, „beinhaltend“, „umfassend“ und dergleichen offene Begriffe, die das Vorhandensein der angegebenen Elemente oder Merkmale anzeigen, die aber zusätzliche Elemente oder Merkmale nicht ausschließen. Es wird beabsichtigt, dass die Artikel „ein“, „eine“ und „der/die/das“ sowohl den Plural als auch den Singular beinhalten, es sei denn, dass der Zusammenhang eindeutig etwas anderes angibt. Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen Ausführungsformen miteinander kombiniert werden können, es sei denn, dass das Gegenteil speziell angegeben wird.
  • Wenngleich hier spezielle Ausführungsformen veranschaulicht und beschrieben wurden, versteht es sich für einen Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen die gezeigten und beschriebenen speziellen Ausführungsformen substituieren kann. Diese Anmeldung soll jegliche Adaptionen oder Variationen der hier erörterten speziellen Ausführungsformen abdecken.

Claims (32)

  1. Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat; einen LDMOS-(Lateral Diffused Metal Oxide Semiconductor)-Transistor, der in einer vorderen Oberfläche des Halbleitersubstrats angeordnet ist; und einen leitfähigen, durch das Substrat gehenden Via (Durch-Substrat-Via), wobei der leitfähige Durch-Substrat-Via aufweist: einen Via, der sich von der vorderen Oberfläche zu einer hinteren Oberfläche des Halbleitersubstrats erstreckt; einen leitfähigen Stopfen, der einen ersten Teil des Vias füllt, und eine leitfähige Auskleidungsschicht, die Seitenwände eines zweiten Teils des Vias auskleidet und elektrisch mit dem leitfähigen Stopfen gekoppelt ist.
  2. Halbleitervorrichtung nach Anspruch 1, bei der die leitfähige Auskleidungsschicht direkt auf dem leitfähigen Stopfen positioniert ist, wodurch eine Grenzfläche zwischen diesen gebildet wird.
  3. Halbleitervorrichtung nach Anspruch 1 oder Anspruch 2, bei der die leitfähige Auskleidungsschicht und der leitfähige Stopfen unterschiedliche Mikrostrukturen aufweisen.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, bei der der leitfähige Stopfen eine Korngröße aufweist, die größer als eine Korngröße der leitfähigen Auskleidungsschicht ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, bei der die leitfähige Auskleidungsschicht einen Spalt innerhalb des Vias umgibt.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, bei der der leitfähige Stopfen und die leitfähige Auskleidungsschicht hochreines Kupfer aufweisen.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, bei der der leitfähige Durch-Substrat-Via eine intrinsische Source des LDMOS-Transistors, der in der vorderen Oberfläche des Halbleiter-Substrats angeordnet ist, elektrisch mit einer leitfähigen Schicht koppelt, die auf einer Rückseite des Halbleitersubstrats angeordnet ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, bei der das Halbleitersubstrat einen spezifischen Volumenwiderstand von ρ ≥ 100 Ohm·cm aufweist.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, bei der der leitfähige Durch-Substrat-Via eine Höhe h1 aufweist und der leitfähige Stopfen eine Höhe h2 aufweist, wobei h2 ≤ 2h1/3 gilt.
  10. Halbleitervorrichtung nach Anspruch 9, bei der 20 μm ≤ h1 ≤ 100 μm gilt und wobei 5 μm ≤ h2 ≤ 70 μm gilt.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, bei der die leitfähige Auskleidungsschicht eine Dicke t aufweist, wobei 0,5 μm ≤ t ≤ 3 μm gilt, und der leitfähige Stopfen eine Höhe h2 aufweist, wobei 5 μm ≤ h2 ≤ 70 μm gilt.
  12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, die ferner ein dielektrisches Material aufweist, das den Via bedeckt und einen Hohlraum innerhalb des zweiten Teils des Vias definiert.
  13. Halbleitervorrichtung nach Anspruch 12, bei der das dielektrische Material eine erste Schicht, die auf der leitfähigen Auskleidungsschicht angeordnet ist, und eine zweite Schicht, die den Via mit einer Kappe versieht, um den Hohlraum zu definieren, aufweist.
  14. Halbleitervorrichtung nach Anspruch 13, bei der die erste Schicht SiNx umfasst und die zweite Schicht SiOx umfasst.
  15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, bei der mehrere leitfähige Durch-Substrat-Vias in einem regelmäßigen Array angeordnet sind.
  16. Halbleitervorrichtung nach einem der Ansprüche 1 bis 15, bei der mehrere leitfähige Durch-Substrat-Vias in wenigstens einer Reihe angrenzend an eine längliche intrinsische Source des LDMOS-Transistors angeordnet sind.
  17. Halbleitervorrichtung nach einem der Ansprüche 1 bis 16, bei der der leitfähige Durch-Substrat-Via elektrisch mit einer intrinsischen Source von zwei benachbarten Transistorzellen des LDMOS-Transistors gekoppelt ist.
  18. Halbleitervorrichtung nach einem der Ansprüche 1 bis 17, bei der sich die leitfähige Auskleidungsschicht angrenzend an den Via auf die erste Oberfläche des Halbleitersubstrats erstreckt.
  19. Halbleitervorrichtung nach Anspruch 18, die ferner eine laterale leitfähige Schicht aufweist, die sich auf der vorderen Oberfläche des Halbleitersubstrats zwischen der leitfähigen Auskleidungsschicht und einer intrinsischen Source des LDMOS-Transistors erstreckt, wobei die leitfähige Auskleidungsschicht auf einem Teil der lateralen leitfähigen Schicht angeordnet ist.
  20. Halbleitervorrichtung nach Anspruch 19, bei der die leitfähige Schicht und die leitfähige Auskleidungsschicht unterschiedliche Materialien aufweisen.
  21. Halbleitervorrichtung nach Anspruch 19, bei der die laterale leitfähige Schicht Ti aufweist und die leitfähige Auskleidungsschicht hochreines Cu aufweist.
  22. Halbleitervorrichtung nach einem der Ansprüche 19 bis 21, bei der die leitfähige Auskleidungsschicht eine Dicke t aufweist und die laterale leitfähige Schicht eine Dicke t1 aufweist, wobei t/25 ≤ t1 ≤ t/2 gilt.
  23. Verfahren, das aufweist: Bilden einer Öffnung in einer ersten Oberfläche eines Halbleitersubstrats, das eine LDMOS-Transistorstruktur in der ersten Oberfläche aufweist, Bilden einer ersten leitfähigen Schicht in einem ersten Teil der Öffnung in dem Halbleitersubstrat unter Verwendung von ersten Abscheidungsparametern, so dass die erste leitfähige Schicht die Öffnung in dem ersten Teil füllt; und Bilden einer zweiten leitfähigen Schicht auf der ersten leitfähigen Schicht in einem zweiten Teil der Öffnung unter Verwendung von zweiten Abscheidungsparametern, so dass die zweite leitfähige Schicht einen Spalt in dem zweiten Teil begrenzt.
  24. Verfahren nach Anspruch 23, bei dem die ersten Abscheidungsparameter so gewählt werden, dass ein Wachstum der ersten leitfähigen Schicht in einer mit Bezug auf eine Hauptoberfläche des Halbleitersubstrats vertikalen Richtung bevorzugt wird, und die zweiten Abscheidungsparameter so gewählt werden, dass ein Wachstum der zweiten leitfähigen Schicht in einer mit Bezug auf die Hauptoberfläche des Halbleitersubstrats lateralen Richtung bevorzugt wird.
  25. Verfahren nach Anspruch 24, bei dem die erste leitfähige Schicht und die zweite leitfähige Schicht durch Galvanisierung gebildet werden.
  26. Verfahren nach einem der Ansprüche 23 bis 25, bei dem die Öffnung ein Blind-Via ist, wobei die erste leitfähige Schicht auf eine Basis des Blind-Vias aufgebracht wird und wobei die Basis des Blind-Vias mit der ersten leitfähigen Schicht gefüllt wird.
  27. Verfahren nach Anspruch 26, bei dem die erste leitfähige Schicht den Blind-Via bis zu einer Tiefe von 10% bis 70% einer gesamten Tiefe des Blind-Vias füllt.
  28. Verfahren nach Anspruch 26 oder 27, das ferner das Bearbeiten einer zweiten Oberfläche des Substrats und Freilegen eines Teils der ersten leitfähigen Schicht in der zweiten Oberfläche des Substrats aufweist.
  29. Verfahren nach Anspruch 26 oder Anspruch 27, das ferner aufweist: Aufbringen einer Metallisierungsstruktur auf eine vordere Seite des Halbleitersubstrats; und Entfernen von Material von einer zweiten Seite des Substrats, um eine Oberfläche der ersten leitfähigen Schicht freizulegen.
  30. Verfahren nach einem der Ansprüche 23 bis 29, das aufweist: Versehen des Spalts in dem zweiten Teil der Öffnung mit einer Kappe nach dem Aufbringen der zweiten leitfähigen Schicht.
  31. Verfahren nach einem der Ansprüche 23 bis 29, das ferner aufweist: Bilden der zweiten leitfähigen Schicht auf der ersten Oberfläche des Substrats, die die Öffnung umgibt, und auf einer leitfähigen Schicht, die elektrisch mit einer intrinsischen Source des LDMOS-Transistors gekoppelt ist, um die intrinsische Source elektrisch mit der ersten leitfähigen Schicht zu koppeln.
  32. Verfahren nach einem der Ansprüche 23 bis 31, das ferner aufweist: Bilden einer ersten Isolationsschicht über der zweiten leitfähigen Schicht, die einen Spalt umgibt; und Bilden einer zweiten Isolationsschicht über dem Spalt, so dass ein abgeschlossener Hohlraum in der Öffnung gebildet wird.
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