DE102020113935A1 - Dreidimensionale Speichervorrichtung mit einer String-Auswahlleitungs-Gate-Elektrode, die eine Silizidschicht aufweist - Google Patents

Dreidimensionale Speichervorrichtung mit einer String-Auswahlleitungs-Gate-Elektrode, die eine Silizidschicht aufweist Download PDF

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Abstract

Eine dreidimensionale Speichervorrichtung (100A) ist vorgesehen. Die dreidimensionale Speichervorrichtung kann ein Substrat (10), einen Zellenstapel (CS), eine String-Auswahlleitungs-Gate-Elektrode (50), eine untere vertikale Kanalstruktur (VC1), eine obere vertikale Kanalstruktur (VC2) und eine Bitleitung (BL) enthalten. Die String-Auswahlleitungs-Gate-Elektrode (50) kann eine untere String-Auswahlleitungs-Gate-Elektrode (51) und eine obere String-Auswahlleitungs-Gate-Elektrode (52), die auf einer oberen Oberfläche der unteren String-Auswahlleitungs-Gate-Elektrode (51) ausgebildet ist, enthalten. Die untere String-Auswahlleitungs-Gate-Elektrode (51) kann N-dotiertes polykristallines Silizium enthalten. Die obere String-Auswahlleitungs-Gate-Elektrode (52) kann Silizid enthalten.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung bezieht sich auf eine dreidimensionale Speichervorrichtung, die eine String-Auswahlleitungs-Gate-Elektrode mit einer Silizidschicht enthält.
  • BESCHREIBUNG DER VERWANDTEN TECHNIK
  • Da sich die Stapelhöhe von Speicherzellen und Wortleitungen einer dreidimensionalen Speichervorrichtung erhöht, wurde eine Technik zur Ausbildung einer String-Auswahlleitung durch zusätzliche Prozesse vorgeschlagen. Da die durch diese zusätzlichen Prozesse ausgebildete vorgeschlagene String-Auswahlleitung aus polykristallinem Silizium besteht, das einen sehr viel höheren Widerstand als jenen von Metall aufweist, kann die ausgebildete dreidimensionale Speichervorrichtung Schwierigkeiten beim Erzielen von niedriger Leistung und einem Hochgeschwindigkeitsbetrieb aufweisen.
  • KURZFASSUNG
  • Ausführungsbeispiele der vorliegenden Offenbarung sehen eine dreidimensionale Speichervorrichtung, die eine String-Auswahlleitungs-Gate-Elektrode mit einem niedrigen Widerstand enthält, und ein Verfahren zur Herstellung der dreidimensionalen Speichervorrichtung vor.
  • Eine dreidimensionale Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung kann enthalten: ein Substrat, einen auf dem Substrat angeordneten Zellenstapel, eine auf dem Zellenstapel angeordnete String-Auswahlleitungs-Gate-Elektrode, eine untere vertikale Kanalstruktur, die den Zellenstapel vertikal durchdringt, eine obere vertikale Kanalstruktur, welche die String-Auswahlleitungs-Gate-Elektrode vertikal durchdringt und mit der unteren vertikalen Kanalstruktur verbunden ist, und eine auf der oberen vertikalen Kanalstruktur angeordnete Bitleitung. Die String-Auswahlleitungs-Gate-Elektrode kann eine untere String-Auswahlleitungs-Gate-Elektrode und eine obere String-Auswahlleitungs-Gate-Elektrode, die auf einer oberen Oberfläche der unteren String-Auswahlleitungs-Gate-Elektrode ausgebildet ist, enthalten. Die untere String-Auswahlleitungs-Gate-Elektrode kann N-dotiertes polykristallines Silizium enthalten. Die obere String-Auswahlleitungs-Gate-Elektrode kann Silizid enthalten.
  • Eine dreidimensionale Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung kann enthalten: ein Substrat, eine auf dem Substrat angeordnete gemeinsame Source-Schicht, einen auf der gemeinsamen Source-Schicht angeordneten Zellenstapel, eine auf dem Zellenstapel angeordnete String-Auswahlleitungs-Gate-Elektrode, eine untere vertikale Kanalstruktur, die den Zellenstapel vertikal durchdringt und mit der gemeinsamen Source-Schicht verbunden ist, eine obere vertikale Kanalstruktur, welche die String-Auswahlleitungs-Gate-Elektrode vertikal durchdringt und mit der unteren Kanalstruktur verbunden ist, ein auf der oberen vertikalen Kanalstruktur angeordnetes Pad-Muster, und eine auf dem Pad-Muster angeordnete Bit-Leitung. Das Pad-Muster kann ein unteres Pad-Muster und ein oberes Pad-Muster, das auf dem unteren Pad-Muster ausgebildet ist, enthalten. Das untere Pad-Muster kann N-dotiertes polykristallines Silizium enthalten. Das obere Pad-Muster kann Silizid enthalten.
  • Eine dreidimensionale Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung kann enthalten: ein Substrat, eine auf dem Substrat angeordnete Logikschaltungsschicht, wobei die Logikschaltungsschicht einen Transistor, eine metallische Verbindung und eine untere Isolierschicht, die den Transistor und die metallische Verbindung bedeckt, enthält, eine auf der Logikschaltungsschicht angeordnete gemeinsame Source-Schicht, einen auf der gemeinsamen Source-Schicht angeordneten Zellenstapel, eine untere vertikale Kanalstruktur, die den Zellenstapel vertikal durchdringt und mit der gemeinsamen Source-Schicht verbunden ist, eine auf dem Zellenstapel und der unteren vertikalen Kanalstruktur angeordnete String-Auswahlleitungs-Gate-Elektrode, eine obere vertikale Kanalstruktur, welche die String-Auswahlleitungs-Gate-Elektrode vertikal durchdringt und mit der unteren vertikalen Kanalstruktur verbunden ist, ein auf der oberen vertikalen Kanalstruktur angeordnetes Pad-Muster, und eine auf dem Pad-Muster angeordnete Bitleitung. Das Pad-Muster kann ein unteres Pad-Muster und ein oberes Pad-Muster, das auf dem unteren Pad-Muster ausgebildet ist, enthalten. Die String-Auswahlleitungs-Gate-Elektrode kann eine untere String-Auswahlleitungs-Gate-Elektrode und eine obere String-Auswahlleitungs-Gate-Elektrode, die auf der unteren String-Auswahlleitungs-Gate-Elektrode ausgebildet ist, enthalten. Das untere Pad-Muster und die untere String-Auswahlleitungs-Gate-Elektrode können N-dotiertes polykristallines Silizium enthalten. Das obere Pad-Muster und die obere String-Auswahlleitungs-Gate-Elektrode können Silizid enthalten.
  • Ein Verfahren zur Ausbildung einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung kann enthalten: das Ausbilden eines Mold-Stapels, der Mold-Schichten und Opferschichten enthält, auf einem Substrat, das Ausbilden einer unteren vertikalen Kanalstruktur, die den Mold-Stapel vertikal durchdringt, das Ausbilden einer String-Auswahlleitungs-Gate-Elektrode auf dem Mold-Stapel und der unteren vertikalen Kanalstruktur, das Ausbilden einer oberen vertikalen Kanalstruktur, welche die String-Auswahlleitungs-Gate-Elektrode vertikal durchdringt und mit der unteren vertikalen Kanalstruktur verbunden ist, das Ausbilden eines Pad-Musters auf der oberen vertikalen Kanalstruktur, und das Ausbilden einer Bitleitung auf dem Pad-Muster. Das Ausbilden der String-Auswahlleitungs-Gate-Elektrode kann das Ausbilden einer vorläufigen String-Auswahlleitungs-Gate-Elektrode, die N-dotiertes polykristallines Silizium enthält, und das Silizieren eines oberen Abschnitts der vorläufigen String-Auswahlleitungs-Gate-Elektrode enthalten, um eine untere String-Auswahlleitungs-Gate-Elektrode, die das N-dotierte polykristalline Silizium enthält, und eine obere String-Auswahlleitungs-Gate-Elektrode, die Silizid enthält, auszubilden.
  • Ein Verfahren zur Ausbildung einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung kann enthalten: das Ausbilden einer gemeinsamen Source-Schicht auf dem Substrat, das Ausbilden eines Mold-Stapels auf der gemeinsamen Source-Schicht, das Ausbilden einer unteren vertikalen Kanalstruktur, die den Mold-Stapel vertikal durchdringt und mit der gemeinsamen Source-Schicht verbunden ist, das Ausbilden einer String-Auswahlleitungs-Gate-Elektrode auf dem Mold-Stapel, das Ausbilden einer oberen vertikalen Struktur, welche die String-Auswahlleitungs-Gate-Elektrode vertikal durchdringt und mit der unteren vertikalen Kanalstruktur verbunden ist, das Ausbilden eines Pad-Musters auf der oberen vertikalen Kanalstruktur, und das Ausbilden einer Bitleitung auf dem Pad-Muster. Das Ausbilden der String-Auswahlleitungs-Gate-Elektrode kann das Ausbilden einer vorläufigen String-Auswahlleitungs-Gate-Elektrode, die N-dotiertes polykristallines Silizium aufweist, und das Silizieren eines oberen Abschnitts der vorläufigen String-Auswahlleitungs-Gate-Elektrode enthalten, um eine untere String-Auswahlleitungs-Gate-Elektrode, die N-dotiertes polykristallines Silizium enthält, und eine obere String-Auswahlleitungs-Gate-Elektrode, die Silizid enthält, auszubilden. Das Ausbilden des Pad-Musters kann das Ausbilden eines vorläufigen Pad-Musters, das N-dotiertes polykristallines Silizium enthält, und das Silizieren eines oberen Abschnitts des vorläufigen Pad-Musters enthalten, um ein unteres Pad-Muster, das N-dotiertes polykristallines Silizium enthält, und ein oberes Pad-Muster, das Silizid enthält, auszubilden.
  • Ein Verfahren zur Ausbildung einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung kann enthalten: das Ausbilden einer Logikschaltungsschicht auf einem Substrat, wobei die Logikschaltungsschicht einen Transistor, eine metallische Verbindung und eine untere Isolierschicht, die den Transistor und die metallische Verbindung bedeckt, enthält, das Ausbilden einer gemeinsamen Source-Schicht auf der Logikschaltungsschicht, das Ausbilden eines Mold-Stapels auf der gemeinsamen Source-Schicht, das Ausbilden einer unteren vertikalen Kanalstruktur, die den Mold-Stapel vertikal durchdringt und mit der gemeinsamen Source-Schicht verbunden ist, das Ausbilden einer String-Auswahlleitungs-Gate-Elektrode auf dem Mold-Stapel und der unteren vertikalen Kanalstruktur, das Ausbilden einer oberen vertikalen Kanalstruktur, welche die String-Auswahlleitungs-Gate-Elektrode vertikal durchdringt und mit der unteren vertikalen Kanalstruktur verbunden ist, das Ausbilden eines Pad-Musters auf der oberen vertikalen Kanalstruktur, und das Ausbilden einer Bitleitung auf dem Pad-Muster. Das Ausbilden der String-Auswahlleitungs-Gate-Elektrode kann das Ausbilden einer vorläufigen String-Auswahlleitungs-Gate-Elektrode, die N-dotiertes polykristallines Silizium enthält, und das Silizieren eines oberen Abschnitts der vorläufigen String-Auswahlleitungs-Gate-Elektrode enthalten, um eine untere String-Auswahlleitungs-Gate-Elektrode, die N-dotiertes polykristallines Silizium enthält, und eine obere String-Auswahlleitungs-Gate-Elektrode, die Silizid enthält, auszubilden.
  • Figurenliste
  • Für ein deutlicheres Verständnis der oben genannten und anderen Aspekte und Merkmale der vorliegenden Offenbarung sorgt die folgende, detaillierte Beschreibung der Ausführungsbeispiele mit Bezug auf die beigefügten Zeichnungen, in denen:
    • 1 ein Layout einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung ist;
    • 2A bis 2I längliche Querschnittsansichten von dreidimensionalen Speichervorrichtungen je nach einem Ausführungsbeispiel der vorliegenden Offenbarung sind;
    • 3 bis 25 Diagramme sind, die ein Verfahren zur Herstellung einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung darstellen;
    • 6 bis 21 vergrößerte Ansichten von Bereich A aus 5 sind;
    • 26 und 27 ein Verfahren zur Herstellung einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung darstellen;
    • 28 ein Diagramm zur Beschreibung eines Verfahrens zur Herstellung einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung ist;
    • 29 und 30 Diagramme zur Beschreibung eines Verfahrens zur Ausbildung einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung sind; und
    • 31 bis 37 Ansichten sind, die ein Verfahren zur Ausbildung einer dreidimensionalen Halbleitervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung darstellen.
  • Da die Zeichnungen in 1-37 zu Darstellungszwecken beabsichtigt sind, sind die Elemente der Zeichnungen nicht zwangsläufig maßstabsgetreu. Zum Beispiel können manche der Elemente zum Zweck von Klarheit vergrößert oder überzogen sein.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • 1 ist ein Layout einer dreidimensionalen Speichervorrichtung 100 nach einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 1 kann die dreidimensionale Speichervorrichtung 100 nach einem Ausführungsbeispiel der vorliegenden Offenbarung eine Mehrzahl an vertikalen Kanalstrukturen VC1 und VC2, Wortleitungs-Trennstrukturen WS, String-Auswahlleitungen SSL, String-Auswahlleitungs-Trennmuster SSP und Bitleitungen BL enthalten.
  • Die Mehrzahl an vertikalen Kanalstrukturen VC1 und VC2 kann in einer Draufsicht eine Kreisform aufweisen und kann in einer Zickzackform angeordnet sein. Die Mehrzahl an vertikalen Kanalstrukturen VC1 und VC2 kann jeweils eine untere vertikale Kanalstruktur VC1 und eine obere vertikale Kanalstruktur VC2 enthalten. Die untere vertikale Kanalstruktur VC1 kann einen größeren Durchmesser als die obere vertikale Kanalstruktur VC2 aufweisen. Die untere vertikale Kanalstruktur VC1 und die obere vertikale Kanalstruktur VC2 können derart angeordnet sein, dass sie vollständig überlappen. Zum Beispiel kann die obere vertikale Kanalstruktur VC2 in einem Ausführungsbeispiel der vorliegenden Offenbarung von der unteren vertikalen Kanalstruktur VC1 vollständig überlappt werden und ein Abschnitt der unteren vertikalen Kanalstruktur VC1 wird womöglich nicht von der oberen vertikalen Kanalstruktur VC2 überlappt. In einem Ausführungsbeispiel der vorliegenden Offenbarung können die untere vertikale Kanalstruktur VC1 und die obere vertikale Kanalstruktur VC2 überlappen und konzentrisch angeordnet sein. In einem Ausführungsbeispiel der vorliegenden Offenbarung können die untere vertikale Kanalstruktur VC1 und die obere vertikale Kanalstruktur VC2 überlappen und in einer exzentrischen Form angeordnet sein.
  • Die String-Auswahlleitungen SSL können durch die String-Auswahlleitungs-Trennmuster SSP elektrisch und physikalisch getrennt werden. Zum Beispiel können die String-Auswahlleitungen SSL die oberen vertikalen Kanalstrukturen VC2, die in zwei Reihen angeordnet sind, umgeben. Die String-Auswahlleitungs-Trennmuster SSP können eine gewellte Form oder eine Zickzackform in einer Draufsicht aufweisen. In einem Ausführungsbeispiel der vorliegenden Offenbarung können die String-Auswahlleitungen SSL auf einer Ebene oder einer Mehrzahl an Ebenen ausgebildet sein. Zum Beispiel können die String-Auswahlleitungen SSL auf einer obersten Ebene oder einer obersten Ebene und einer Ebene direkt unter der obersten Ebene über einem Zellenstapel CS, der eine Mehrzahl an Wortleitungen, die auf verschiedenen zu beschreibenden Ebenen positioniert sind, enthält, ausgebildet sein.
  • Die Bitleitungen BL können sich in eine Richtung senkrecht zu einer Erstreckungsrichtung der String-Auswahlleitungen SSL und der String-Auswahlleitungs-Trennmuster SSP erstrecken. Zum Beispiel können sich die Bitleitungen BL in eine Reihenrichtung erstrecken und die String-Auswahlleitungen SSL und die String-Auswahlleitungs-Trennmuster SSP können sich in eine Spaltenrichtung erstrecken. Zum Beispiel erstrecken sich die String-Auswahlleitungs-Trennmuster SSP womöglich nicht in einer geraden Linie in eine Spaltenrichtung, sondern in einer Wellenform oder einer Zickzackform. Die Bitleitungen BL können die oberen vertikalen Kanalstrukturen VC2, die auf derselben Leitung in der Reihenrichtung angeordnet sind, überlappen. Zum Beispiel kann eine auf derselben Leitung mit der Bitleitung BL angeordnete Mehrzahl an oberen vertikalen Kanalstrukturen VC2 jeweils mit der darüberliegenden Bitleitung BL elektrisch verbunden sein.
  • Die Wortleitungs-Trennstruktur WS kann sich in die Spaltenrichtung erstrecken. Die oben beschriebenen Elemente werden mit Bezug auf andere Zeichnungen detaillierter beschrieben.
  • 2A bis 21 sind längliche Querschnittsansichten von dreidimensionalen Speichervorrichtungen 100A-100I je nach einem Ausführungsbeispiel der vorliegenden Offenbarung, zum Beispiel längliche Querschnittsansichten entlang Linie I-I' aus 1.
  • Bezugnehmend auf 2A kann eine dreidimensionale Speichervorrichtung 100A nach einem Ausführungsbeispiel der vorliegenden Offenbarung enthalten: eine Logikschaltungsschicht 11, eine gemeinsame Source-Schicht 25, einen Zellenstapel CS, und eine untere vertikale Kanalstruktur VC1, eine obere vertikale Kanalstruktur VC2, eine String-Auswahlleitungs-Gate-Elektrode 50, ein String-Auswahlleitungs-Trennmuster SSP, ein Pad-Muster 70, einen Pad-Abstandshalter 75, eine obere Isolierschicht 80, eine Abdeckisolierschicht 87, einen Durchkontaktierungsstopfen 88, und eine auf einem Substrat 10 angeordnete Bitleitung BL. Die dreidimensionale Speichervorrichtung 100A kann ferner enthalten: eine untere Pufferisolierschicht 48, die zwischen dem Zellenstapel CS und der String-Auswahlleitungs-Gate-Elektrode 50 positioniert ist, eine Wortleitungs-Trennisolierschicht 83, die den Zellenstapel CS trennt, und einen gemeinsamen Source-Stopfen 85, welcher mit der gemeinsamen Source-Schicht 25 verbunden ist.
  • Das Substrat 10 kann einen Silizium(Si)-Wafer enthalten. In einem Ausführungsbeispiel der vorliegenden Offenbarung kann das Substrat 10 eine epitaktisch aufgewachsene Materialschicht enthalten, wie zum Beispiel eine Silizium(Si)-Schicht, eine Siliziumgermanium(SiGe)-Schicht oder eine Siliziumcarbid(SiC)-Schicht. In einem Ausführungsbeispiel der vorliegenden Offenbarung kann das Substrat 10 ein Silizium-auf-Isolator(SOI) enthalten. In einem Ausführungsbeispiel der vorliegenden Offenbarung kann das Substrat 10 einen III-V-Verbindungshalbleiter enthalten, wie zum Beispiel Galliumphosphid (GaP), Galliumarsenid (GaAs), Galliumantimonid (GaSb) oder Ähnliches.
  • Die Logikschaltungsschicht 11 kann einen Transistor 12, eine Metallverbindung 17 und eine untere Isolierschicht 20 enthalten. Zum Beispiel kann der Transistor 12 einen Source/Drain-Bereich und einen Kanalbereich enthalten, die in einem aktiven Bereich, der durch einen Isolierbereich definiert ist, ausgebildet sind, und kann eine Gate-Isolierschicht, eine Gate-Elektrode, eine Gate-Abdeckschicht und einen Gate-Abstandshalter, die auf dem Substrat 10 ausgebildet sind, enthalten. Die Metallverbindung 17 kann ein Kontaktstopfenmuster, das sich vertikal erstreckt, und ein horizontales Linienmuster, das sich horizontal erstreckt, enthalten. das Kontaktstopfenmuster der Metallverbindung 17 kann den Source/Drain-Bereich des Transistors 12 berühren.
  • Die untere Isolierschicht 20 kann den Transistor 12 und die Metallverbindung 17 bedecken und kann mindestens eine von zum Beispiel einer Sliziumoxid(SiO2)-Schicht, einer Siliziumnitrid(Si3N4)-Schicht oder einer Kombination daraus enthalten.
  • Die gemeinsame Source-Schicht 25 kann derart ausgebildet sein, dass sie sich horizontal auf der unteren Isolierschicht 20 erstreckt. Zum Beispiel kann die gemeinsame Source-Schicht 25 N-dotiertes polykristallines Silizium (p-Si) enthalten. In einer Draufsicht kann die gemeinsame Source-Schicht 25 eine Plattenform oder eine Linienform aufweisen.
  • Der Zellenstapel CS kann auf der gemeinsamen Source-Schicht 25 angeordnet sein und kann eine Mehrzahl an Mold-Schichten 31 und eine Mehrzahl an Wortleitungen 81, die wechselweise gestapelt sind, enthalten. Die Mold-Schichten 31 können Siliziumoxid (SiO2) enthalten. Die Mehrzahl an Wortleitungen 81 können jeweils eine Barrierenschicht und eine Elektrodenschicht enthalten. Die Barrierenschicht kann eine Sperrisolierschicht und eine Diffusionsbarrierenschicht enthalten. Zum Beispiel kann die Sperrisolierschicht einen Isolator mit einer relativ hohen Arbeitsfunktion enthalten, wie Aluminiumoxid (Al2O3). Die Diffusionsbarrierenschicht kann eine leitfähige Metallverbindung enthalten, wie Titannitrid (TiN). Die Elektrodenschicht kann ein Metall enthalten, wie Wolfram (W).
  • Die Barrierenschicht und die Elektrodenschicht werden mit Bezug auf andere Zeichnungen erneut beschrieben.
  • Die String-Auswahlleitungs-Gate-Elektrode 50 kann auf dem Zellenstapel CS angeordnet sein. Die String-Auswahlleitungs-Gate-Elektrode 50 kann eine untere String-Auswahlleitungs-Gate-Elektrode 51 und eine obere String-Auswahlleitungs-Gate-Elektrode 52 enthalten. Seitenwände der unteren String-Auswahlleitungs-Gate-Elektrode 51 und Seitenwände der oberen String-Auswahlleitungs-Gate-Elektrode 52 können vertikal fluchten. In dieser Spezifikation kann das Wort „Seitenwände“ „eine Seitenwand“ bedeuten und umgekehrt. Das String-Auswahlleitungs-Trennmuster SSP kann Seitenwände der unteren String-Auswahlleitungs-Gate-Elektrode 51 und Seitenwände der oberen String-Auswahlleitungs-Gate-Elektrode 52 berühren. Die untere String-Auswahlleitungs-Gate-Elektrode 51 kann N-dotiertes polykristallines Silizium enthalten, das Phosphor (P) und/oder Arsen (As) beinhaltet. Die obere String-Auswahlleitungs-Gate-Elektrode 52 kann ein Metallsilizid enthalten. Zum Beispiel kann die obere String-Auswahlleitungs-Gate-Elektrode 52 ein oberer Abschnitt der String-Auswahlleitungs-Gate-Elektrode 50 sein und die untere String-Auswahlleitungs-Gate-Elektrode 51 kann ein unterer Abschnitt der String-Auswahlleitungs-Gate-Elektrode 50 sein. Die obere String-Auswahlleitungs-Gate-Elektrode 52 kann mindestens eines von zum Beispiel Nickelsilizid (NiSi), Titansilizid (TiSi), Kobaltsilizid (CoSi), Wolframsilizid (WSi) oder ein anders Metallsilizidmaterial enthalten. Da die obere String-Auswahlleitungs-Gate-Elektrode 51, die ein Metallsilizid aufweist, auf einer oberen Oberfläche der unteren String-Auswahlleitungs-Gate-Elektrode 51, die N-dotiertes polykristallines Silizium (p-Si) enthält, ausgebildet ist, unabhängig von einem Abstand, mit welchem jene von einer weiteren benachbarten String-Auswahlleitungs-Gate-Elektrode 50 beabstandet sind, kann eine Metallsilizidelektrode von ausreichender Dicke ausgebildet werden. Zum Beispiel kann eine dicke Metallsilizidelektrode in einem oberen Abschnitt von jeweils zwei benachbarten String-Auswahlleitungs-Gate-Elektroden 50 mit einem kleinen Trennabstand dazwischen ausgebildet sein. Somit kann der elektrische Widerstand der String-Auswahlleitungs-Gate-Elektrode 50 aufgrund der Ausbildung des Metallsilizids, das leitfähiger ist als das N-dotierte polykristalline Silizium (p-Si), gesenkt werden. Die obere Oberfläche der oberen String-Auswahlleitungs-Gate-Elektrode 52 kann einen hervorstehenden Abschnitt und einen vertieften Abschnitt enthalten. Zum Beispiel kann ein zu der oberen vertikalen Kanalstruktur VC2 benachbarter Abschnitt hervorstehen und ein von der oberen vertikalen Kanalstruktur VC2 beabstandeter Abschnitt kann vertieft sein. In einer Draufsicht kann der hervorstehende Abschnitt der oberen String-Auswahlleitungs-Gate-Elektrode 52 eine Scheibenform aufweisen, welche die obere vertikale Kanalstruktur VC2 umgibt.
  • Die untere Pufferisolierschicht 48, die zwischen dem Zellenstapel CS und der String-Auswahlleitungs-Gate-Elektrode 50 angeordnet ist, kann Siliziumoxid (SiO2) enthalten.
  • Das String-Auswahlleitungs-Trennmuster SSP kann zwischen den String-Auswahlleitungs-Gate-Elektroden 50 angeordnet sein, um die String-Auswahlleitungs-Gate-Elektroden 50 physikalisch und materiell zu trennen. Ferner bezugnehmend auf 1 kann sich das String-Auswahlleitungs-Trennmuster SSP in einer Wellenform oder einer Zickzackform in die Spaltenrichtung erstrecken. Dementsprechend kann das String-Auswahlleitungs-Trennmuster SSP eine Form eines Damms oder eine Form einer Wand aufweisen. Das String-Auswahlleitungs-Trennmuster SSP kann Siliziumoxid (SiO2) enthalten. In einem Ausführungsbeispiel der vorliegenden Offenbarung kann das String-Auswahlleitungs-Trennmuster SSP ein Material enthalten, das jenem der unteren Pufferisolierschicht 48 gleich ist.
  • Die untere vertikale Kanalstruktur VC1 kann eine Säulenform aufweisen, die den Zellenstapel CS (zum Beispiel die Mold-Schichten 31 und die Wortleitungen 81) vertikal durchdringt, um mit der gemeinsamen Source-Schicht 25 verbunden zu sein, und kann eine Speicherschicht 41, eine untere Kanalschicht 45 und ein unteres Lückenfüllmuster 47 enthalten. Die untere Kanalschicht 45 kann das untere Lückenfüllmuster 47 umgeben und die Speicherschicht 41 kann die untere Kanalschicht 45 umgeben. Zum Beispiel kann die untere vertikale Kanalstruktur VC1 die Speicherschicht 41, die auf Innenwänden des unteren vertikalen Kanallochs, das die Mold-Schichten 31 und die Wortleitungen 81 durchdringt, konform ausgebildet ist, um die gemeinsame Source-Schicht 25 freizulegen, die untere Kanalschicht 45, die auf Innenwänden der Speicherschicht 41 konform ausgebildet ist, und das untere Lückenfüllmuster 47, das auf Innenwänden der unteren Kanalschicht 45 ausgebildet ist, um das untere vertikale Kanalloch zu füllen, enthalten. Die Speicherschicht 41 wird mit Bezug auf andere Zeichnungen detaillierter beschrieben werden.
  • Die untere Kanalschicht 45 kann undotiertes polykristallines Silizium (p-Si) enthalten. Das Bodenende der unteren vertikalen Kanalstruktur VC1 kann in die gemeinsame Source-Schicht 25 hervorstehen. Zum Beispiel können sich die Speicherschicht 41, die untere Kanalschicht 45 und das untere Lückenfüllmuster 47 in die gemeinsame Source-Schicht 25 erstrecken und die untere Kanalschicht 45 kann mit der gemeinsamen Source-Schicht 25 verbunden sein. Ein oberer Abschnitt des unteren Lückenfüllmusters 47 kann auf einer Ebene positioniert sein, die niedriger ist als jene eines oberen Abschnitts der Speicherschicht 41.
  • Die obere vertikale Kanalstruktur VC2 kann die String-Auswahlleitungs-Gate-Elektrode 50 und die untere Pufferisolierschicht 48 vertikalen durchdringen, um mit einem oberen Abschnitt der unteren vertikalen Kanalstruktur VC 1 verbunden zu sein, und kann eine isolierende Auskleidung 61, eine obere Kanalschicht 65 und ein oberes Lückenfüllmuster 67 enthalten. Die obere Kanalschicht 65 kann Seitenwände des oberen Lückenfüllmusters 67 umgeben und die isolierende Auskleidung 61 kann Seitenwände der oberen Kanalschicht 65 umgeben. Die obere vertikale Kanalstruktur VC2 kann einen unteren Abschnitt mit einer ersten Breite und einen oberen Abschnitt mit einer zweiten Breite enthalten, wobei die erste Breite größer ist als die zweite Breite.
  • Die isolierende Auskleidung 61 kann zwischen der oberen Kanalschicht 65 und der String-Auswahlleitungs-Gate-Elektrode 50 angeordnet sein, um die Seitenwände der oberen Kanalschicht 65 zu umgeben. Die isolierende Auskleidung 61 kann Siliziumoxid (SiO2) oder eine dielektrische Schicht mit hohem k-Wert, wie Hafniumoxid (HfΌ2), enthalten. Zum Beispiel kann die String-Auswahlleitungs-Gate-Elektrode 50 eine String-Auswahlleitung SSL sein (siehe 1) und die isolierende Auskleidung 61 kann eine Gate-Isolierschicht der String-Auswahlleitungs-Gate-Elektrode 50 sein.
  • Die obere Kanalschicht 65 kann eine erste obere Kanalschicht 65a, die sich vertikal zwischen den String-Auswahlleitungs-Gate-Elektroden 50 erstreckt, eine zweite obere Kanalschicht 65b, die auf Innenwänden der Speicherschicht 41 des oberen Abschnitts der unteren vertikalen Kanalstruktur VC1 konform vertikal ausgebildet ist, und eine dritte obere Kanalschicht 65c, die auf einer oberen Oberfläche des unteren Lückenfüllmusters 47 der unteren vertikalen Kanalstruktur VC1 konform horizontal ausgebildet ist, enthalten. Zum Beispiel können sich die erste obere Kanalschicht 65a und die zweite obere Kanalschicht 65b vertikal erstrecken und die dritte obere Kanalschicht 65c kann sich horizontal erstrecken. Die untere Kanalschicht 45 und die zweite obere Kanalschicht 65b können vertikal fluchten. Zum Beispiel kann die isolierende Auskleidung 61 Seitenwände der ersten oberen Kanalschicht 65a derart umgeben, dass die isolierende Auskleidung 61 und die erste obere Kanalschicht 65a einander direkt berühren können. Die Speicherschicht 41 kann Seitenwände der zweiten oberen Kanalschicht 65 derart umgeben, dass die Speicherschicht 41 und die zweite obere Kanalschicht 65b einander direkt berühren können. Die dritte obere Kanalschicht 65c kann zwischen dem unteren Lückenfüllmuster 47 und dem oberen Lückenfüllmuster 67 derart angeordnet sein, dass die dritte obere Kanalschicht 65c und das untere Lückenfüllmuster 47 einander direkt berühren können. Somit können das untere Lückenfüllmuster 47 und das obere Lückenfüllmuster 67 durch die dritte obere Kanalschicht 65c getrennt sein. In einem Ausführungsbeispiel der vorliegenden Offenbarung kann der obere Abschnitt der oberen Kanalschicht 65 (z.B. der obere Abschnitt der ersten oberen Kanalschicht 65a) N-Typ-Verunreinigungen, zum Beispiel N-dotiertes polykristallines Silizium (p-Si), enthalten. Der untere Abschnitt der ersten oberen Kanalschicht 65a, der zweiten oberen Kanalschicht 65b und der dritten oberen Kanalschicht 65c kann undotiertes polykristallines Silizium (p-Si) enthalten.
  • Die Speicherschicht 41 kann eine Außenwand der unteren Kanalschicht 45 und eine Außenwand der zweiten oberen Kanalschicht 65b umgeben. Die zweite obere Kanalschicht 65b kann sich horizontal auf eine untere Oberfläche der unteren Pufferisolierschicht 48 erstrecken, um mit der ersten oberen Kanalschicht 65a verbunden zu sein. Zum Beispiel kann sich die zweite obere Kanalschicht 65b vertikal auf den Innenwänden der Speicherschicht 41 des oberen Abschnitts der unteren vertikalen Kanalstruktur VC1 erstrecken und kann sich auf einer Deckfläche des unteren Lückenfüllmusters 47 der unteren vertikalen Kanalstruktur VC1 krümmen und erstrecken. Die zweite obere Kanalschicht 65b und/oder die dritte obere Kanalschicht 65c kann/können mit der unteren Kanalschicht 45 verbunden sein. Zum Beispiel kann die obere Kanalschicht 65 eine Karaffenform oder eine Flaschenform aufweisen. Das obere Lückenfüllmuster 67 kann von der oberen Kanalschicht 65 umgeben sein. Das obere Lückenfüllmuster 67 kann einen unteren Abschnitt mit einer relativ großen Breite (oder einem Durchmesser) und einer kleinen Höhe und einen oberen Abschnitt mit einer relativ schmalen Breite (oder einem Durchmesser) und einer großen Höhe enthalten. Zum Beispiel kann der obere Abschnitt des oberen Lückenfüllmusters 67 von der ersten oberen Kanalschicht 65a umgeben sein und der untere Abschnitt des oberen Lückenfüllmusters 67 kann von der zweiten oberen Kanalschicht 65b umgeben sein. Der obere Abschnitt des oberen Lückenfüllmusters 67 kann eine dritte Breite aufweisen, die schmaler ist als eine vierte Breite des unteren Abschnitts des oberen Lückenfüllmusters 67. Zum Beispiel kann der untere Abschnitt des oberen Lückenfüllmusters 67 eine horizontale Breite (oder einen Durchmesser) aufweisen, die jener des unteren Lückenfüllmusters 47 ähnlich ist.
  • Das Pad-Muster 70 kann auf der oberen vertikalen Kanalstruktur VC2 angeordnet sein. Zum Beispiel kann das Pad-Muster 70 zwischen der oberen vertikalen Kanalstruktur VC2 und der Bitleitung BL angeordnet sein. Das Pad-Muster 70 kann ein unteres Pad-Muster 71 und ein oberes Pad-Muster 72 enthalten. Außenoberflächen des unteren Pad-Musters 71, Außenoberflächen des oberen Pad-Musters 72 und Außenoberflächen der ersten oberen Kanalschicht 65a können vertikal fluchten. Zum Beispiel können die Außenoberflächen des unteren Pad-Musters 71, die Außenoberflächen des oberen Pad-Musters 72 und die Außenoberflächen der ersten oberen Kanalschicht 65a vertikal koplanar sein. Das untere Pad-Muster 71 kann N-dotiertes polykristallines Silizium (p-Si) enthalten und das obere Pad-Muster 72 kann Metallsilizid enthalten. Das untere Pad-Muster 71 und die obere Kanalschicht 65 können dasselbe Material enthalten, zum Beispiel N-dotiertes polykristallines Silizium (p-Si). In einem Ausführungsbeispiel der vorliegenden Offenbarung kann das obere Pad-Muster 72 ein silizierter oberer Abschnitt des unteren Pad-Musters 71 sein. Zum Beispiel kann Metallsilizid des oberen Pad-Musters 72 durch Infiltration eines Metalls in einen oberen Abschnitt eines zu beschreibenden vorläufigen Pad-Musters, das N-dotiertes polykristallines Silizium (p-Si) enthält, ausgebildet werden.
  • Die Bitleitung BL kann ein Metall, wie Wolfram (W), enthalten. Bezugnehmend auf 1 kann sich die Bitleitung BL horizontal in die Reihenrichtung erstrecken. Der Durchkontaktierungsstopfen 88 kann zwischen der Bitleitung BL und der oberen vertikalen Kanalstruktur VC2 angeordnet sein. Der Durchkontaktierungsstopfen 88 kann ein Metall, wie Wolfram (W), enthalten. Der Durchkontaktierungsstopfen 88 kann das obere Pad-Muster 72 direkt berühren und kann eine Säulenform aufweisen.
  • Der Pad-Abstandshalter 75 kann auf einem hervorstehenden Abschnitt der oberen String-Auswahlleitungs-Gate-Elektrode 52 angeordnet sein, um Seitenwände des oberen Abschnitts der oberen vertikalen Kanalstruktur VC2 zu umgeben. Der Pad-Abstandshalter 75 kann außerdem Seitenwände des Pad-Musters 70 und Seitenwände des Durchkontaktierungsstopfens 88 umgeben. In einer Draufsicht kann der Pad-Abstandshalter 75 eine Scheibenform aufweisen.
  • Die obere Isolierschicht 80 kann die String-Auswahlleitungs-Gate-Elektrode 50 und der Pad-Abstandshalter 75 bedecken und kann Seitenwände des Durchkontaktierungsstopfens 88 umgeben. Die obere Isolierschicht 80 kann ein Material enthalten, das jenem des String-Auswahlleitungs-Trennmusters SSP gleich ist. Somit wird eine Grenzfläche zwischen der oberen Isolierschicht 80 und dem String-Auswahlleitungs-Trennmuster SSP weggelassen. Zum Beispiel existiert in diesem Fall keine Grenzfläche zwischen der oberen Isolierschicht 80 und dem String-Auswahlleitungs-Trennmuster SSP.
  • Die Grenzfläche zwischen der oberen Isolierschicht 80 und dem String-Auswahlleitungs-Trennmuster SSP wird mit Bezug auf andere Zeichnungen beschrieben.
  • Die obere Isolierschicht 80 kann ein Material enthalten, das jenem des Pad-Abstandshalters 75 gleich ist. Somit ist die Grenzfläche zwischen der oberen Isolierschicht 80 und dem Pad-Abstandshalter 75 durch eine gestrichelte Linie angegeben. Zum Beispiel existiert in diesem Fall keine reale Grenzfläche zwischen der oberen Isolierschicht 80 und dem Pad-Abstandshalter 75.
  • Die Wortleitungs-Trennisolierschicht 83 kann auf der Seitenwand des Wortleitungs-Trenngrabens, der den Zellenstapel CS vertikal durchdringt, konform ausgebildet sein, um die gemeinsame Source-Schicht 25 freizulegen. Der Wortleitungs-Trenngraben wird mit Bezug auf andere Zeichnungen beschrieben werden.
  • Die Wortleitungs-Trennisolierschicht 83 kann ein Isoliermaterial enthalten, wie zum Beispiel Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumoxynitrid (SiON), Aluminiumoxid (Al2O3) oder ein anderes Isoliermaterial. Bezugnehmend auf 1 kann die Wortleitungs-Trennisolierschicht 83 eine Dammform oder Wandform aufweisen, die sich in der Spaltenrichtung entlang einer Grenzlinie der Wortleitungs-Trennstruktur WS erstreckt.
  • Der gemeinsame Source-Stopfen 85 kann einen Leiter enthalten, welcher von der Wortleitungs-Trennisolierschicht 83 umgeben ist. Zum Beispiel kann der gemeinsame Source-Stopfen 85 ein Metall mit niedrigem Widerstand, wie zum Beispiel Wolfram (W), Titan (Ti), Tantal (Ta), Platin (Pt) oder ein anderes Metall, enthalten. Ferner bezugnehmend auf 1 kann der gemeinsame Source-Stopfen 85 die Form eines Damms oder die Form einer Wand aufweisen, die das Innere der Wortleitungs-Trennstruktur WS füllt und sich in die Spaltenrichtung erstreckt. Der gemeinsame Source-Stopfen 85 kann mit der gemeinsamen Source-Schicht 25 elektrisch verbunden sein. In einem Ausführungsbeispiel der vorliegenden Offenbarung kann sich der gemeinsame Source-Stopfen 85 in die Spaltenrichtung erstrecken, um benachbarte Wortleitungen 81 zu trennen, allerdings kann der gemeinsame Source-Stopfen 85 von den Wortleitungen 81 elektrisch isoliert werden, da Seitenwände des gemeinsamen Source-Stopfens 85 von der Wortleitungs-Trennisolierschicht 83 bedeckt sein können.
  • Da die oberen Abschnitte der String-Auswahlleitungs-Gate-Elektrode 50 und das Pad-Muster 70 aus Metallsilizid ausgebildet werden, um einen niedrigeren Widerstand als jenen von polykristallinem Silizium (p-Si) aufzuweisen und um eine elektrische Brückenbildung zwischen benachbarten Komponenten zu verhindern, kann die oben mit Bezug auf 2A beschriebene dreidimensionale Speichervorrichtung 100A eine hohe Leistungsfähigkeit bereitstellen und eine Zuverlässigkeit aufrechterhalten.
  • Bezugnehmend auf 2B enthält eine dreidimensionale Speichervorrichtung 100B nach einem Ausführungsbeispiel der vorliegenden Offenbarung womöglich nicht die Abdeckisolierschicht 87 und den Durchkontaktierungsstopfen 88, im Vergleich zu der in 2A gezeigten dreidimensionalen Speichervorrichtung 100A. Zum Beispiel können die Abdeckisolierschicht 87 und der Durchkontaktierungsstopfen 88 in der dreidimensionalen Speichervorrichtung 100B weggelassen sein. Das obere Pad-Muster 72 des Pad-Musters 70 kann die Bitleitung BL direkt berühren. Der gemeinsame Source-Stopfen 85 kann niedriger vertieft sein als das obere Pad-Muster 72 des Pad-Musters 70. Zum Beispiel kann die Deckfläche des gemeinsamen Source-Stopfens 85 auf einer Ebene positioniert sein, die niedriger ist als eine Ebene der Bodenoberfläche des oberen Pad-Musters 72. Anders als die in 2A gezeigte dreidimensionale Speichervorrichtung 100A, kann die dreidimensionale Speichervorrichtung 100B zum Beispiel ferner eine Stopfenisolierschicht 86 enthalten, die zwischen dem gemeinsamen Source-Stopfen 85 und der Bitleitung BL angeordnet ist. Weitere, nicht beschriebene Elemente können mit Bezug auf 2A verstanden werden.
  • Bezugnehmend auf 2C kann eine dreidimensionale Speichervorrichtung 100C nach einem Ausführungsbeispiel der vorliegenden Offenbarung eine obere String-Auswahlleitungs-Gate-Elektrode 52 mit einer flachen oberen Oberfläche aufweisen, im Vergleich zu den in 2A und 2B gezeigten dreidimensionalen Speichervorrichtungen 100A und 100B. Zum Beispiel kann die obere Oberfläche der oberen String-Auswahlleitungs-Gate-Elektrode 52 der String-Auswahlleitungs-Gate-Elektrode 50 flach sein, ohne dabei vertieft zu sein. Weitere, nicht beschriebene Elemente können mit Bezug auf 2A und 2B verstanden werden.
  • Bezugnehmend auf 2D kann eine dreidimensionale Speichervorrichtung 100D nach einer Ausführungsform der vorliegenden Offenbarung ferner eine Stopfenisolierschicht 86 enthalten, im Vergleich zu der in 2C gezeigten dreidimensionalen Speichervorrichtung 100C. Die Stopfenisolierschicht 86 kann zwischen dem gemeinsamen Source-Stopfen 85 und der Bitleitung BL angeordnet sein. Die dreidimensionale Speichervorrichtung 100D enthält womöglich nicht die Abdeckisolierschicht 87 und den Durchkontaktierungsstopfen 88, im Vergleich zu der in 2C gezeigten dreidimensionalen Speichervorrichtung 100C. Das obere Pad-Muster 72 des Pad-Musters 70 kann die Bitleitung BL direkt berühren. Die Stopfenisolierschicht 86 kann sich mit Bezug auf 1 in die Spaltenrichtung erstrecken. Weitere, nicht beschriebene Elemente können mit Bezug auf 2A-2C verstanden werden.
  • Bezugnehmend auf 2E und 2F können dreidimensionale Speichervorrichtungen 100E und 100F je nach einem Ausführungsbeispiel der vorliegenden Offenbarung eine untere Pufferisolierschicht 48 und eine obere Pufferisolierschicht 49, die zwischen der unteren vertikalen Kanalstruktur VC1 und der String-Auswahlleitungs-Gate-Elektrode 50 positioniert ist, enthalten, im Vergleich zu den jeweils in 2A bis 2D gezeigten dreidimensionalen Speichervorrichtung 100A-100D. Deckflächen der Wortleitungs-Trennisolierschicht 83 und des gemeinsamen Source-Stopfens 85 und die Deckfläche der unteren Pufferisolierschicht 48 können koplanar sein. In 2F weist die dreidimensionale Speichervorrichtung 100F womöglich nicht den Durchkontaktierungsstopfen 88 auf, im Vergleich zu der in 2E gezeigten dreidimensionalen Speichervorrichtung 100E. Weitere, nicht beschriebene Elemente können mit Bezug auf 2A-2D verstanden werden.
  • Bezugnehmend auf 2G bis 21 enthalten dreidimensionale Speichervorrichtungen 100G-100I je nach einem Ausführungsbeispiel der vorliegenden Offenbarung womöglich nicht die Logikschaltungsschicht 11, im Vergleich zu den in 2A bis 2F gezeigten dreidimensionalen Speichervorrichtung 100A-100F. Ferner kann die gemeinsame Source-Schicht 25 direkt auf dem Substrat 10 ausgebildet sein. Zum Beispiel kann die gemeinsame Source-Schicht 25 zwischen dem Substrat 10 und dem Zellenstapel CS angeordnet sein, wobei die Logikschaltungsschicht 11 zwischen der gemeinsamen Source-Schicht 25 und dem Substrat 10 eingesetzt ist, wie in 2A-2F gezeigt, oder ohne dass die Logikschaltungsschicht 11 zwischen der gemeinsamen Source-Schicht 25 und dem Substrat 10 eingesetzt ist, wie in 2G-2I gezeigt. Die untere Kanalschicht 45 der unteren vertikalen Kanalstruktur VC1 und die gemeinsame Source-Schicht 25 können direkt verbunden sein. Eine Bodenspeicherschicht 41x und eine untere Bodenkanalschicht 45x können auf einem Boden der unteren vertikalen Kanalstruktur VC1 teilweise angeordnet sein. Die Bodenspeicherschicht 41x und die untere Bodenkanalschicht 45x können in das Substrat 10 hervorstehen. Die Speicherschicht 41 und die Bodenspeicherschicht 41x der unteren vertikalen Kanalstruktur VC1 können durch die gemeinsame Source-Schicht 25 getrennt sein. Zum Beispiel kann die untere vertikale Kanalstruktur VC1 einen hervorstehenden Abschnitt, der in das Substrat 10 hervorsteht, enthalten, wobei die Bodenspeicherschicht 41x an dem hervorstehenden Abschnitt angeordnet ist. Der hervorstehende Abschnitt der unteren vertikalen Kanalstruktur VC1 kann ein vertiefter Abschnitt des Substrats 10 sein. Bezugnehmend auf 2G kann die Bitleitung BL direkt auf dem oberen Pad-Muster 72 ausgebildet sein. Bezugnehmend auf 2H kann der Durchkontaktierungsstopfen 88 zwischen dem oberen Pad-Muster 72 und der Bitleitung BL ausgebildet sein. Bezugnehmend auf 21 kann die obere String-Auswahlleitungs-Gate-Elektrode 52 eine flache Deckfläche aufweisen. In einem Ausführungsbeispiel der vorliegenden Offenbarung kann der Durchkontaktierungsstopfen 88 aus 21 weggelassen sein. Weitere, nicht beschriebene Elemente können mit Bezug auf 2A-2F verstanden werden.
  • Ähnlich wie die oben beschriebene dreidimensionale Speichervorrichtung 100A, da die oberen Abschnitte der String-Auswahlleitungs-Gate-Elektrode 50 und des Pad-Musters 70 aus Metallsilizid ausgebildet werden, um einen niedrigeren Widerstand als jenen von polykristallinem Silizium (p-Si) aufzuweisen und um eine elektrische Brückenbildung zwischen benachbarten Komponenten zu verhindern, können die oben beschriebenen dreidimensionalen Speichervorrichtungen 100B-100I eine hohe Leistungsfähigkeit bereitstellen und eine Zuverlässigkeit aufrechterhalten.
  • 3 bis 25 sind Diagramme, die ein Verfahren zur Herstellung einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung darstellen. 6 bis 21 sind vergrößerte Ansichten von Bereich A aus 5.
  • Bezugnehmend auf 3 kann ein Verfahren zur Herstellung einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung das Ausbilden einer Logikschaltungsschicht 11 auf einem Substrat, das Ausbilden einer gemeinsamen Source-Schicht 25 auf der Logikschaltungsschicht 11 und das Ausbilden eines Mold-Stapels MS auf der gemeinsamen Source-Schicht 25 enthalten.
  • Das Substrat 10 kann einen Silizium(Si)-Wafer enthalten. In einem Ausführungsbeispiel der vorliegenden Offenbarung kann das Substrat 10 zum Beispiel eine Epitaxieschicht, eine Silizium-auf-Isolator(SOI)-Schicht oder eine andere Halbleitermaterialschicht enthalten.
  • Das Ausbilden der Logikschaltungsschicht 11 kann das Ausbilden eines Transistors 12 und einer Metallverbindung 17 auf dem Substrat 10 und das Ausbilden einer unteren Isolierschicht 20, die den Transistor 12 und die Metallverbindung 17 bedeckt, enthalten. Die untere Isolierschicht 20 kann mindestens eines von Siliziumoxid (SiO2), Siliziumnitrid (Si3N4) oder eine Kombination daraus enthalten.
  • Das Ausbilden der gemeinsamen Source-Schicht 25 kann das Durchführen eines Abscheidungsprozesses zur Ausbildung von N-dotiertem polykristallinem Silizium (p-Si), das N-Typ-Verunreinigungen, wie zum Beispiel Phosphor (P) oder Arsen (As) beinhaltet, enthalten.
  • Das Ausbilden des Mold-Stapels MS kann das wechselweise Stapeln einer Mehrzahl an Mold-Schichten 31 und einer Mehrzahl an Opferschichten 32 durch Durchführen von Abscheidungsprozessen enthalten. Die Mold-Schichten 31 können einen Isolator, wie Siliziumoxid (SiO2), enthalten. Die Opferschichten 32 können ein Material mit einer Ätzselektivität in Bezug auf jene der gemeinsamen Source-Schicht 25 und der Mold-Schichten 31 enthalten. Zum Beispiel können die Opferschichten 32 eines von zum Beispiel Siliziumnitrid (Si3N4), Siliziumoxynitrid (SiON), Siliziumcarbid (SiC), Siliziumgermanium (SiGe) oder anderen Isolatoren enthalten.
  • Bezugnehmend auf 4 kann das Verfahren das Ausbilden einer unteren vertikalen Kanalstruktur VC1 enthalten, die den Mold-Stapel MS vertikal durchdringt, um mit der gemeinsamen Source-Schicht 25 verbunden zu sein. Das Ausbilden der unteren vertikalen Kanalstruktur VC1 kann das Ausbilden eines unteren vertikalen Kanallochs, das den Mold-Stapel MS vertikal durchdringt, um die gemeinsame Source-Schicht 25 freizulegen, und das Ausbilden einer Speicherschicht 41, einer unteren Kanalschicht 45 und eines unteren Lückenfüllmusters 47 im unteren vertikalen Kanalloch enthalten.
  • Das Ausbilden der Speicherschicht 41 kann das konforme Ausbilden einer Speichermaterialschicht auf einer Innenoberfläche und einer Bodenoberfläche des unteren vertikalen Kanallochs auf eine vorbestimmte Dicke und das Durchführen eines Rückätzprozesses zum teilweisen Entfernen der Speichermaterialschicht auf einer Bodenoberfläche des unteren vertikalen Kanallochs enthalten. Die Speicherschicht 41 kann auf der Bodenoberfläche und Seitenwänden des unteren vertikalen Kanallochs derart ausgebildet sein, dass sie eine Form aufweist, deren mittlere untere Oberfläche geöffnet ist. Zum Beispiel kann der mittlere Abschnitt der Speicherschicht 41 auf der Bodenoberfläche des unteren vertikalen Kanallochs entfernt werden.
  • Das Ausbilden der unteren Kanalschicht 45 kann das konforme Ausbilden einer Kanalmaterialschicht auf einer Innenoberfläche der Speicherschicht 41 auf eine vorbestimmte Dicke, um das untere vertikale Kanalloch nicht vollständig zu füllen, und das Durchführen eines Rückätzprozesses zum teilweisen Entfernen der Kanalmaterialschicht auf der Bodenoberfläche des unteren vertikalen Kanallochs enthalten. Die untere Kanalschicht 45 kann ein intrinsisches Halbleitermaterial enthalten. Zum Beispiel kann die untere Kanalschicht 45 undotiertes polykristallines Silizium (p-Si) enthalten. Die untere Kanalschicht 45 kann die gemeinsame Source-Schicht 25 direkt berühren.
  • Das Ausbilden des unteren Lückenfüllmusters 47 kann das Ausbilden eines unteren Lückenfüllisolators auf der Innenoberfläche der unteren Kanalschicht 45 zum ausreichenden Füllen eines verbleibenden Abschnitts des unteren vertikalen Kanallochs und das Durchführen eines Planarisierungsprozesses, wie chemisch-mechanisches Polieren (CMP), enthalten. Zum Beispiel kann das untere Lückenfüllmuster 47 Siliziumoxid (SiO2) enthalten. Die obere Oberfläche des Mold-Stapels MS und die obere Oberfläche der unteren vertikalen Kanalstruktur VC1 können koplanar sein.
  • Bezugnehmend auf 5 kann das Verfahren das Ausbilden einer unteren Pufferisolierschicht 48 auf dem Mold-Stapel MS und der unteren vertikalen Kanalstruktur VC1 und das Ausbilden einer vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p auf der unteren Pufferisolierschicht 48 enthalten. Das Ausbilden der unteren Pufferisolierschicht 48 kann das vollständige Ausbilden einer Siliziumoxid(SiO2)-Schicht zum vollständigen Bedecken des Mold-Stapels MS und der unteren vertikalen Kanalstruktur VC1 durch Durchführen eines Abscheidungsprozesses enthalten. Das Ausbilden der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p kann das Ausbilden einer String-Auswahlleitungs-Gate-Materialschicht auf der unteren Pufferisolierschicht 48 und das Ausbilden eines String-Auswahlleitungs-Trenngrabens SST zum Trennen einer String-Auswahlleitungs-Gate-Materialschicht enthalten. Der String-Auswahlleitungs-Trenngraben SST kann zwischen den unteren vertikalen Kanalstrukturen VC1 derart angeordnet sein, dass er in einer Draufsicht mit Bezug auf 1 eine Wellenform oder eine Zickzackform aufweist.
  • Bezugnehmend auf 6 kann das Verfahren das Ausbilden einer Opferpufferisolierschicht 55 auf der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p und das Ausbilden eines Maskenmusters 56 auf der Opferpufferisolierschicht 55 enthalten. Die Opferpufferisolierschicht 55 kann Siliziumoxid (SiO2) enthalten und das Maskenmuster 56 kann Siliziumnitrid (Si3N4) enthalten, um eine Ätzselektivität in Bezug auf Siliziumoxid (SiO2) der Opferpufferisolierschicht 55 aufzuweisen. Die in dem String-Auswahlleitungs-Trenngraben SST gefüllte Opferpufferisolierschicht 55 kann als ein String-Auswahlleitungs-Trennmuster SSP ausgebildet sein.
  • Die Speicherschicht 41 kann eine Sperrbarrierenschicht 42, eine Ladungseinfangschicht 43 und eine Tunnelisolierschicht 44 enthalten. Zum Beispiel können die Sperrbarrierenschicht 42 und die Tunnelisolierschicht 44 Siliziumoxid (SiO2) enthalten und die Ladungseinfangschicht 43 kann Siliziumnitrid (Si3N4) oder ein hochdielektrisches Metalloxid enthalten. Zum Beispiel können die Sperrbarrierenschicht 42, die Ladungseinfangschicht 43 und die Tunnelisolierschicht 44 sequenziell auf der Innenseitenoberfläche des unteren vertikalen Kanallochs und auf einem Abschnitt der Bodenoberfläche des unteren vertikalen Kanallochs im vertieften Abschnitt der gemeinsamen Source-Schicht 25 ausgebildet sein.
  • Bezugnehmend auf 7 kann das Verfahren das Ausbilden eines oberen vertikalen Kanallochs H, das mit der unteren vertikalen Kanalstruktur VC1 vertikal fluchtet, enthalten. Zum Beispiel können das obere vertikale Kanalloch H und die untere vertikale Kanalstruktur VC1 überlappen und konzentrisch angeordnet sein. Ein unteres Ende des oberen vertikalen Kanallochs H kann einen oberen Abschnitt des unteren Lückenfüllmusters 47 teilweise vertiefen und kann das untere Lückenfüllmuster 47 der unteren vertikalen Kanalstruktur VC1 dementsprechend freilegen.
  • Bezugnehmend auf 8 kann das Verfahren das Ausbilden einer isolierenden Auskleidung 61 und einer Opferauskleidung 62 auf einer Innenoberfläche des oberen vertikalen Kanallochs H enthalten. Die isolierende Auskleidung 61 und die Opferauskleidung 62 können konform ausgebildet sein, um Dicken aufzuweisen, die das obere vertikale Kanalloch H durch Durchführen eines Abscheidungsprozesses nicht vollständig füllen. Ein Rückätzprozess kann durchgeführt werden, um die isolierende Auskleidung 61 und die Opferauskleidung 62 auf der Bodenoberfläche des oberen vertikalen Kanallochs H teilweise zu entfernen. Die isolierende Auskleidung 61 und die Opferauskleidung 62 können eine Zylinderform oder eine Trinkhalmform aufweisen. Zum Beispiel kann das obere vertikale Kanalloch H in einer Draufsicht eine Kreisform aufweisen und die isolierende Auskleidung 61 und die Opferauskleidung 62 können jeweils eine Scheibenform aufweisen. Die isolierende Auskleidung 61 kann Siliziumoxid (SiO2) enthalten und die Opferauskleidung 62 kann polykristallines Silizium (p-Si) enthalten. Somit kann die Opferauskleidung 62 eine Ätzselektivität in Bezug auf die isolierende Auskleidung 61 enthalten. Die isolierende Auskleidung 61 und die Opferauskleidung 62 können sich in die untere vertikale Kanalstruktur VC1 entlang Seitenwänden des oberen vertikalen Kanallochs H erstrecken. Das Bodenende der Opferauskleidung 62 berührt womöglich nicht das untere Lückenfüllmuster 47. Die isolierende Auskleidung 61, die Opferpufferisolierschicht 55, die untere Pufferisolierschicht 48 und das untere Lückenfüllmuster 47 können dasselbe Material enthalten. Zum Beispiel können eine Grenzfläche zwischen der isolierenden Auskleidung 61 und der Opferpufferisolierschicht 55, eine Grenzfläche zwischen der isolierenden Auskleidung 61 und der unteren Pufferisolierschicht 48 und eine Grenzfläche zwischen der isolierenden Auskleidung 61 und dem unteren Lückenfüllmuster 47 verschwinden. Zum Beispiel kann in diesem Fall keine klare Grenzfläche zwischen jeglichen benachbarten zwei, die einander berühren, unter der isolierenden Auskleidung 61, der Opferpufferisolierschicht 55, der unteren Pufferisolierschicht 48 und dem unteren Lückenfüllmuster 47 festgestellt werden.
  • Bezugnehmend auf 9 kann das Verfahren das Durchführen eines Nassätzprozesses zum Vertiefen eines oberen Abschnitts der isolierenden Auskleidung 61 und zum Entfernen eines oberen Abschnitts des unteren Lückenfüllmusters 47 der unteren vertikalen Kanalstruktur VC1 enthalten. Die isolierende Auskleidung 61 und das untere Lückenfüllmuster 47 können aus demselben Material ausgebildet sein und können somit durch denselben Nassätzprozess entfernt werden. Während des Prozesses kann ein unterer Abschnitt der isolierenden Auskleidung 61 ebenfalls entfernt werden. Somit kann eine ringförmige Vertiefung Ra, die einen oberen Abschnitt der Opferauskleidung 62 umgibt, zwischen der Opferauskleidung 62 und dem Maskenmuster 56 ausgebildet werden und ein Leerraum Va kann an einem oberen Abschnitt der unteren vertikalen Kanalstruktur VC1 ausgebildet werden. Der obere und untere Abschnitt der Opferauskleidung 62 können durch Entfernen der isolierenden Auskleidung 61 auf den Seitenwänden davon jeweils nach oben und nach unten hervorstehen. Die untere Oberfläche des Leerraums Va kann auf einer mittleren Ebene einer zweitobersten Mold-Schicht 31b zwischen einer obersten Opferschicht 32a und einer zweitobersten Opferschicht 32b positioniert sein. Die obere Oberfläche des Leerraums Va kann auf einer Ebene positioniert sein, die jener der oberen Oberfläche einer obersten Mold-Schicht 31a gleich ist. Der Leerraum Va kann außerdem die untere Kanalschicht 45 der unteren vertikalen Kanalstruktur VC1 freilegen.
  • Bezugnehmend auf 10 kann das Verfahren das Durchführen eines Nassätzprozesses zum Entfernen der Opferauskleidung 62 im oberen vertikalen Kanalloch H und der im Leerraum Va freigelegten unteren Kanalschicht 45 enthalten. Die Opferauskleidung 62 und die untere Kanalschicht 45 können aus demselben Material ausgebildet sein und können somit durch denselben Nassätzprozess entfernt werden. Die Tunnelisolierschicht 44 der Speicherschicht 41 kann auf Seitenwänden des Leerraums Va freigelegt sein. Kopfenden der unteren Kanalschicht 45 und eine obere Oberfläche des unteren Lückenfüllmusters 47 können auf einer unteren Oberfläche des Leerraums Va freigelegt sein. Zum Beispiel kann die isolierende Auskleidung 61 lediglich auf einer Innenoberfläche des oberen vertikalen Kanallochs H verbleiben.
  • Bezugnehmend auf 11 kann das Verfahren das konforme Ausbilden einer oberen Kanalschicht 65 im oberen vertikalen Kanalloch H und dem Leerraum Va enthalten. Die obere Kanalschicht 65 kann undotiertes polykristallines Silizium (p-Si) enthalten. Zum Beispiel können die obere Kanalschicht 65 und die untere Kanalschicht 45 aus demselben Material ausgebildet sein. Die obere Kanalschicht 65 kann eine erste obere Kanalschicht 65a, die auf der isolierenden Auskleidung 61 im oberen vertikalen Kanalloch H ausgebildet ist, eine zweite obere Kanalschicht 65b, die auf der Seitenwand der im Leerraum Va freigelegten Tunnelisolierschicht 44 ausgebildet ist, und eine dritte obere Kanalschicht 65c, die auf der oberen Oberfläche des unteren Lückenfüllmusters 47 ausgebildet ist, enthalten. Im Leerraum Va kann die obere Kanalschicht 65 zum Beispiel auf der freigelegten Oberfläche der Tunnelisolierschicht 44, der freigelegten oberen Oberfläche des unteren Lückenfüllmusters 47, den freigelegten oberen Abschnitten der unteren Kanalschicht 45, der freigelegten unteren Oberfläche der unteren Pufferisolierschicht 48 und dem freigelegten unteren Abschnitt der isolierenden Auskleidung 61 ausgebildet sein. Die obere Kanalschicht 65 kann auf dem Kopfende der isolierenden Auskleidung 61 und der freigelegten Seitenwand und der freigelegten oberen Oberfläche des Maskenmusters 56 ausgebildet sein. Dementsprechend können die untere Kanalschicht 45 und die obere Kanalschicht 65 elektrisch und physikalisch miteinander verbunden sein.
  • Bezugnehmend auf 12 kann das Verfahren das Ausbilden eines oberen Lückenfüllmusters 67 im Leerraum Va und dem oberen vertikalen Kanalloch H enthalten. Das obere Lückenfüllmuster 67 kann den Leerraum Va füllen, um die Oberfläche der oberen Kanalschicht 65 im Leerraum Va zu bedecken. Ein im Leerraum Va ausgebildeter unterer Abschnitt des oberen Lückenfüllmusters 67 kann eine Breite aufweisen, die größer ist als jene eines im oberen vertikalen Kanalloch H ausgebildeten oberen Abschnitts des oberen Lückenfüllmusters 67. In einem Ausführungsbeispiel der vorliegenden Offenbarung kann ein Hohlraum Vb im Leerraum Va ausgebildet sein. Zum Beispiel kann der Hohlraum Vb im unteren Abschnitt des oberen Lückenfüllmusters 67 ausgebildet sein. Das obere Lückenfüllmuster 67 kann Siliziumoxid (SiO2) enthalten.
  • Bezugnehmend auf 13 kann das Verfahren das Durchführen eines Rückätzprozesses zum teilweisen Entfernen eines oberen Abschnitts des oberen Lückenfüllmusters 67 enthalten, um eine Vertiefung Rb im oberen vertikalen Kanalloch H auszubilden. Die untere Oberfläche der Vertiefung Rb kann auf einer mittleren Ebene der Opferpufferisolierschicht 55 positioniert sein. Die obere Kanalschicht 65 kann auf einer Seitenwand der Vertiefung Rb freigelegt sein.
  • Bezugnehmend auf 14 kann das Verfahren das Ausbilden einer Pad-Materialschicht 70a in der Vertiefung Rb durch Durchführen eines Abscheidungsprozesses enthalten. Die Pad-Materialschicht 70a kann N-dotiertes polykristallines Silizium (p-Si) enthalten. Da die Pad-Materialschicht 70a und die obere Kanalschicht 65 einander berühren und miteinander verbunden sind, können N-Typ-Verunreinigungen in der Pad-Materialschicht 70a nach Außen in die obere Kanalschicht 65, die undotiertes polykristallines Silizium (p-Si) enthalten kann, diffundieren. Der Diffusionsabstand der N-Typ-Verunreinigungen kann auf einer Ebene positioniert sein, die höher ist als eine mittlere Ebene der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p. Zum Beispiel können die vorläufige String-Auswahlleitungs-Gate-Elektrode 50p und die obere Kanalschicht 65, die diffundierte N-Typ-Verunreinigungen enthält, einander horizontal überlappen.
  • Bezugnehmend auf 15 kann das Verfahren das Ausbilden eines vorläufigen Pad-Musters 70p durch Durchführen eines Planarisierungsprozesses, wie CMP, enthalten. Während des CMP-Prozesses können das Maskenmuster 56, die Materialien auf der Deckfläche des Maskenmusters 56 und die Materialien im oberen Abschnitt des oberen vertikalen Kanallochs H entfernt werden. Die obere Oberfläche des vorläufigen Pad-Musters 70p, das Kopfende der isolierenden Auskleidung 61 und die obere Oberfläche der Opferpufferisolierschicht 55 können koplanar sein.
  • Bezugnehmend auf 16 kann das Verfahren das Entfernen der Opferpufferisolierschicht 55 zum Beispiel durch Durchführen eines Rückätzprozesses enthalten. Nach dem Entfernen der Opferpufferisolierschicht 55 können die Oberfläche des vorläufigen Pad-Musters 70p, die obere Seitenwand der oberen Kanalschicht 65, das Kopfende der isolierenden Auskleidung 61, die obere Oberfläche der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p und die obere Oberfläche des String-Auswahlleitungs-Trennmusters SSP freigelegt sein.
  • Bezugnehmend auf 17 kann das Verfahren das vollständige Ausbilden einer Abstandsmaterialschicht 75a durch Durchführen eines Abscheidungsprozesses enthalten. Zum Beispiel kann die Abstandsmaterialschicht 75a auf den gesamten freigelegten Oberflächen, zum Beispiel der Oberfläche des vorläufigen Pad-Musters 70p, der oberen Seitenwand der oberen Kanalschicht 65, dem Kopfende der isolierenden Auskleidung 61, der oberen Oberfläche der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p und der oberen Oberfläche des String-Auswahlleitungs-Trennmusters SSP, konform ausgebildet sein. Die Abstandsmaterialschicht 75a kann Siliziumoxid (SiO2) enthalten.
  • Bezugnehmend auf 18 kann das Verfahren das Ausbilden eines Pad-Abstandshalters 75 durch Durchführen eines Rückätzprozesses enthalten. Der Pad-Abstandshalter 75 kann derart ausgebildet sein, dass er die Seitenwand des vorläufigen Pad-Musters 70p und die Seitenwand der oberen Kanalschicht 65 umgibt, und kann auf einem Abschnitt der oberen Oberfläche der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p benachbart zu der isolierenden Auskleidung 61 ausgebildet sein.
  • Bezugnehmend auf 19 kann das Verfahren das Vertiefen der oberen Oberflächen des vorläufigen Pad-Musters 70p und der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p durch Durchführen eines Ätzprozesses unter Verwendung des Pad-Abstandshalters 75 als eine Ätzmaske enthalten. Zum Beispiel kann die Deckfläche der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p derart teilweise vertieft sein, dass die vorläufige String-Auswahlleitungs-Gate-Elektrode 50p einen hervorstehenden Abschnitt und einen vertieften Abschnitt enthalten kann. Der obere Abschnitt des String-Auswahlleitungs-Trennmusters SSP kann von der oberen Oberfläche der vertieften vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p aus nach oben hervorstehen.
  • Bezugnehmend auf 20 kann das Verfahren das Ausbilden eines Pad-Musters 70 und einer String-Auswahlleitungs-Gate-Elektrode 50 durch Durchführen eines Silizidierungsprozesses enthalten. Das Pad-Muster 70, welches das untere Pad-Muster 71 und das obere Pad-Muster 72 enthält, kann durch teilweises Silizidieren des oberen Abschnitts des vorläufigen Pad-Musters 70p ausgebildet werden und die String-Auswahlleitungs-Gate-Elektrode 50, welche die untere String-Auswahlleitungs-Gate-Elektrode 51 und die obere String-Auswahlleitungs-Gate-Elektrode 52 enthält, kann durch teilweises Silizidieren des freigelegten oberen Abschnitts der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p ausgebildet werden. Da die obere String-Auswahlleitungs-Gate-Elektrode 52 im oberen Abschnitt der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p ausgebildet ist, kann die obere String-Auswahlleitungs-Gate-Elektrode 52 einen hervorstehenden Abschnitt und einen vertieften Abschnitt enthalten. Der hervorstehende Abschnitt der oberen String-Auswahlleitungs-Gate-Elektrode 52 kann eine Seitenwand der oberen vertikalen Kanalstruktur VC2 umgeben. Das untere Pad-Muster 71 und die untere String-Auswahlleitungs-Gate-Elektrode 51 können N-dotiertes polykristallines Silizium (p-Si) enthalten und das obere Pad-Musters 72 und die obere String-Auswahlleitungs-Gate-Elektrode 52 können ein Metallsilizid enthalten. Zum Beispiel können das obere Pad-Muster 72 und die obere String-Auswahlleitungs-Gate-Elektrode 52 mindestens eines von zum Beispiel Nickelsilizid (NiSi), Titansilizid (TiSi), Kobaltsilizid (CoSi), Wolframsilizid (WSi) oder anderen Metallsiliziden enthalten. In einem Ausführungsbeispiel der vorliegenden Offenbarung können das obere Pad-Muster 72 und die obere String-Auswahlleitungs-Gate-Elektrode 52 Nickelsilizid (NiSi) enthalten. Das Nickelsilizid (NiSi) wird durch eine Infiltration von Nickel(Ni)-Atomen in Silizium ausgebildet, sodass sich das Volumen des polykristallinen Silizium(p-Si)-Musters womöglich nicht erhöht. Dementsprechend können eine Strukturinstabilität und ein Brückenphänomen des oberen Pad-Musters 72 und der oberen String-Auswahlleitungs-Gate-Elektrode 52 aufgrund der Ausdehnung des Volumens verhindert werden. Außerdem, da die oberen Oberflächen des vorläufigen Pad-Musters 70p und der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p vertieft sind und die Silizidierungsprozesse auf den oberen Abschnitten des vorläufigen Pad-Musters 70p und der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p ausgeführt werden, kann die Volumenausdehnung des Metallsilizids derart begrenzt werden, dass lediglich eine Ausdehnung nach oben möglich ist, und eine Ausdehnung zur Seite, um den Abstand zwischen benachbarten Elementen, zum Beispiel der benachbarten oberen String-Auswahlleitungs-Gate-Elektroden 52, zu schmälern, um eine Brücke auszubilden, womöglich nicht auftritt.
  • Bezugnehmend auf 21 kann das Verfahren das Ausbilden einer oberen Isolierschicht 80 durch Durchführen eines Abscheidungsprozesses enthalten. Die obere Isolierschicht 80 und der Pad-Abstandshalter 75 können dasselbe Material enthalten. Somit kann eine Grnzfläche zwischen der oberen Isolierschicht 80 und dem Pad-Abstandshalter 75 verschwinden. Zum Beispiel existiert womöglich keine Grenzfläche zwischen der oberen Isolierschicht 80 und dem Pad-Abstandshalter 75.
  • Bezugnehmend auf 22 kann das Verfahren das Ausbilden eines Wortleitungs-Trenngrabens WST enthalten. In einem Ausführungsbeispiel der vorliegenden Offenbarung kann der Wortleitungs-Trenngraben WST derart ausgebildet werden, dass er sich in der Spaltenrichtung (siehe 1) zwischen einer Mehrzahl an vertikalen Kanalstrukturen VC1 und VC2 erstreckt, und somit kann eine Mehrzahl an Wortleitungs-Trennausgräben WST in der Reihenrichtung ausgebildet und voneinander beabstandet sein. Zum Beispiel können zwei zueinander benachbarte Wortleitungs-Trennausgräben WST vier vertikale Kanalstrukturen VC1 und VC2 enthalten, die in der Reihenrichtung mit Bezug auf 1 und 22 dazwischen positioniert sind. Das Ausbilden des Wortleitungs-Trennausgrabens WST kann das Durchführen eines Ätzprozesses zum vertikalen Durchdringen der oberen Isolierschicht 80, der unteren Pufferisolierschicht 48 und des Mold-Stapels MS enthalten, um die gemeinsame Source-Schicht 25 freizulegen.
  • Bezugnehmend auf 23 kann das Verfahren das Entfernen der Opferschichten 32 und das Ausbilden von Wortleitungen 81 enthalten. Das Entfernen der Opferschichten 32 kann das Durchführen eines Nassätzprozesses zum Entfernen der Opferschichten 32 durch den Wortleitungs-Trenngraben WST enthalten. Das Ausbilden der Wortleitungen 81 kann das Ausbilden einer Barrierenmaterialschicht und einer Elektrodenmaterialschicht in Räumen, in denen die Opferschichten 32 entfernt worden sind, und das Durchführen eines Nassätzprozesses enthalten. Die Barrierenmaterialschicht kann eine Sperrisolierschicht, wie zum Beispiel Aluminiumoxid (Al2O3), Hafniumoxid (HfΌ2) etc. und ein leitfähiges Barrierenmaterial, wie zum Beispiel Titannitrid (TiN), Tantalnitrid (TaN), etc. enthalten. Die Elektrodenmaterialschicht kann ein Metall enthalten, wie zum Beispiel Wolfram (W), Titan (Ti), Tantal (Ta), Platin (Pt), etc.
  • Bezugnehmend auf 24 kann das Verfahren das Ausbilden einer Wortleitungs-Trennisolierschicht 83 auf einer Innenseitenwand des Wortleitungs-Trenngrabens WST und das Ausbilden eines gemeinsamen Source-Stopfens 85 in der Wortleitungs-Trennisolierschicht 83 enthalten. Der gemeinsame Source-Stopfen 85 kann eine Dammform aufweisen. Das Verfahren kann ferner das Planarisieren von Deckflächen der Wortleitungs-Trennisolierschicht 83, des gemeinsamen Source-Stopfens 85 und der oberen Isolierschicht 80 durch Durchführen eines Planarisierungsprozesses, wie CMP, enthalten. Der gemeinsame Source-Stopfen 85 kann mit der gemeinsamen Source-Schicht 25 elektrisch verbunden sein, allerdings von den Wortleitungen 81 elektrisch isoliert sein, da die Seitenwand des gemeinsamen Source-Stopfens 85 von der Wortleitungs-Trennisolierschicht 83 bedeckt sein kann.
  • Bezugnehmend auf 25 kann das Verfahren das Ausbilden einer Abdeckisolierschicht 87 auf der oberen Isolierschicht 80 und das Ausbilden eines Durchkontaktierungsstopfens 88 enthalten. Die Abdeckisolierschicht 87 kann mindestens eines von zum Beispiel Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumoxynitrid (SiON) oder anderen Isolatoren enthalten. Das Ausbilden des Durchkontaktierungsstopfens 88 kann das Ausbilden eines Durchgangslochs, das die Abdeckisolierschicht 87 und die obere Isolierschicht 80 vertikal durchdringt, um eine Deckfläche des oberen Pad-Musters 72 freizulegen, und das Füllen eines Inneren des Durchgangslochs mit einem leitfähigen Material enthalten. Zum Beispiel kann der Durchkontaktierungsstopfen 88 ein Metall, wie Wolfram (W), enthalten.
  • Nachfolgend bezugnehmend auf 2A kann das Verfahren das Ausbilden einer Bitleitung BL, die mit dem Durchkontaktierungsstopfen 88 verbunden ist, auf der Abdeckisolierschicht 87 enthalten.
  • 26 und 27 stellen ein Verfahren zur Herstellung einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 26 kann ein Verfahren zur Herstellung der dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung das Durchführen der mit Bezug auf 3 bis 24 beschriebenen Prozesse enthalten und kann ferner das Durchführen eines Rückätzprozesses zum Vertiefen einer Deckfläche des gemeinsamen Source-Stopfens 85 enthalten, um einen vertieften Raum Rc auszubilden. Die Deckfläche des gemeinsamen Source-Stopfens 85 kann auf einer Ebene positioniert sein, die ausreichend niedriger ist als die Deckfläche des oberen Pad-Musters 72.
  • Bezugnehmend auf 27 kann das Verfahren das Füllen eines Stopfenisolators im vertieften Raum Rc und das Durchführen eines Planarisierungsprozesses, wie CMP, zum Freilegen einer Deckfläche des oberen Pad-Musters 72 und zum Ausbilden einer Stopfenisolierschicht 86 enthalten. Nachfolgend bezugnehmend auf 2B kann das Verfahren das Ausbilden einer Bitleitung BL auf der oberen Isolierschicht 80, die das obere Pad-Muster 72 direkt berührt, enthalten.
  • 28 ist ein Diagramm zur Beschreibung eines Verfahrens zur Herstellung einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 28 kann das Verfahren zur Herstellung der dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung das Durchführen der mit Bezug auf 3 bis 18 beschriebenen Prozesse enthalten und kann ferner das Durchführen eines Silizidierungsprozesses zum Ausbilden eines Pad-Musters 70 und einer String-Auswahlleitungs-Gate-Elektrode 50 enthalten. Eine Deckfläche des Pad-Musters 70 und eine Deckfläche der String-Auswahlleitungs-Gate-Elektrode 50 sind womöglich nicht vertieft. Da die Silizidierungsprozesse auf den oberen Abschnitten der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p ausgeführt werden, kann die Volumenausdehnung des Metallsilizids derart begrenzt werden, dass lediglich eine Ausdehnung nach oben möglich ist, und eine Ausdehnung zur Seite, um den Abstand zwischen benachbarten Komponenten, zum Beispiel der benachbarten oberen String-Auswahlleitungs-Gate-Elektroden 52, zu schmälern, um eine Brücke auszubilden, womöglich nicht auftritt. Nachfolgend kann das Verfahren das Durchführen der mit Bezug auf 21 bis 25 beschriebenen Prozesse und das Ausbilden einer Bitleitung BL, die mit dem Durchkontaktierungsstopfen 88 verbunden ist, auf der Abdeckisolierschicht 87 mit Bezug auf 2C enthalten.
  • In einem Ausführungsbeispiel der vorliegenden Offenbarung kann das Verfahren das Durchführen der mit Bezug auf 21-24 und 26-27 beschriebenen Prozesse und das Ausbilden einer Bitleitung BL, die das obere Pad-Muster 72 direkt berührt, auf der oberen Isolierschicht 80 mit Bezug auf 2D enthalten.
  • 29 und 30 sind Diagramme zur Beschreibung eines Verfahrens zur Ausbildung einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 29 kann ein Verfahren zur Herstellung einer dreidimensionalen Speichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung das Durchführen der mit Bezug auf 3 und 4 beschriebenen Prozesse und das Ausbilden einer unteren Pufferisolierschicht 48 auf einer unteren vertikalen Kanalstruktur VC1 und einem Mold-Stapel MS und das Ausbilden einem Wortleitungs-Trenngraben WST enthalten.
  • Bezugnehmend auf 30 kann das Verfahren das Durchführen der mit Bezug auf 23 beschriebenen Prozesse zur Ausbildung von Wortleitungen 81 und der mit Bezug auf 24 beschriebenen Prozesse zur Ausbildung einer Wortleitungs-Trennisolierschicht 83 und eines gemeinsamen Source-Stopfens 85 und zur Ausbildung einer oberen Pufferisolierschicht 49 enthalten. Die obere Pufferisolierschicht 49 kann mindestens eines von zum Beispiel Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumoxynitrid (SiON) oder anderen Isolatoren enthalten. In einem Ausführungsbeispiel der vorliegenden Offenbarung kann die obere Pufferisolierschicht 49 ein Material enthalten, das jenem der unteren Pufferisolierschicht 48 gleich ist.
  • Nachfolgend kann das Verfahren das Durchführen der mit Bezug auf 5 bis 21 beschriebenen Prozesse und das Ausbilden eines Durchkontaktierungsstopfens 88 und einer Bitleitung BL mit Bezug auf 2E enthalten.
  • In einem Ausführungsbeispiel der vorliegenden Offenbarung kann das Verfahren das Durchführen der mit Bezug auf 5 bis 21 und 27 (z.B. CMP-Prozess aus 27) beschriebenen Prozesse und mit Bezug auf 2F das Ausbilden einer Bitleitung BL, die das obere Pad-Muster 72 direkt berührt, auf der oberen Isolierschicht 80 enthalten.
  • 31 bis 37 sind Ansichten, die ein Verfahren zur Ausbildung einer dreidimensionalen Halbleitervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung darstellen.
  • Bezugnehmend auf 31 kann ein Verfahren zur Ausbildung einer dreidimensionalen Halbleitervorrichtung nach einem Ausführungsbeispiel der vorliegenden Offenbarung das Ausbilden einer Opfer-Source-Isolierschicht 21 auf einem Substrat und einer ersten vorläufigen gemeinsamen Source-Schicht 25p1 auf der Opfer-Source-Isolierschicht 21 enthalten. Die Opfer-Source-Isolierschicht 21 kann eine untere Opfer-Source-Isolierschicht 22, eine mittlere Opfer-Source-Isolierschicht 23 und eine obere Opfer-Source-Isolierschicht 24 enthalten. Zum Beispiel können die untere Opfer-Source-Isolierschicht 22 und die obere Opfer-Source-Isolierschicht 24 Siliziumoxid (SiO2) enthalten und die mittlere Opfer-Source-Isolierschicht 23 kann Siliziumnitrid (Si3N4) enthalten. Der Mold-Stapel MS kann eine Mold-Schicht 31 und eine Opferschicht 32 enthalten. Wie oben erwähnt, kann die Mold-Schicht 31 Siliziumoxid (SiO2) enthalten und die Opferschicht 32 kann Siliziumnitrid (Si3N4) enthalten. Die erste vorläufige gemeinsame Source-Schicht 25p1 kann undotiertes polykristallines Silizium (p-Si) oder N-dotiertes polykristallines Silizium (p-Si) enthalten.
  • Bezugnehmend auf 32 kann das Verfahren das Ausbilden einer unteren vertikalen Kanalstruktur VC1, die den Mold-Stapel MS, die erste vorläufige gemeinsame Source-Schicht 25p1 und die Opfer-Source-Isolierschicht 21, die mit dem Substrat 10 verbunden werden sollen, vertikal durchdringt, und das Ausbilden einer unteren Pufferisolierschicht 48 auf der unteren vertikalen Kanalstruktur VC1 und dem Mold-Stapel MS enthalten. Das Ausbilden der unteren vertikalen Kanalstruktur VC1 kann das Ausbilden eines vertikalen Kanallochs, das den Mold-Stapel MS, die erste vorläufige gemeinsame Source-Schicht 25p1 und die Opfer-Source-Isolierschicht 21, die das Substrat 10 freilegen sollen, vertikal durchdringt, und das Ausbilden einer Speicherschicht 41, einer unteren Kanalschicht 45 und eines unteren Lückenfüllmusters 47 im unteren vertikalen Kanalloch enthalten. Die untere Pufferisolierschicht 48 kann mindestens eines von zum Beispiel Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumoxynitrid (SiON), Siliziumcarbid (SiC), Siliziumgermanium (SiGe), polykristallinem Silizium (p-Si), photoresistiven oder verschiedenen anderen Isoliermaterialien enthalten. In einem Ausführungsbeispiel der vorliegenden Offenbarung kann die untere Pufferisolierschicht 48 sowohl eine Siliziumoxid(SiO2)-Schicht als auch eine Siliziumnitrid(Si3N4)-Schicht enthalten.
  • Bezugnehmend auf 33 kann das Verfahren das Ausbilden eines Wortleitungs-Trenngrabens WST und das Ausbilden eines Opferabstandshalters 82 auf einer Innenseitenwand des Wortleitungs-Trennausgrabens WST enthalten. Das Ausbilden des Wortleitungs-Trenngrabens WST kann das Durchführen eines Ätzprozesses zum vertikalen Durchdringen der unteren Pufferisolierschicht 48, des Mold-Stapels MS und der oberen Opfer-Source-Isolierschicht 24 enthalten, sodass der Wortleitungs-Trenngraben WST die mittlere Opfer-Source-Isolierschicht 23 der Opfer-Source-Isolierschicht 21 freilegen kann.
  • Bezugnehmend auf 34 kann das Verfahren das vollständig Entfernen der Opfer-Source-Isolierschicht 21 durch den Wortleitungs-Trenngraben WST enthalten, um einen leeren Raum Vc auszubilden. Während des Prozesses kann die Speicherschicht 41 der unteren vertikalen Kanalstruktur VC1 teilweise entfernt werden. Zum Beispiel kann eine Hinterschneidung UC ausgebildet werden. Ein Bodenende der Speicherschicht 41 und ein Bodenende der unteren Kanalschicht 45 können als die Bodenspeicherschicht 41x und eine untere Bodenkanalschicht 45x an Positionen verbleiben, die niedriger sind als die Deckfläche des Substrats 10.
  • Bezugnehmend auf 35 kann das Verfahren das Ausbilden von polykristallinem Silizium (p-Si) in dem leeren Raum Vc, in dem die Opfer-Source-Isolierschicht 21 entfernt wird, und in dem Wortleitungs-Trenngraben WST enthalten, um eine zweite vorläufige gemeinsame Source-Schicht 25p2 auszubilden. Das polykristallines Silizium (p-Si) kann N-dotiertes polykristallines Silizium (p-Si) enthalten. Somit kann die zweite vorläufige gemeinsame Source-Schicht 25p2 einen Opferabstandshalter 82 enthalten. Zum Beispiel kann die zweite vorläufige gemeinsame Source-Schicht 25p2 eine „L“-Form aufweisen. Die zweite vorläufige gemeinsame Source-Schicht 25p2 und die untere Kanalschicht 45 der unteren vertikalen Kanalstruktur VC1 können miteinander verbunden sein. Das polykristalline Silizium (p-Si) kann den Großteil des Wortleitungs-Trenngrabens WST füllen.
  • Bezugnehmend auf 36 kann das Verfahren das Entfernen des polykristallinen Siliziums (p-Si) und der Opferabstandshalter 82 in dem Wortleitungs-Trenngraben WST enthalten, um die gemeinsame Source-Schicht 25 auszubilden. Der Mold-Stapel MS kann auf der Seitenwand des Wortleitungs-Trenngrabens WST freigelegt werden. Eine Deckfläche der gemeinsamen Source-Schicht 25 kann auf einer Bodenoberfläche des Wortleitungs-Trenngrabens WST freigelegt werden.
  • Bezugnehmend auf 37 kann das Verfahren das Ausbilden einer Wortleitungs-Trennisolierschicht 83 und eines gemeinsamen Source-Stopfens 85 in dem Wortleitungs-Trenngraben WST und das Ausbilden einer oberen Pufferisolierschicht 49 auf den Deckflächen der unteren Pufferisolierschicht 48, der Wortleitungs-Trennisolierschicht 83 und des gemeinsamen Source-Stopfens 85 enthalten. Das Verfahren kann ferner das Planarisieren der Deckflächen der unteren Pufferisolierschicht 48, der Wortleitungs-Trennisolierschicht 83 und des gemeinsamen Source-Stopfens 85 enthalten, um koplanar zu sein. Die obere Pufferisolierschicht 49 kann Siliziumoxid (SiO2) enthalten.
  • Nachfolgend kann das Verfahren das Durchführen der mit Bezug auf 5 bis 21 beschriebenen Prozesse und das Ausbilden einer Bitleitung BL mit Bezug auf 2G enthalten.
  • In einem Ausführungsbeispiel der vorliegenden Offenbarung kann das Verfahren das Durchführen der mit Bezug auf 5 bis 21 beschriebenen Prozesse und das Ausbilden eines Durchkontaktierungsstopfens 88 und einer Bitleitung BL mit Bezug auf 2H enthalten.
  • In einem Ausführungsbeispiel der vorliegenden Offenbarung kann das Verfahren das Durchführen der mit Bezug auf 5 bis 18, 20 bis 21 beschriebenen Prozesse und das Ausbilden eines Durchkontaktierungsstopfens 88 und einer Bitleitung BL mit Bezug auf 21 enthalten. Das Vertiefen der oberen Oberflächen des vorläufigen Pad-Musters 70p und der vorläufigen String-Auswahlleitungs-Gate-Elektrode 50p mit Bezug auf 19 wird womöglich nicht durchgeführt. Das Durchführen des Silizidierungsprozesses zum Ausbilden eines Pad-Musters 70 und einer String-Auswahlleitungs-Gate-Elektrode 50 mit Bezug auf 20 kann mit Bezug auf 28 klar verstanden werden. Zum Beispiel sind eine Deckfläche des Pad-Musters 70 und eine Deckfläche der String-Auswahlleitungs-Gate-Elektrode 50 womöglich nicht vertieft, wie in 28 gezeigt.
  • Eine String-Auswahlleitungs-Gate-Elektrode einer dreidimensionalen Speichervorrichtung nach den Ausführungsbeispielen der vorliegenden Offenbarung enthält eine Silizidschicht und weist somit einen niedrigeren Widerstand auf.
  • Ein Pad-Muster der dreidimensionalen Speichervorrichtung nach den Ausführungsbeispielen der vorliegenden Offenbarung enthält eine Silizidschicht und weist somit einen niedrigeren Widerstand auf.
  • Da die String-Auswahlleitungs-Gate-Elektrode der dreidimensionalen Speichervorrichtung nach den Ausführungsbeispielen der vorliegenden Offenbarung in einem vertieften Zustand ausgebildet wird, wird eine elektrische Brückenbildung zwischen benachbarten Komponenten verhindert.
  • Obwohl die vorliegende Offenbarung in Verbindung mit einigen spezifischen Ausführungsbeispielen der in den beigefügten Zeichnungen dargestellten vorliegenden Offenbarung beschrieben worden ist, ist für einen Fachmann deutlich, dass verschiedene Änderungen und Modifikationen in den Ausführungsbeispielen vorgenommen werden können, ohne dabei vom Umfang der vorliegenden Offenbarung, wie sie in den nachfolgenden Ansprüchen definiert ist, abzuweichen.

Claims (20)

  1. Dreidimensionale Speichervorrichtung, aufweisend: ein Substrat (10); einen auf dem Substrat (10) angeordneten Zellenstapel (CS); eine auf dem Zellenstapel (CS) angeordnete String-Auswahlleitungs-Gate-Elektrode (50); eine untere vertikale Kanalstruktur (VC1), die den Zellenstapel (CS) vertikal durchdringt; eine obere vertikale Kanalstruktur (VC2), welche die String-Auswahlleitungs-Gate-Elektrode (50) vertikal durchdringt und mit der unteren vertikalen Kanalstruktur (VC1) verbunden ist, und eine auf der oberen vertikalen Kanalstruktur (VC2) angeordnete Bitleitung (BL), wobei die String-Auswahlleitungs-Gate-Elektrode (50) eine untere String-Auswahlleitungs-Gate-Elektrode (51) und eine obere String-Auswahlleitungs-Gate-Elektrode (52), die auf einer oberen Oberfläche der unteren String-Auswahlleitungs-Gate-Elektrode (51) ausgebildet ist, enthält, die untere String-Auswahlleitungs-Gate-Elektrode (51) N-dotiertes polykristallines Silizium enthält, und die obere String-Auswahlleitungs-Gate-Elektrode (52) Silizid enthält.
  2. Vorrichtung nach Anspruch 1, wobei die untere vertikale Kanalstruktur (VC1) enthält: ein unteres Lückenfüllmuster (47); eine untere Kanalschicht (45), die eine Seitenwand des unteren Lückenfüllmusters (47) umgibt; und eine Speicherschicht (41), die eine Seitenwand der unteren Kanalschicht (45) umgibt, wobei die obere vertikale Kanalstruktur (VC2) aufweist: ein oberes Lückenfüllmuster (67); eine obere Kanalschicht (65), die eine Seitenwand des oberen Lückenfüllmusters (6) umgibt; und eine isolierende Auskleidung (61), die eine Seitenwand der oberen Kanalschicht (65) umgibt, und die obere vertikale Kanalstruktur (VC2) einen unteren Abschnitt mit einer ersten Breite und einen oberen Abschnitt mit einer zweiten Breite enthält, wobei die erste Breite größer ist als die zweite Breite.
  3. Vorrichtung nach Anspruch 2, wobei die obere Kanalschicht (65) enthält: eine erste obere Kanalschicht (65a), welche die isolierende Auskleidung (61) berührt; eine zweite obere Kanalschicht (65b), welche die Speicherschicht (41) der unteren vertikalen Kanalstruktur (VC1) berührt; und eine dritte obere Kanalschicht (65c), die das untere Lückenfüllmuster (47) der unteren vertikalen Kanalstruktur (VC1) berührt.
  4. Vorrichtung nach Anspruch 3, wobei sich die erste obere Kanalschicht (65a) und die zweite obere Kanalschicht (65b) vertikal erstrecken, und sich die dritte obere Kanalschicht (65c) horizontal erstreckt.
  5. Vorrichtung nach Anspruch 4 oder 3, wobei die untere Kanalschicht (45) und die zweite obere Kanalschicht (65b) vertikal fluchten.
  6. Vorrichtung nach einem der Ansprüche 3 bis 5, wobei das obere Lückenfüllmuster (67) enthält: einen oberen Abschnitt, der von der ersten oberen Kanalschicht (65a) umgeben ist; und einen unteren Abschnitt, der von der zweiten oberen Kanalschicht (65b) umgeben ist, wobei der obere Abschnitt des oberen Lückenfüllmusters (67) eine dritte Breite aufweist, die schmaler ist als eine vierte Breite des unteren Abschnitts des oberen Lückenfüllmusters (67).
  7. Vorrichtung nach Anspruch 6, ferner aufweisend einen Hohlraum (Vb), der im unteren Abschnitt des oberen Lückenfüllmusters (67) ausgebildet ist.
  8. Vorrichtung nach einem der Ansprüche 3 bis 7, wobei die dritte obere Kanalschicht (65c) zwischen dem unteren Lückenfüllmuster (47) und dem oberen Lückenfüllmuster (67) angeordnet ist.
  9. Vorrichtung nach einem der Ansprüche 1 bis 8, wobei die obere String-Auswahlleitungs-Gate-Elektrode (52) enthält: einen hervorstehenden Abschnitt, der benachbart zu der oberen vertikalen Kanalstruktur (VC2) positioniert ist; und einen vertieften Abschnitt, welcher von der oberen vertikalen Kanalstruktur (VC2) beabstandet ist, wobei der hervorstehende Abschnitt in einer Draufsicht eine Scheibenform aufweist.
  10. Vorrichtung nach einem der Ansprüche 1 bis 9, ferner aufweisend ein Pad-Muster (70), das zwischen der oberen vertikalen Kanalstruktur (VC2) und der Bitleitung (BL) angeordnet ist, wobei das Pad-Muster (70) ein unteres Pad-Muster (71), das N-dotiertes polykristallines Silizium enthält, und ein oberes Pad-Muster (72) aufweist, das Silizid enthält.
  11. Vorrichtung nach Anspruch 10, wobei die Bitleitung (BL) das obere Pad-Muster (72) direkt berührt.
  12. Vorrichtung nach Anspruch 10 oder 11, wobei eine äußere Oberfläche des Pad-Musters (70) und eine äußere Oberfläche der oberen Kanalschicht (65) vertikal fluchten.
  13. Vorrichtung nach einem der Ansprüche 1 bis 12, ferner aufweisend ein String-Auswahlleitungs-Trennmuster (SSP), das eine Seitenwand der unteren String-Auswahlleitungs-Gate-Elektrode (51) und eine Seitenwand der oberen String-Auswahlleitungs-Gate-Elektrode (51) berührt.
  14. Vorrichtung nach einem der Ansprüche 1 bis 13, ferner aufweisend eine gemeinsame Source-Schicht (25), die zwischen dem Substrat (10) und dem Zellenstapel (CS) angeordnet ist, wobei die gemeinsame Source-Schicht (25) N-dotiertes polykristallines Silizium enthält.
  15. Vorrichtung nach Anspruch 14, ferner aufweisend eine Logikschaltungsschicht (11), die zwischen dem Substrat (10) und der gemeinsamen Source-Schicht (25) angeordnet ist, wobei die Logikschaltungsschicht (11) einen Transistor (12), eine metallische Verbindung (17) und eine untere Isolierschicht (20), die den Transistor (12) und die metallische Verbindung (17) bedeckt, enthält.
  16. Vorrichtung nach Anspruch 14, wobei die gemeinsame Source-Schicht (25) mit dem Substrat (10) verbunden ist.
  17. Vorrichtung nach einem der Ansprüche 1 bis 14, wobei die untere vertikale Kanalstruktur (VC1) einen hervorstehenden Abschnitt enthält, der in das Substrat (10) hervorsteht, die untere vertikale Kanalstruktur (VC1) ferner eine Bodenspeicherschicht (41x) aufweist, die am hervorstehenden Abschnitt angeordnet ist, und die Bodenspeicherschicht (41x) von der Speicherschicht (41) getrennt ist.
  18. Dreidimensionale Speichervorrichtung, aufweisend: ein Substrat (10); eine auf dem Substrat (10) angeordnete gemeinsame Source-Schicht (25); einen auf der gemeinsamen Source-Schicht (25) angeordneten Zellenstapel (CS); eine auf dem Zellenstapel (CS) angeordnete String-Auswahlleitungs-Gate-Elektrode (50); eine untere vertikale Kanalstruktur (VC1), die den Zellenstapel (CS) vertikal durchdringt und mit der gemeinsamen Source-Schicht (25) verbunden ist; eine obere vertikale Kanalstruktur (VC2), welche die String-Auswahlleitungs-Gate-Elektrode (50) vertikal durchdringt und mit der unteren Kanalstruktur (VC1) verbunden ist, ein auf der oberen vertikalen Kanalstruktur (VC2) angeordnetes Pad-Muster (70); und eine auf dem Pad-Muster (70) angeordnete Bit-Leitung (BL), wobei das Pad-Muster (70) ein unteres Pad-Muster (71) und ein oberes Pad-Muster (72), das auf dem unteren Pad-Muster (71) ausgebildet ist, enthält, das untere Pad-Muster (71) N-dotiertes polykristallines Silizium enthält, und das obere Pad-Muster (72) Silizid enthält.
  19. Vorrichtung nach Anspruch 18, wobei die String-Auswahlleitungs-Gate-Elektrode (50) eine untere String-Auswahlleitungs-Gate-Elektrode (51) und eine obere String-Auswahlleitungs-Gate-Elektrode (52), die auf der unteren String-Auswahlleitungs-Gate-Elektrode (51) ausgebildet ist, enthält, die untere String-Auswahlleitungs-Gate-Elektrode (51) N-dotiertes polykristallines Silizium enthält, und die obere String-Auswahlleitungs-Gate-Elektrode (52) Silizid enthält.
  20. Dreidimensionale Speichervorrichtung, aufweisend: ein Substrat (10); eine auf dem Substrat (10) angeordnete Logikschaltungsschicht (11), wobei die Logikschaltungsschicht (11) einen Transistor (12), eine metallische Verbindung (17) und eine untere Isolierschicht (20), die den Transistor (12) und die metallische Verbindung (17) bedeckt, enthält; eine auf der Logikschaltungsschicht (11) angeordnete gemeinsame Source-Schicht (25); einen auf der gemeinsamen Source-Schicht (25) angeordneten Zellenstapel (CS); eine untere vertikale Kanalstruktur (VC1), die den Zellenstapel (CS) vertikal durchdringt und mit der gemeinsamen Source-Schicht (25) verbunden ist; eine auf dem Zellenstapel (CS) und der unteren vertikalen Kanalstruktur (VC1) angeordnete String-Auswahlleitungs-Gate-Elektrode (50); eine obere vertikale Kanalstruktur (VC2), welche die String-Auswahlleitungs-Gate-Elektrode (50) vertikal durchdringt und mit der unteren vertikalen Kanalstruktur (VC1) verbunden ist, ein auf der oberen vertikalen Kanalstruktur (VC2) angeordnetes Pad-Muster; und eine auf dem Pad-Muster angeordnete Bitleitung (BL), wobei das Pad-Muster ein unteres Pad-Muster und ein oberes Pad-Muster, das auf dem unteren Pad-Muster ausgebildet ist, enthält, die String-Auswahlleitungs-Gate-Elektrode (50) eine untere String-Auswahlleitungs-Gate-Elektrode (51) und eine obere String-Auswahlleitungs-Gate-Elektrode (52), die auf der unteren String-Auswahlleitungs-Gate-Elektrode (51) ausgebildet ist, enthält, das untere Pad-Muster und die untere String-Auswahlleitungs-Gate-Elektrode (51) N-dotiertes polykristallines Silizium enthalten, und das obere Pad-Muster und die obere String-Auswahlleitungs-Gate-Elektrode (52) Silizid enthalten.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210035465A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 실리사이드를 갖는 스트링 선택 라인 게이트 전극을 포함하는 3차원 메모리 소자
US11956960B2 (en) * 2021-01-21 2024-04-09 SK Hynix Inc. Semiconductor device and manufacturing method of semiconductor device
KR20220111567A (ko) * 2021-02-02 2022-08-09 삼성전자주식회사 집적회로 소자 및 이를 포함하는 전자 시스템
CN115360200A (zh) * 2021-06-21 2022-11-18 长江存储科技有限责任公司 三维存储器及其制备方法
KR20230069690A (ko) * 2021-11-12 2023-05-19 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4691124B2 (ja) 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101489458B1 (ko) * 2009-02-02 2015-02-06 삼성전자주식회사 3차원 반도체 소자
JP5297342B2 (ja) 2009-11-02 2013-09-25 株式会社東芝 不揮発性半導体記憶装置
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
US9041090B2 (en) 2013-05-15 2015-05-26 Micron Technology, Inc. Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal
KR102139944B1 (ko) 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
KR102234266B1 (ko) 2014-07-23 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6250506B2 (ja) 2014-09-16 2017-12-20 東芝メモリ株式会社 集積回路装置及びその製造方法
US9362302B1 (en) 2015-01-28 2016-06-07 Macronix International Co., Ltd. Source line formation in 3D vertical channel and memory
KR102664184B1 (ko) * 2016-01-15 2024-05-16 삼성전자주식회사 3차원 반도체 메모리 장치
TWI603460B (zh) 2016-06-06 2017-10-21 旺宏電子股份有限公司 三維半導體元件
KR20210018725A (ko) * 2019-08-09 2021-02-18 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210035465A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 실리사이드를 갖는 스트링 선택 라인 게이트 전극을 포함하는 3차원 메모리 소자

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