DE102019106763B4 - Verfahren zum ausbilden einer integrierten schaltungsstruktur und integrierte schaltungsstruktur - Google Patents

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Abstract

Verfahren zum Ausbilden einer integrierten Schaltungsstruktur, wobei das Verfahren umfasst:Ätzen eines Halbleitersubstrats (20), um zwei Halbleiterstreifen (30) auszubilden, wobei sich die zwei Halbleiterstreifen (30) über einem Volumenbereich des Halbleitersubstrats (20) befinden;Ätzen des Volumenbereichs, um einen Graben (24, 36) in dem Volumenbereich des Halbleitersubstrats (20) auszubilden;Ausbilden einer dielektrischen Auskleidungsschicht (40), die den Graben (24, 36) auskleidet;Ausbilden eines vergrabenen Kontakts (48) in dem Graben (24, 36);Ausbilden einer vergrabenen Stromschiene (50) über dem vergrabenen Kontakt (48) und verbunden mit diesem, wobei die vergrabene Stromschiene (50) sich zwischen den beiden Halbleiterstreifen (30) befindet, und wobei der vergrabene Kontakt (48) eine größere Breite als die vergrabene Stromschiene (50) hat; undAusbilden von Isolationsbereichen (65) auf entgegengesetzten Seiten der zwei Halbleiterstreifen (30), wobei die vergrabene Stromschiene (50) unter einem Abschnitt der Isolationsbereiche (65) liegt.

Description

  • HINTERGRUND
  • Moderne integrierte Schaltungen bestehen aus Transistoren, Kondensatoren und anderen Vorrichtungen, die auf Halbleitersubstraten ausgebildet werden. Auf einem Substrat sind diese Vorrichtungen zunächst voneinander isoliert, werden aber später miteinander verbunden, um funktionelle Schaltkreise auszubilden. Typische Verbindungsstrukturen umfassen laterale Verbindungen, wie beispielsweise Metallleitungen (Verdrahtungen), und vertikale Verbindungen, wie beispielsweise Durchkontaktierungen und Kontakte.
  • Strom wird den integrierten Schaltungen über Stromschienen zugeführt, die sich in den Metallschichten der integrierten Schaltungen befinden. Zum Beispiel kann die untere Metallschicht (Mo oder M1) eine Mehrzahl von Metallleitungen umfassen, wie etwa VDD-Stromschienen und VSS-Stromschienen.
  • US 2018 / 0 294 267 A1 , US 2018 / 0 145 030 A1 und DE 10 2017 123 445 A1 beschreiben konventionelle Leiterbahnen und Verfahren zum Ausbilden derselben. US 2012 / 0 086 064 A1 und US 6 566 177 B1 beschreiben Grabenkondensatoren. US 2017 / 0 352 625 A1 beschreibt ein Metallisierungsverfahren für Transistoren. US 2018 /0 254 327 A1 beschreibt einen vergrabenen Kontakt. US 2017 / 0 062 421 A1 beschreibt einen vergrabenen elektrischen Verbinder. CN 1 08 305 835 A beschreibt ein Verfahren zum Herstellen eines Finnen-Transistors.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • Die 1 - 16, 17A, 17B und 18 - 24 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung von vergrabenen Stromschienen und rautenförmigen vergrabenen Kontakten gemäß einigen Ausführungsformen.
    • Die 25 bis 30 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung von Durchgangs-Durchkontaktierungen gemäß einigen Ausführungsformen.
    • Die 31 bis 36 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung von Graben-Durchkontaktierungen gemäß einigen Ausführungsformen.
    • 37 zeigt eine Draufsicht auf eine vergrabene Stromschiene, Halbleiterfinnen und Kontaktstecker gemäß einigen Ausführungsformen.
    • 38 zeigt eine Unteransicht von vergrabenen Stromschienen und vergrabenen Kontakten gemäß einigen Ausführungsformen.
    • Die 39 und 40 zeigen die Querschnittsansichten der in 38 gezeigten Struktur gemäß einigen Ausführungsformen.
    • 41 zeigt eine Unteransicht von vergrabenen Stromschienen und vergrabenen Kontakten gemäß einigen Ausführungsformen.
    • Die 42 und 43 zeigen die Querschnittsansichten der in 41 gezeigten Struktur gemäß einigen Ausführungsformen.
    • Die 44 - 63, 64A, 64B und 65 - 67 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung von vergrabenen Stromschienen und runden vergrabenen Kontakten gemäß einigen Ausführungsformen.
    • Die 68 bis 73 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung einer Graben-Durchkontaktierung gemäß einigen Ausführungsformen.
    • 74 zeigt eine Unteransicht von vergrabenen Stromschienen und vergrabenen Kontakten gemäß einigen Ausführungsformen.
    • Die 75 und 76 zeigen die Querschnittsansichten der in 74 gezeigten Struktur gemäß einigen Ausführungsformen.
    • 77 zeigt einen Prozessablauf zum Ausbilden von vergrabenen Stromschienen und vergrabenen Kontakten gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Merkals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter liegend“, „unten“, „darüber liegend“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder eines Merkmals mit anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Gemäß verschiedenen Ausführungsformen sind vergrabene Stromschienen, vergrabene Kontakte und Verfahren zum Ausbilden derselben vorgesehen. Die Zwischenstufen bei der Ausbildung der vergrabenen Stromschienen und der vergrabenen Kontakte sind gemäß einigen Ausführungsformen gezeigt. Es werden einige Varianten einiger Ausführungsformen beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die vergrabenen Stromschienen in einem Halbleitersubstrat ausgebildet und die vergrabenen Kontakte werden auch in dem Halbleitersubstrat so ausgebildet, dass sie eine größere Breite als die vergrabenen Stromschienen haben, so dass Durchkontaktierungen in dem Halbleitersubstrat ohne Fehlausrichtungen auf den vergrabenen Kontakten landen können.
  • Die 1 - 16, 17A, 17B und 18 - 24 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung von vergrabenen Stromschienen und rautenförmigen vergrabenen Kontakten gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse sind auch schematisch in dem in 77 gezeigten Prozessablauf widergegeben.
  • 1 zeigt eine Querschnittsansicht einer Anfangsstruktur. Die Anfangsstruktur umfasst einen Wafer 10, der weiter ein Halbleitersubstrat 20 umfasst. Das Halbleitersubstrat 20 kann ein Siliziumsubstrat, ein Silizium-Germaniumsubstrat oder ein Substrat sein, das aus anderen Halbleitermaterialien wie beispielsweise III-V-Verbindungshalbleitermaterialien ausgebildet ist. Das Halbleitersubstrat 20 kann mit einer p- oder einer n-Verunreinigung dotiert sein. Das Halbleitersubstrat 20 kann eine (100) oder eine (001)-Oberflächenebene haben.
  • Das Halbleitersubstrat 20 wird geätzt, um Halbleiterstreifen 30 auszubilden. Der entsprechende Prozess ist als Prozess 202 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Um das Halbleitersubstrat 20 zu ätzen, werden eine Padoxidschicht 26 und eine Hartmaskenschicht 28 auf dem Halbleitersubstrat 20 ausgebildet und dann strukturiert. Die Padoxidschicht 26 kann ein aus Siliziumoxid ausgebildeter Dünnfilm sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Padoxidschicht 26 in einem thermischen Oxidationsprozess ausgebildet, wobei eine obere Oberflächenschicht des Halbleitersubstrats 20 oxidiert wird, um die Padoxidschicht 26 auszubilden. Die Padoxidschicht 26 wirkt als Haftschicht zwischen dem Halbleitersubstrat 20 und der Hartmaskenschicht 28. Die Padoxidschicht 26 kann auch als Ätzstoppschicht zum Ätzen der Hartmaskenschicht 28 dienen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht 28 aus Siliziumnitrid ausgebildet, beispielsweise unter Verwendung einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD). Gemäß weiteren Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht 28 durch thermische Nitrierung von Silizium oder durch plasmaunterstützte chemische Gasphasenabscheidung (PECVD) ausgebildet. Ein Photoresist (nicht gezeigt) wird auf der Hartmaskenschicht 28 ausgebildet und dann strukturiert. Die Hartmaskenschicht 28 wird dann unter Verwendung des strukturierten Photoresists als Ätzmaske geätzt, um die strukturierte Hartmaskenschicht 28 auszubilden, wie in 1 gezeigt.
  • Als nächstes wird die strukturierte Hartmaskenschicht 28 als Ätzmaske verwendet, um die Padoxidschicht 26 und das Substrat 20 zu ätzen, wodurch Gräben 24 ausgebildet werden. Die Abschnitte des Halbleitersubstrats 20 zwischen den Gräben 24 sind die Halbleiterstreifen 30, die bei Betrachtung von oben die Form von länglichen Streifen haben können. Die Halbleiterstreifen 30 liegen über einem Volumenbereich des Halbleitersubstrats 20, der auch als Bulk-Halbleitersubstrat 20 bezeichnet wird, und berühren diesen. Als nächstes wird eine dielektrische Schicht 32 ausgebildet, bei der es sich um eine konforme Schicht handeln kann, die auf den Seitenwänden und oberen Flächen der in den vorhergehenden Prozessen ausgebildeten Struktur ausgebildet wird. Die dielektrische Schicht 32 kann beispielsweise unter Verwendung von Atomlagenabscheidung (ALD), chemischer Gasphasenabscheidung (CVD) oder dergleichen so abgeschieden werden, dass die dielektrische Schicht 32 als konforme Schicht ausgebildet wird.
  • Als nächstes wird unter Bezugnahme auf 2 eine Ätzmaske 34 (die aus Photoresist bestehen kann) so ausgebildet und strukturiert, dass der Raum zwischen zwei benachbarten Halbleiterstreifen 30 freigelegt ist. Die Abschnitte der dielektrischen Schicht 32 werden zunächst beispielsweise in einem anisotropen Ätzprozess entfernt, so dass die obere Fläche des darunter liegenden Halbleitersubstrats 20 freigelegt wird. Als nächstes wird das Bulk-Halbleitersubstrat 20 geätzt, um einen Graben 36 auszubilden, der eine Rautenform haben kann. Der entsprechende Prozess ist als Prozess 204 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Die Rautenform erstreckt sich tiefer als die Böden der Halbleiterstreifen 30 und erstreckt sich in den Volumenbereich des Halbleitersubstrats 20. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ätzen einen anisotropen Ätzprozess (einen Trockenätzprozess), gefolgt von einem isotropen Ätzprozess, wie beispielsweise einem Nassätzprozess oder einem Trockenätzprozess. Beispielsweise wird bei dem anisotropen Ätzprozess der Graben 36 zuerst so ausgebildet, dass er sich zu der durch die gestrichelten Linien 38 markierten Position erstreckt, und dann wird der isotrope Ätzprozess durchgeführt. Der isotrope Trockenätzprozess kann unter Verwendung von C2F6, CF4, SO2. der Mischung aus HBr, C12 und O2 oder der Mischung aus HBr, Cl2, O2 und CF2 usw. durchgeführt werden. Der isotrope Nassätzprozess kann unter Verwendung von KOH, Tetramethylammoniumhydroxid (TMAH), CH3COOH, NH4OH, H2O2, Isopropanol (IPA) oder der Lösung von HF, HNO3 und H2O durchgeführt werden.
  • Das anisotrope Ätzen erweitert den Graben 36 nach unten in das Bulk-Halbleitersubstrat 20 hinein, so dass in dem nachfolgenden isotropen Ätzprozess der Graben 36 nicht in die Halbleiterstreifen 30 eingreift. Als Ergebnis des isotropen Ätzprozesses liegen die dem Graben 36 zugewandten Oberflächen des Halbleitersubstrats 20 in (111)-Oberflächenebenen. Der Graben 36 erstreckt sich horizontal so, dass er eine horizontale Abmessung hat, die größer als der Abstand zwischen benachbarten Halbleiterstreifen 30 ist. Ferner ist der Graben 36 auf den Raum zwischen den Halbleiterstreifen 30 selbstausgerichtet. Bezugnehmend auf die 38 und 41 werden die Positionen der Mittelpunkte der Gräben 36 (die zur Ausbildung vergrabener Kontakte 48 gefüllt werden) mit geraden Linien (die sich in der Y-Richtung erstrecken) ausgerichtet und die Mittelpunkte der Gräben 36 sind die Mittelpunkte der Rauten in 38 oder 41. Die Ätzmaske 34 (2) kann entweder nach dem anisotroper Ätzprozess (aber vor dem isotropen Ätzprozess) oder nach dem isotropen Ätzprozess entfernt werden.
  • Die dielektrische Schicht 32 wird dann beispielsweise in einem isotropen Ätzprozess entfernt. Als nächstes wird eine dielektrische Schicht 40 (die eine Auskleidungsschicht ist) ausgebildet, die die Seitenwände der Halbleiterstreifen 30 schützt, wie in 3 gezeigt. Der entsprechende Prozess ist als Prozess 206 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Die dielektrische Schicht 40 ist konform und bildet eine Auskleidung, die die freiliegenden Oberflächen (einschließlich der (111)-Oberflächen) des dem Graben 36 zugewandten Halbleitersubstrats 20 schützt. Die dielektrische Schicht 40 wird unter Verwendung eines konformen Abscheidungsverfahrens wie ALD, CVD oder dergleichen ausgebildet. Die dielektrische Schicht 40 kann aus Siliziumoxid, Siliziumnitrid oder dergleichen ausgebildet sein.
  • 4 zeigt die Ausbildung einer leitfähigen Keimschicht 42, die aus einem metallhaltigen leitfähigen Material wie TiN, TaN oder dergleichen ausgebildet sein kann. Der entsprechende Prozess ist als Prozess 208 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Das Ausbildungsverfahren kann ein konformes Abscheidungsverfahren wie ALD, CVD oder dergleichen umfassen. Als nächstes wird ein Opfermaterial 44 abgegeben, um den Graben 36 zu füllen. Der entsprechende Prozess ist auch als Prozess 208 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Das Opfermaterial 44 kann aus Photoresist, einem Polymer oder einer anderen Art von Material bestehen, das den Graben 36 füllen kann. Das Ausbildungsverfahren kann eine Rotationsbeschichtung umfassen, während andere Bottom-up-Abscheidungsverfahren ebenfalls verwendet werden können, vorausgesetzt, sie können den Graben 36 zumindest im Wesentlichen vollständig füllen. Wenn das Opfermaterial 44 unter Verwendung von Abscheidung ausgebildet wird, kann ein Planarisierungsprozess wie ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess durchgeführt werden, um die obere Fläche des Opfermaterials 44 zu nivellieren.
  • Als nächstes wird, wie in 5 gezeigt, das Opfermaterial 44 zurückgeätzt, bis die obere Fläche des verbleibenden Opfermaterials 44 niedriger als die unteren Enden der Halbleiterstreifen 30 ist. Der entsprechende Prozess ist als Prozess 210 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Die obere Fläche des verbleibenden Opfermaterials 44 kann nahe bei den seitlichen Ecken 36A des Grabens 36 liegen oder höher oder niedriger als diese liegen. Das Niveau der oberen Fläche des verbleibenden Opfermaterials 44 wird so gewählt, dass der anschließend ausgebildete vergrabene Kontakt 48 (7) den Graben 36 mit einem kleinen oder ohne Hohlraum darin füllen kann. Die leitfähige Keimschicht 42 wird dann beispielsweise in einem isotropen Ätzprozess geätzt, so dass die oberen Abschnitte der leitfähigen Keimschicht 42, die höher als die obere Fläche des verbleibenden Opfermaterials 44 liegen, geätzt werden, während die unteren Abschnitte der leitfähigen Keimschicht 42 durch das Opfermaterial 44 geschützt werden. Der entsprechende Prozess ist auch als Prozess 210 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Nach dem Ätzprozess wird das Opfermaterial 44 entfernt, was zu der in 6 gezeigten Struktur führt. Der entsprechende Prozess ist als Prozess 212 in dem in 77 gezeigten Prozessablauf 200 gezeigt.
  • 7 zeigt die Abscheidung von leitfähigem Material 46. Der entsprechende Prozess ist als Prozess 214 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Der Abscheidungsprozess kann zum Beispiel Plattieren umfassen. Die obere Fläche des leitfähigen Materials 46 kann höher als die Böden der Halbleiterstreifen 30 liegen. Alternativ kann die obere Fläche des leitfähigen Materials 46 auf einer Ebene mit den Böden der Halbleiterstreifen 30 sein. In der gesamten Beschreibung werden das leitfähige Material 46 und die verbleibende leitfähige Keimschicht 42 gemeinsam als vergrabener Kontakt (Kontakte) 48 bezeichnet, die gemäß einigen Ausführungsformen vergrabene rautenförmige Kontakte sind.
  • Unter erneuter Bezugnahme auf 7 kann, obwohl ein einziger vergrabener Kontakt 48 gezeigt ist, ein vergrabener Kontakt 48 links von dem gezeigten vergrabenen Kontakt 48 vorhanden und mit diesem verbunden sein und ein vergrabener Kontakt 48 kann rechts von gezeigten vergrabenen Kontakt 48 vorhanden und mit diesem verbunden sein. Das Verbinden benachbarter vergrabener Kontakte 48 ist in den 25 und 31 gezeigt. Die 38 und 41 zeigen die Draufsicht einer Mehrzahl von vergrabenen Kontakten 48, die mit einer Mehrzahl von geraden Linien ausgerichtet sind, die sich in Y-Richtung erstrecken. Die oberen Abschnitte 48A (7) der Mehrzahl von vergrabenen Kontakten 48 (38 und 41), die mit der gleichen geraden Linie ausgerichtet sind, sind voneinander getrennt, während die mittleren Abschnitte 48B (7) der Mehrzahl von vergrabenen Kontakten 48 (38 und 41), die mit der gleichen geraden Linie ausgerichtet sind, miteinander verbunden sind, so dass sie einen länglichen vergrabenen Kontakt bilden, wie in den 38 und 41 gezeigt ist.
  • 8 zeigt die Ausbildung einer vergrabenen Stromschiene 50. Der entsprechende Prozess ist als Prozess 216 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Der Ausbildungsprozess kann ein Abscheiden eines leitfähigen Materials wie Wolfram, Kobalt oder dergleichen beispielsweise unter Verwendung von CVD, Durchführen eines Planarisierungsprozesses zum Nivellieren der oberen Fläche des abgeschiedenen leitfähigen Materials und Rückätzen des leitfähigen Materials umfassen. Die verbleibenden Abschnitte des leitfähigen Materials umfassen eine vergrabene Stromschiene 50 und leitfähige Streifen 51. Die vergrabene Stromschiene 50 befindet sich auf derselben Höhe wie einige Abschnitte der Halbleiterstreifen 30.
  • Die vergrabene Stromschiene 50 kann ein langgestreckter Streifen sein, und eine Mehrzahl von vergrabenen Stromschienen 50 können parallel zueinander ausgebildet sein, wie in den 38 und 41 (den Draufsichten) gezeigt ist, in denen die Längsrichtung der vergrabenen Stromschienen 50 in X-Richtung verläuft. Andererseits können die vergrabenen Kontakte 48 von oben gesehen auch Rautenformen aufweisen, wie auch in den 38 und 41 gezeigt ist. Wie in den 38 und 41 gezeigt, ist die Längsrichtung der vergrabenen Stromschienen 50 senkrecht zu der Längsrichtung der miteinander verbundenen vergrabenen Kontakte 48.
  • Als nächstes wird, wie in 9 gezeigt, eine dielektrische Schicht 52 ausgebildet, gefolgt von der Ausbildung einer Ätzmaske 54. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die dielektrische Schicht 52 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen ausgebildet. Die Ätzmaske 54 kann aus Photoresist oder anderen ähnlichen Materialien ausgebildet sein. Die Ätzmaske 54 wird so strukturiert, dass sie die vergrabene Stromschiene 50 abdeckt, und erstreckt sich direkt über einige Abschnitte der Halbleiterstreifen 30. Die dielektrische Schicht 52 und die dielektrische Schicht 40 werden dann unter Verwendung der Ätzmaske 54 geätzt, um die Struktur zu definieren. Die leitfähigen Streifen 51 werden ebenfalls geätzt. Die resultierende Struktur ist in 10 gezeigt.
  • Die 11 bis 15 zeigen die Ausbildung von Isolationsbereichen, die manchmal als Flachgraben-Isolationsbereiche bezeichnet werden. Der entsprechende Prozess ist als Prozess 218 in dem in 77 gezeigten Prozessablauf 200 gezeigt. 11 zeigt die Ausbildung eines Füllbereichs 56 zum Füllen des verbleibenden Grabens 24 (10) zwischen Halbleiterstreifen 30. Der Füllbereich 56 kann aus SiN, SiON oder dergleichen bestehen, das abgeschieden wird. Dann wird ein Strukturierungsprozess durchgeführt, um einige Abschnitte des abgeschiedenen Dielektrikums nicht direkt über der vergrabenen Stromschiene 50 zu entfernen.
  • 12 zeigt die Ausbildung von dielektrischen Schichten 58 und 60, die aus voneinander verschiedenen Dielektrika bestehen. Beispielsweise können die dielektrischen Schichten 58 und 60 aus Siliziumoxid bzw. Siliziumnitrid ausgebildet sein und andere Dielektrika können ebenfalls verwendet werden. Das Ausbildungsverfahren kann ein konformes Abscheidungsverfahren wie ALD oder CVD umfassen.
  • 13 zeigt die Abscheidung eines Dielektrikums, wodurch ein dielektrischer Bereich 62 ausgebildet wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird der dielektrische Bereich 62 unter Verwendung von fließfähiger CVD (FCVD), Rotationsbeschichtung, Atomlagenabscheidung (ALD), hochdichter chemischer Gasphasenabscheidung (HDPCVD), chemischer Gasphasenabscheidung (CVD) oder dergleichen ausgebildet. Der dielektrische Bereich 62 kann ein siliziumhaltiges Oxid oder andere Arten von Dielektrika umfassen. Der dielektrische Bereich 62 kann aus einem Low-k-Dielektrikum ausgebildet sein, das eine Dielektrizitätskonstante von weniger als etwa 3,5 oder weniger als etwa 3,0 aufweist.
  • Mit Bezug auf 14 wird der dielektrische Bereich 62 zurückgeätzt und eine dielektrische Schicht 64 wird abgeschieden und dann zurückgeätzt. Die dielektrische Schicht 64 kann aus einem Dielektrikum ausgebildet sein, das sich vom Material des dielektrischen Bereichs 60 unterscheidet, und kann eine Dichte aufweisen, die höher als die Dichte des dielektrischen Bereichs 62 ist. Beispielsweise kann die dielektrische Schicht 64 aus einem High-k-Dielektrikum wie einem Oxid oder einem Silikat aus Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon ausgebildet sein.
  • 15 zeigt die Struktur nach einem Planarisierungsprozess, wie beispielsweise einem CMP-Prozess oder einem mechanischen Schleifprozess. Die dielektrische Schicht 64 kann als CMP-Stoppschicht für den Planarisierungsprozess verwendet werden. Die verbleibenden Abschnitte der dielektrischen Schichten 58 und 60 und der dielektrischen Bereiche 62 und 64 werden gemeinsam als STI-Bereiche 65 bezeichnet. Zudem werden die Abschnitte der dielektrischen Schicht 52 und des Füllbereichs 56 zwischen den Halbleiterstreifen 30 auch gemeinsam als STI-Bereich 65 bezeichnet.
  • Als nächstes werden mit Bezug auf 16 die dielektrischen Schichten 40, 52, 58 und 60 vertieft, so dass Vertiefungen 66 ausgebildet werden. Die Seitenwände der Halbleiterstreifen 30 liegen dann frei. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen die Vertiefungen 66 Böden auf, die höher als die oberen Flächen der vergrabenen Stromschiene 50 liegen. Die Abschnitte der Halbleiterstreifen 30, die höher als die Böden der Vertiefungen 66 liegen, werden nachfolgend als Halbleiterfinnen 68 oder vorstehende Finnen 68 bezeichnet. Der entsprechende Prozess ist als Prozess 220 in dem in 77 gezeigten Prozessablauf 200 gezeigt.
  • Mit Bezug auf 16 wird eine Dummy-Gatedielektrikumsschicht 70 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Dummy-Gatedielektrikum 70 aus einem Oxid wie Siliziumoxid ausgebildet und andere Dielektrika/Strukturen wie Siliziumnitrid können verwendet werden.
  • 17A zeigt die Ausbildung einer Dummy-Gateelektrodenschicht 72. Die Dummy-Gateelektrodenschicht 72 kann zum Beispiel unter Verwendung von Polysilizium ausgebildet sein und andere Materialien können ebenfalls verwendet werden. Die Dummy-Gateelektrode 72 und die Dummy-Gatedielektrikumsschicht 70 werden dann strukturiert, um einen Dummy-Gatestapel 74 auszubilden. Der entsprechende Prozess ist als Prozess 222 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Der Dummy-Gatestapel 74 umfasst die Dummy-Gateelektrode 72 und die Dummy-Gatedielektrikumsschicht 70 und bildet einen länglichen Streifen, der eine Mehrzahl von Halbleiterfinnen 68 überquert. In dem Strukturierungsprozess schützt die dielektrische Schicht 64 den darunterliegenden dielektrischen Bereich 62 vor einem Ätzen (wie in 17B gezeigt). In einer Draufsicht auf die in 17A gezeigte Struktur ist die Längsrichtung des Gatestapels 74 senkrecht zu der Längsrichtung der Halbleiterfinnen 68. Nach dem Strukturieren der Dummy-Gateelektrode 72 und der Dummy-Gatedielektrikumsschicht 70 werden Gate-Abstandshalter (nicht gezeigt, nicht in der gezeigten Ebene) auf den Seitenwänden des Dummy-Gatestapels 74 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Gate-Abstandshalter aus einem oder mehreren Dielektrika ausgebildet, wie beispielsweise Siliziumnitrid, Siliziumoxid, Siliziumkarbonitrid, Siliziumoxynitrid, Siliziumoxykarbonitrid oder dergleichen, und können eine Einschichtstruktur oder eine Mehrschichtstruktur aufweisen, die eine Mehrzahl von dielektrischen Schichten umfasst.
  • 17B zeigt die gleiche Struktur wie 17A, mit der Ausnahme, dass 17B aus einer Ebene erhalten ist, in der die Dummy-Gateelektrode 72 und die Dummy-Gatedielektrikumsschicht 70 entfernt sind, während 17A aus einer Ebene erhalten ist, in der die Dummy-Gateelektrode 72 und die Dummy-Gatedielektrikumsschicht 70 zurückgelassen sind. Die Ebenen, aus denen die 17A und 17B erhalten werden, sind parallel zueinander.
  • Die 18 bis 24 zeigen nachfolgende Prozesse, und die in den 18 bis 24 gezeigte Querschnittsansicht ist der gleiche Referenzquerschnitt wie der in 17B gezeigte Referenzquerschnitt. Der in 17A gezeigte Dummy-Gatestapel 74 befindet sich somit nicht in der in den 18 bis 24 gezeigten Ebene. Die Hartmaskenschicht 28 und das Padoxid 26, wie in 17B gezeigt, werden in Ätzprozessen entfernt, wodurch die in 18 gezeigte Struktur ausgebildet wird. Der entsprechende Prozess ist als Prozess 224 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Die oberen Flächen und die Seitenwände der Halbleiterfinnen 68 liegen frei. Die dielektrische Schicht 64 wird dann entfernt.
  • Als nächstes werden, wie in 19 gezeigt, Source/Drain-Bereiche 76A und 76B (gemeinsam als Source/Drain-Bereiche 76 bezeichnet) ausgebildet. Der entsprechende Prozess ist als Prozess 226 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Der Ausbildungsprozess kann ein Vertiefen der Abschnitte der Halbleiterfinnen 68, die nicht durch den Dummy-Gatestapel 74 (17A) bedeckt sind, zum Ausbilden von Vertiefungen und ein epitaktisches Züchten von Source/Drain-Bereichen aus den Vertiefungen umfassen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die Epitaxiebereiche 76 Silizium-Germanium, Silizium oder Silizium-Kohlenstoff. Abhängig davon, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann eine p- oder eine n-Verunreinigung in situ im Verlauf der Epitaxie dotiert werden. Wenn der resultierende FinFET beispielsweise ein p-FinFET ist, kann Silizium-Bor (SiB), Silizium-Germanium-Bor (SiGeB), GeB oder dergleichen gezüchtet werden. Wenn dagegen der resultierende FinFET ein n-FinFET ist, kann Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP), Silizium oder dergleichen gezüchtet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die Epitaxiebereiche 76 aus einem III-V-Verbindungshalbleiter wie GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon ausgebildet. Die Source/Drain-Bereiche 76 dehnen sich horizontal aus und Facetten können ausgebildet werden. Die Source/Drain-Bereiche 76A und 76B können den gleichen Leitfähigkeitstyp haben oder können entgegengesetzte Leitfähigkeitstypen haben.
  • 19 zeigt auch die Ausbildung einer Kontaktätzstoppschicht (CESL) 78 und eines Zwischenschichtdielektrikums (ILD) 80. Der entsprechende Prozess ist als Prozess 228 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Die CESL 78 kann aus Siliziumoxid, Siliziumnitrid, Siliziumkarbonitrid oder dergleichen bestehen. Die CESL 78 kann unter Verwendung eines konformen Abscheidungsverfahrens, wie beispielsweise ALD oder CVD, ausgebildet werden. Das ILD 80 kann ein Dielektrikum aufweisen, das beispielsweise unter Verwendung von FCVD, Rotationsbeschichtung, CVD oder einem anderen Abscheidungsverfahren ausgebildet wird. Das ILD 80 kann auch aus einem sauerstoffhaltigen Dielektrikum ausgebildet sein, das ein Dielektrikum auf Siliziumoxidbasis sein kann, wie etwa Tetraethylorthosilikat-Oxid (TEOS-Oxid), ein Oxid von plasmaverstärkter CVD (PECVD) (beispielsweise Si02), Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertes Phosphorsilikatglas (BPSG) oder dergleichen. Ein Planarisierungsprozess, beispielsweise ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess, wird durchgeführt, um die oberen Flächen des ILD 80 und der Dummy-Gatestapel 74 (17A) miteinander zu nivellieren.
  • Nach der Ausbildung des ILD 80 kann der in 17A gezeigte Dummy-Gatestapel 74 durch einen Ersatz-Gatestapel ersetzt werden, der in 37 als Gatestapel 130 gezeigt ist. Der entsprechende Prozess kann ein Ätzen des Dummy-Gatestapels 74 zum Ausbilden einer Vertiefung in dem ILD 80, Ausbilden einer sich in die Vertiefung erstreckenden Ersatz-Gatedielektrikumsschicht, Ausbilden von metallhaltigen Schichten über der Gatedielektrikumsschicht und Durchführen eines Planarisierungsprozesses umfassen, um überschüssige Teile der Gatedielektrikumsschicht und der metallhaltigen Schichten zu entfernen, wobei die verbleibenden Teile der Gatedielektrikumsschicht und der metallhaltigen Schichten ein Ersatz-Gatedielektrikum bzw. eine Ersatz-Gateelektrode bilden.
  • Nach der Ausbildung des Ersatz-Gatestapels wird unter Bezugnahme auf 20 eine Kontaktöffnung 82 ausgebildet. Der entsprechende Prozess ist als Prozess 230 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Die Ausbildung der Kontaktöffnung 82 umfasst das Ätzen der CESL 78 und des ILD 80. Ferner werden auch die Abschnitte der dielektrischen Schicht 52 und des Füllbereichs 56 geätzt, die sich unter der Kontaktöffnung 82 befinden und gegenüber dieser freiliegen, bis die vergrabene Stromschiene 50 freigelegt ist. Der Source/Drain-Bereich 76A ist auch freigelegt. Andererseits kann der Source/Drain-Bereich 76B durch das ILD 80 bedeckt sein und ist nicht freigelegt.
  • Mit Bezug auf 21 werden ein Source/Drain-Silizidbereich 84 und ein Kontaktstecker 86 ausgebildet. Der entsprechende Prozess ist als Prozess 232 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Um den Source/Drain-Silizidbereich 84 auszubilden, wird eine Metallschicht (beispielsweise eine Ti-Schicht) abgeschieden, die sich in die Kontaktöffnung 82 hinein erstreckt. Eine Metallnitrid-Deckschicht kann erstellt werden. Dann wird ein Temperprozess durchgeführt, um die Metallschicht mit dem oberen Abschnitt des Source/Drain-Bereichs 76A umzusetzen, um den Silizidbereich 84 auszubilden. Als nächstes wird entweder die zuvor ausgebildete Metallnitridschicht zurückgelassen und nicht entfernt, oder die zuvor ausgebildete Metallnitridschicht wird entfernt, gefolgt von der Abscheidung einer neuen Metallnitridschicht (beispielsweise einer Titannitridschicht). Ein metallisches Füllmaterial wie Wolfram, Kobalt oder dergleichen wird dann in die Kontaktöffnungen gefüllt, gefolgt von einer Planarisierung, um überschüssige Materialien zu entfernen, was den Source/Drain-Kontaktstecker 86 ergibt. Der FinFET 100A ist somit ausgebildet.
  • Mit Bezug auf 22 wird der Kontaktstecker 86 beispielsweise in einem Ätzprozess vertieft. Die resultierende Vertiefung wird dann mit einem Dielektrikum gefüllt, bei dem es sich um Siliziumnitrid, Siliziumoxynitrid, Siliziumoxid oder dergleichen handeln kann. Ein Planarisierungsprozess wird dann durchgeführt, um überschüssige Teile des Dielektrikums zu entfernen, was eine dielektrischen Hartmaske 90 ergibt.
  • Mit Bezug auf 23 wird eine Kontaktöffnung 92 ausgebildet. Die Ausbildung der Kontaktöffnung 92 umfasst ein Ätzen der CESL 78 und des ILD 80, so dass mindestens die oberen Flächen des Source/Drain-Bereichs 76B freigelegt werden.
  • Mit Bezug auf 24 werden ein Source/Drain-Silizidbereich 94 und ein Kontaktstecker 96 ausgebildet. Die Ausbildungsprozesse und die Materialien des Source/Drain-Silizidbereichs 94 und des Kontaktsteckers 96 ähneln denen des Source/Drain-Silizidbereichs 84 bzw. des Kontaktsteckers 86. Die Details werden daher nicht beschrieben. Der FinFET 100B ist somit ausgebildet.
  • Als nächstes wird der Kontaktstecker 96 vertieft und eine dielektrische Maske 98 wird ausgebildet. Die dielektrische Hartmaske 98 kann aus Siliziumnitrid, Siliziumoxynitrid, Siliziumoxid oder dergleichen ausgebildet sein und die dielektrischen Hartmasken 90 und 98 können aus demselben Dielektrikum oder verschiedenen Dielektrika ausgebildet sein. Als nächstes wird ein Kontaktstecker 102 so in der dielektrischen Hartmaske 98 ausgebildet, dass er mit dem Kontaktstecker 96 verbunden ist. Dann werden eine dielektrische Schicht 104 und eine Metallleitung 106 (die gemäß einigen Ausführungsformen eine vorderseitige Stromschiene ist) ausgebildet. Der entsprechende Prozess ist als Prozess 234 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die dielektrische Schicht 104 aus einem Low-k-Dielektrikum ausgebildet, das eine Dielektrizitätskonstante von weniger als etwa 3,0 aufweisen kann. Die Metallleitung 106 kann eine Diffusionssperrschicht und ein Füllmetall umfassen. Beispielsweise kann die Diffusionssperrschicht aus TiN, TaN, Ti, Ta oder dergleichen ausgebildet sein. Das Füllmetall kann zum Beispiel aus Kupfer ausgebildet sein.
  • Wie in der beispielhaften Ausführungsform in 24 gezeigt, können sowohl die vergrabene Stromschiene 50 wie die vorderseitige Stromschiene 106 ausgebildet sein und mit integrierten Schaltungsvorrichtungen der Rückseite bzw. der Vorderseite der FinFETs verbunden sein. Durch die Ausbildung der vergrabenen Stromschiene 50 werden weniger vorderseitige Stromschienen 106 benötigt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die Dicke T1 der vergrabenen Stromschienen 50 im Bereich zwischen etwa 20 nm und etwa 60 nm. Die Breite W1 der vergrabenen Stromschiene 50 liegt im Bereich zwischen etwa 20 nm und etwa 40 nm. Der Abstand S1 zwischen der vergrabenen Stromschiene 50 und dem Halbleiterstreifen 30 liegt im Bereich zwischen etwa 6 nm und etwa 20 nm. Der Abstand S2 zwischen dem Kontaktstecker 86 und dem Halbleiterstreifen 30 liegt im Bereich zwischen etwa 6 nm und etwa 20 nm.
  • Die 25 bis 36 zeigen die Ausbildung von Durchkontaktierungen, die sich von der Rückseite des Halbleitersubstrats 20 in das Halbleitersubstrat 20 so erstrecken, dass sie eine elektrische Verbindung mit den vergrabenen Kontakten 48 und der vergrabenen Stromschiene 50 herstellen. Der entsprechende Prozess ist als Prozess 236 in dem in 77 gezeigten Prozessablauf 200 gezeigt. Die 25 bis 30 zeigen die Ausbildung von Durchgangs-Durchkontaktierungen und die 31 bis 36 zeigen die Ausbildung von Graben-Durchkontaktierungen. Die in den 25 und 31 gezeigten Prozesse werden ausgehend von der in 24 gezeigten Struktur fortgesetzt. Einige in 24 gezeigte Merkmale sind in den 25 bis 36 nicht gezeigt und diese Merkmale können unter Bezugnahme auf 24 und die entsprechenden Ausbildungsprozesse erhalten werden. Zudem sind die 25 bis 36 umgedreht gezeigt, während bei den eigentlichen Prozessen die Rückseite des Halbleitersubstrats 20 nach oben weisen kann, umgekehrt wie es in den 25 bis 36 gezeigt ist.
  • Mit Bezug auf 25 ist eine Querschnittsansicht des Wafers 10 gezeigt, wie er in 24 gezeigt ist. Die vergrabenen Stromschienen 50 und vergrabenen Kontakte 48 sind ebenfalls gezeigt. Als nächstes wird, wie in 26 gezeigt, eine Ätzmaske 110, die ein Photoresist sein kann, ausgebildet und strukturiert. Wie in 27 gezeigt, wird das Halbleitersubstrat 20 unter Verwendung der Ätzmaske 110 geätzt, um Strukturen so zu definieren, dass Durchgangsöffnungen 112 ausgebildet werden. Die Durchgangsöffnungen 112 durchdringen das Halbleitersubstrat 20 und die dielektrische Schicht 40 ist gegen die Durchgangsöffnungen 112 ausgesetzt. Die freiliegenden Abschnitte der dielektrischen Schicht 40 werden dann geätzt, um die vergrabenen Kontakte 48 freizulegen, und die sich ergebende Struktur ist in 28 gezeigt. Die unteren Eckanschnitte der vergrabenen Kontakte 48 können auch geätzt werden. Der Photoresist 110, wie in 26 gezeigt, wird dann entfernt. An den Seitenwänden der Durchgangsöffnungen 112 werden auch dielektrische Auskleidungen 114 ausgebildet. Die dielektrischen Auskleidungen 114 können aus Oxiden, Nitriden oder dergleichen ausgebildet sein. Der Ausbildungsprozess kann das deckende Abscheiden einer konformen dielektrischen Schicht und das Durchführen eines anisotropen Ätzens zum Entfernen der horizontalen Abschnitte der konformen dielektrischen Schicht umfassen.
  • 29 zeigt das Füllen der Kontaktöffnungen 112 mit einem leitfähigen Material (Materialien), um Durchkontaktierungen 116 auszubilden. Die Durchkontaktierungen 116 können aus Wolfram, Kupfer, Kobalt oder dergleichen bestehen und können, müssen aber keine Sperrschicht aus Titannitrid, Tantalnitrid, Titan, Tantal oder dergleichen umfassen. Die Durchkontaktierungen 116 stehen in körperlichem Kontakt mit dem vergrabenen Kontakt 48 und die Breite CW1 der Kontaktfläche ist größer als der Abstand CW2 zwischen den Halbleiterstreifen 30. Beispielsweise kann das Verhältnis CW1/CW2 größer als etwa 2 sein und kann im Bereich zwischen etwa 2 und etwa 10 liegen. Dementsprechend besteht eine sehr geringe Wahrscheinlichkeit einer Fehlausrichtung. Wenn im Vergleich dazu der vergrabene Kontakt 48 nicht ausgebildet wird, wird eine Durchkontaktierung ausgebildet, die sich von der hinteren Fläche des Halbleitersubstrats 20 so erstreckt, dass sie auf der vergrabenen Stromschiene 50 landet. Es ist so wahrscheinlicher, dass sie Probleme mit Fehlausrichtung hat, und die entsprechende Durchkontaktierung kann auf den Halbleiterstreifen 30 landen, wenn die Fehlausrichtung auftritt, was einen hohen Leckstrom und/oder einen Vorrichtungsfehler verursacht.
  • 30 zeigt die Ausbildung von dielektrischen Schichten 118 und 128, Metalldurchkontaktierungen 120 und 124 und Metallleitungen 122 und 126. Die Metallleitungen 122 und 126 und die Durchkontaktierungen 120 und 124 sind elektrisch mit den Durchkontaktierungen 116, den vergrabenen Kontakten 48 und den vergrabenen Stromschienen 50 verbunden, die weiter mit den FinFETs, beispielsweise mit den Source/Drain-Bereichen der FinFETs, verbunden sind.
  • Die 31 bis 36 zeigen die Ausbildung von Graben-Durchkontaktierungen. Die Details der Prozesse ähneln denen der in 25 bis 30 gezeigten Prozesse, mit der Ausnahme, dass die resultierenden Durchkontaktierungen 116 streifenförmige (längliche) Formen aufweisen. 31 zeigt die in 24 gezeigte Struktur, mit der Ausnahme, dass eine Mehrzahl von vergrabenen Kontakten 48 als länglicher Streifen miteinander verbunden gezeigt sind. Als nächstes wird, wie in 32 gezeigt, ein Photoresist 110 ausgebildet und strukturiert. Die gezeigten Abschnitte des Halbleitersubstrats 20 sind durch die Öffnung in dem Photoresist 110 freigelegt. Als nächstes wird unter Bezugnahme auf 33 ein Graben 112' durch Ätzen des Halbleitersubstrats 20 (das in dem gezeigten Bereich nicht gezeigt ist) ausgebildet. In 34 werden die freiliegenden Abschnitte der dielektrischen Schicht 40 geätzt, um den vergrabenen Kontakt 48 freizulegen. In einem nachfolgenden Prozess wird eine dielektrische Auskleidung (nicht in dem gezeigten Bereich gezeigt) ähnlich der in 28 gezeigten dielektrischen Auskleidung 114 ausgebildet, gefolgt von der Ausbildung einer Durchkontaktierung 116, wie in 35 gezeigt ist. 36 zeigt die Ausbildung von dielektrischen Schichten 118 und 128, Durchkontaktierungen 120 und 124 und Metallleitungen 122 und 126.
  • 41 zeigt eine Unteransicht der in 36 gezeigten Struktur gemäß einigen Ausführungsformen. Die Durchkontaktierungen 116 sind als längliche Durchkontaktierungen ausgebildet, die auf mehreren vergrabenen Kontakten 48 landen, die als langgestreckter Kontakt miteinander verbunden sind. Jede der Durchkontaktierungen 116 ist somit mit einer Mehrzahl von rautenförmigen vergrabenen Kontakten 48 verbunden.
  • 37 zeigt ein Layout eines Abschnitts der in 24 gezeigten Struktur, wobei die Halbleiterfinnen 68 Längsrichtungen in der X-Richtung haben und die Gatestapel 130 Längsrichtungen in der Y-Richtung haben. Die vergrabene Stromschiene 50 ist über den Kontaktstecker 86 elektrisch mit den Source/Drain-Bereichen 76A verbunden. Auf der rechten Seite von 37 sind mehrere Metallleitungen 106 gezeigt, die sich in den Metallschichten befinden, die über den FinFETs liegen. Die Metallleitungen 106 erstrecken sich tatsächlich direkt über den Bereich im linken Teil von 37 und können über die Kontaktstecker 96 mit den Source/Drain-Bereichen 76B elektrisch verbunden sein.
  • 38 zeigt die Ansicht von unten auf die Struktur mit Durchgangs-Durchkontaktierungen (30), wobei die vergrabenen Stromschienen 50, rückseitigen Metallleitungen 122 und 126 und Durchkontaktierungen 116 gezeigt sind. Die rückseitigen Metallleitungen 122 und 126 können als VDD-Stromleitungen und VSS-Stromleitungen verwendet werden. Die Durchkontaktierungen 116 sind als getrennte Durchkontaktierungen ausgebildet, die Formen aufweisen können, die Quadratformen, Kreisformen, Sechseckformen oder dergleichen umfassen können, ohne darauf beschränkt zu sein.
  • Die 39 und 40 zeigen die Querschnittsansichten, die aus den Referenzquerschnitten 39-39 bzw. 40-40 in 38 erhalten werden. Bezugnehmend auf 40 (und auch 43) kann der Abstand D1 zwischen den Böden der vergrabenen Stromschienen 50 zur Rückseite des Halbleitersubstrats 20 im Bereich zwischen etwa 0,5 µm und etwa 2,5 µm liegen. Der Abstand D1 ist auch die summierte Höhe des vergrabenen Kontakts 48 und der Durchkontaktierung 116. Der Abstand D2 zwischen gegenüberliegenden Ecken des rautenförmigen vergrabenen Kontakts 48 kann im Bereich zwischen etwa 150 nm und etwa 400 nm liegen. Der Neigungswinkel α1 der geneigten Seitenwände des rautenförmigen vergrabenen Kontakts 48 kann im Bereich zwischen etwa 53° und etwa 56° liegen.
  • 41 zeigt die Unteransicht der Struktur mit den Graben-Durchkontaktierungen. Die 42 und 43 zeigen die Querschnittsansichten, die aus den Referenzquerschnitten 42-42 bzw. 43-43 in 41 erhalten werden. Die gezeigte Struktur ähnelt der in den 38 bis 40 gezeigten Struktur, mit der Ausnahme, dass längliche Durchkontaktierungen 116 ausgebildet sind. Die Details werden daher hier nicht wiederholt.
  • Die 44 bis 67 zeigen Querschnittsansichten von Zwischenstufen bei der Ausbildung von FinFETs, vergrabenen Stromschienen und vergrabenen Kontakten gemäß alternativen Ausführungsformen der vorliegenden Offenbarung. Wenn nicht anders angegeben, sind die Materialien und die Ausbildungsprozesse der Komponenten in diesen Ausführungsformen im Wesentlichen die gleichen wie die der entsprechenden Komponenten und werden mit den gleichen Bezugszeichen wie in den in den 1 bis 24 gezeigten Ausführungsformen bezeichnet, mit der Ausnahme, dass eine Ätzstoppschicht (zum Beispiel eine Silizium-Germaniumschicht (SiGe-Schicht)) ausgebildet wird, so dass beim nachfolgenden Ausbilden der Gräben ein isotroper Ätzprozess anstelle eines anisotropen Ätzprozesses und eines nachfolgenden isotropen Ätzprozesses (wie in 2 gezeigt) verwendet wird. Die Details bezüglich des Ausbildungsprozesses und der Materialien der Komponenten, die in den 44 bis 67 gezeigt sind, können somit aus der Beschreibung der in den 1 bis 24 gezeigten Ausführungsform erhalten werden, sofern nichts anderes angegeben ist.
  • Mit Bezug auf 44 wird ein Halbleitersubstrat 20 ausgebildet. Das Halbleitersubstrat 20 kann eine Halbleiterschicht 20A, eine Halbleiterschicht 20B über der Halbleiterschicht 20A und eine Halbleiterschicht 20C über der SiGe-Schicht 20B umfassen. Die Halbleiterschicht 20B kann aus einer Silizium-Germaniumschicht (SiGe-Schicht) oder einer anderen Art von kristallinem Material (wie etwa einem Halbleitermaterial) bestehen, das zu einer ausreichenden Ätzselektivität im Vergleich zu der Halbleiterschicht 20A und der Halbleiterschicht 20C führen kann. In der nachfolgenden Beschreibung wird die Halbleiterschicht 20B als SiGe-Schicht 20B bezeichnet, während die Halbleiterschicht 20B aus anderen Materialien ausgebildet sein kann. Die SiGe-Schicht 20B und die Halbleiterschicht 20C können durch Epitaxie ausgebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterschicht 20A und die Halbleiterschicht 20C aus kristallinem Silizium ausgebildet, das frei von Germanium sein kann. Die Halbleiterschicht 20B kann aus kristallinem SiGe ausgebildet sein. Der Atomgehalt von Germanium der SiGe-Schicht 20B kann im Bereich zwischen etwa 30 % und etwa 100 % liegen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die Dicke der SiGe-Schicht 20B im Bereich zwischen etwa 5 nm und etwa 50 nm. Die Halbleiterschicht 20C kann auch aus anderen Arten von Halbleitermaterialien ausgebildet sein, beispielsweise einem III-V-Verbindungshalbleitermaterial.
  • Mit Bezug auf 45 werden die strukturierte Padoxidschicht 26 und die Hartmaskenschicht 28 ausgebildet. Die Halbleiterschicht 20C wird dann unter Verwendung der strukturierten Hartmaskenschicht 28 als Ätzmaske geätzt, wodurch Halbleiterstreifen 30 ausgebildet werden, wie in 45 gezeigt. In dem Ätzprozess wird die SiGe-Schicht 20B als Ätzstoppschicht verwendet und die obere Fläche der SiGe-Schicht 20B ist freigelegt. Die Ätzselektivität, die das Verhältnis der Ätzrate der Halbleiterschicht 20C zur Ätzrate der SiGe-Schicht 20B ist, ist hoch genug, um die SiGe-Schicht 20B im Wesentlichen unbeschädigt zu belassen. Die Ätzselektivität kann zum Beispiel höher als etwa 20 oder höher als etwa 50 sein. 46 zeigt auch die Ausbildung der konformen dielektrischen Schicht 32, die durch ein konformes Abscheidungsverfahren wie ALD oder CVD ausgebildet wird.
  • Als nächstes wird, wie in 47 gezeigt, die strukturierte Ätzmaske 34 ausgebildet und die strukturierte Ätzmaske 34 bedeckt die Halbleiterstreifen 30, und ein Abschnitt der Ätzmaske 34 zwischen benachbarten Streifen 30 wird entfernt. Ein Ätzprozess wird dann durchgeführt, um den freiliegenden Abschnitt der dielektrischen Schicht 32 und den darunterliegenden Abschnitt der SiGe-Schicht 20B zu ätzen, was zu der in 48 gezeigten Struktur führt. In dem Ätzprozess wird die Halbleiterschicht 20A als Ätzstoppschicht verwendet, so dass ihre obere Fläche freigelegt wird. Der Graben 36 ist somit ausgebildet, der sich in die SiGe-Schicht 20B erstreckt. Von oben gesehen ist der Graben 36 einer von mehreren getrennten Gräben 36, die an einer geraden Linie ausgerichtet sind (74). Die Form des Grabens 36 in der Draufsicht kann aus Quadraten, Rechtecken, Kreisen oder dergleichen ausgewählt sein, ohne darauf beschränkt zu sein. Bezugnehmend auf 74, die eine Unteransicht des Wafers 10 ist, sind die Positionen der getrennten Gräben 36 zu geraden Linien ausgerichtet, die sich in Y-Richtung erstrecken. Nach dem Ätzprozess wird die Ätzmaske 34 (47) entfernt.
  • Mit Bezug auf 48 wird ein Oxidationsprozess gemäß einigen Ausführungsformen der vorliegenden Offenbarung durchgeführt. Die Oxidation kann in einer sauerstoffhaltigen (O2-haltigen) Umgebung durchgeführt werden, etwa einem Ofen mit Luft darin. Die Oxidation kann bei einer Temperatur in einem Bereich zwischen etwa 400 °C und etwa 700 °C durchgeführt werden. Infolge des Oxidationsprozesses werden Silizium-Germaniumoxidbereiche (SiGeO-Bereiche) 37 ausgebildet. In einer Draufsicht bilden die Silizium-Germaniumoxidbereiche 37 einen den Graben 36 umgebenden Vollkreis. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann die Breite W2 der Silizium-Germaniumoxidbereiche 37 im Bereich zwischen etwa 1 nm und etwa 30 nm liegen. Gemäß alternativen Ausführungsformen wird der Oxidationsprozess ausgelassen. Die Silizium-Germaniumoxidbereiche 37 sind als gestrichelte Linien gezeigt, um anzuzeigen, dass sie gemäß einigen Ausführungsformen ausgebildet werden können, aber nicht müssen. Obwohl auch auf der Oberfläche der Halbleiterschicht 20A Oxid gebildet wird, ist die Oxidationsrate, wenn die Halbleiterschicht 20A aus Silizium besteht, signifikant niedriger als die von SiGe und das resultierende Siliziumoxid ist in 48 nicht gezeigt.
  • Mit Bezug auf 49 wird die Halbleiterschicht 20A zum Beispiel unter Verwendung eines Ätzgases oder einer Ätzlösung geätzt, die die Halbleiterschicht 20A angreift, aber die SiGe-Schicht 20B und die dielektrische Schicht 32 nicht angreift. Ein Graben 36 erstreckt sich somit nach unten in die Halbleiterschicht 20A. Das Ätzen ist isotrop. Da vor dem isotropen Ätzen kein anisotropes Ätzen durchgeführt wurde, sind die Seitenwände (nicht gezeigt) und die Böden des Grabens 36 abgerundet anstatt auf (111)-Oberflächenebenen zu liegen. Beim isotropen Ätzen wirken die Silizium-Germaniumoxidbereiche 37 und die SiGe-Schicht 20B als Schutzschicht, um die Halbleiterstreifen 30 vor dem Ätzen zu schützen. Ferner können die Silizium-Germaniumoxidbereiche 37 eine niedrigere Ätzrate als die SiGe-Schicht 20B aufweisen. Die Bodenflächen der Silizium-Germaniumoxidbereiche 37 und der SiGe-Schicht 20B sind gegenüber dem Graben 36 ausgesetzt. Wie in 74 gezeigt, sind benachbarte Gräben 36 so miteinander verbunden, dass sie längliche Streifen bilden, die sich in Y-Richtung erstrecken.
  • Als nächstes wird die dielektrische Schicht 32 entfernt und die dielektrische Schicht 40 wird ausgebildet, wie in 50 gezeigt. Die dielektrische Schicht 40 wird als konforme Schicht ausgebildet (beispielsweise unter Verwendung von ALD), die die Seitenwände und die Bodenflächen der Silizium-Germaniumoxidbereiche 37 und der SiGe-Schicht 20B schützt. Ferner wird auch die obere Fläche des Bulk-Halbleitersubstrats 20, die gegenüber den Gräben 36 ausgesetzt ist, durch die dielektrische Schicht 40 geschützt.
  • 51 zeigt die Ausbildung der leitfähigen Keimschicht 42 und des Opfermaterials 44. Die leitfähige Keimschicht 42 kann unter Verwendung von ALD oder CVD ausgebildet werden. Das Opfermaterial 44 kann den Graben 36 im Wesentlichen vollständig füllen und kann ferner die Halbleiterstreifen 30 darin einbetten.
  • 52 zeigt ein Vertiefen des Opfermaterials 44. Das verbleibende Opfermaterial 44 hat eine obere Fläche, die niedriger als die untere Fläche der SiGe-Schicht 20B liegt. Die Abschnitte des Opfermaterials 44 außerhalb des Grabens (der Gräben) 36 werden vollständig entfernt und ein Bodenabschnitt des Opfermaterials verbleibt im Graben 36. Als nächstes wird die leitfähige Keimschicht 42 geätzt. Der Bodenabschnitt der leitfähigen Keimschicht 42, der durch das Opfermaterial 44 geschützt ist, wird nicht geätzt und bleibt nach dem Ätzen erhalten, während die ungeschützten Abschnitte der leitfähigen Keimschicht 42 entfernt werden. Als nächstes wird das verbleibende Opfermaterial 44 entfernt und die resultierende Struktur ist in 53 gezeigt.
  • 54 zeigt die Ausbildung des leitfähigen Materials 46, das durch Plattieren ausgebildet werden kann. Das leitfähige Material 46 füllt den Graben 36. Somit ist der vergrabene Kontakt 48 ausgebildet, der die leitfähige Keimschicht 42 und das leitfähige Material 46 umfasst. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die obere Fläche des vergrabenen Kontakts 48 auf einer Höhe oder höher als die obere Fläche der SiGe-Schicht 20B.
  • Mit Bezug auf 55 werden die vergrabene Stromschiene 50 und die leitfähigen Streifen 51 beispielsweise durch Abscheidungsprozesse, wahlweise Planarisierungsprozesse, und Rückätzprozesse ausgebildet. Dementsprechend befindet sich mindestens ein Teil und möglicherweise eine Gesamtheit der vergrabenen Stromschiene 50 auf der gleichen Höhe wie ein unterer Abschnitt der Halbleiterstreifen 30.
  • Mit Bezug auf 56 wird die dielektrische Schicht 52 als konforme Schicht abgeschieden. Die Ätzmaske 54 wird dann ausgebildet und strukturiert. In nachfolgenden Prozessen werden, wie in 57 gezeigt, eine Mehrzahl von Schichten und Bereichen geätzt. Bei den Ätzprozessen wird die Ätzmaske 54 verwendet, um zuerst die freiliegenden Abschnitte der dielektrischen Schicht 52 zu ätzen, und somit werden die darunter liegenden leitfähigen Streifen 51 freigelegt. Die freigelegten leitfähigen Streifen 51 werden dann geätzt. Als nächstes werden auch die darunter liegenden Abschnitte der dielektrischen Schicht 40 geätzt, die freigelegt sind. Die obere Fläche der SiGe-Schicht 20B liegt somit frei.
  • Mit Bezug auf 58 wird der Füllbereich 56 verwendet, um die Vertiefung zwischen benachbarten Halbleiterstreifen 30 zu füllen. Dann werden die dielektrischen Schichten 58 und 60 ausgebildet, wie in 59 gezeigt. Als nächstes wird der dielektrische Bereich 62 so ausgebildet, dass er eine planare obere Fläche aufweist, wie in 60 gezeigt, gefolgt von einem Vertiefen des dielektrischen Bereichs 62, einem Einfüllen und Planarisieren der dielektrischen Schicht 64 und einem Zurückätzen der dielektrischen Schicht 64. Die resultierende Struktur ist in 61 gezeigt.
  • 62 zeigt einen Planarisierungsprozess, bei dem die dielektrische Schicht 64 als Stoppschicht zum Stoppen der Planarisierung verwendet wird. Als nächstes werden, wie in 63 gezeigt, die dielektrischen Schichten 40, 52, 58 und 60 vertieft, so dass Vertiefungen 66 ausgebildet werden. Die Seitenwände der Halbleiterstreifen 30 liegen dann frei. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen die Vertiefungen 66 Böden auf, die höher als die obere Fläche der vergrabenen Stromschienen 50 liegen. Die Abschnitte der Halbleiterstreifen 30, die höher als die Böden der Vertiefungen 66 liegen, werden nachfolgend als Halbleiterfinnen 68 oder vorstehende Finnen 68 bezeichnet.
  • 64A zeigt die Ausbildung des Dummy-Gatestapels 74, der das Dummy-Gatedielektrikum 70 und die Dummy-Gateelektrode 72 umfasst. 64B zeigt die gleiche Struktur wie in 64A, mit der Ausnahme, dass die in 64A gezeigte Querschnittsansicht von der Ebene erhalten wird, die den Dummy-Gatestapel 74 umfasst, und die in 64B gezeigte Querschnittsansicht von der Ebene erhalten wird, die den Dummy-Gatestapel 74 nicht umfasst.
  • Die Padoxidschicht 26 und die Hartmaskenschicht 28, wie in 64B gezeigt, werden dann entfernt, und die sich ergebende Struktur ist in 65 gezeigt. Die dielektrische Schicht 64 wird dann entfernt. Als nächstes werden, wie in 66 gezeigt, Source/Drain-Bereiche 76 (die 76A und 76B umfassen) ausgebildet, gefolgt von der Ausbildung der CESL 78 und des ILD 80. In 67 werden das ILD 80 und die CESL 78 geätzt und der Source/Drain-Silizidbereich 84 wird auf dem Source/Drain-Bereich 76A ausgebildet. Der Kontaktstecker 86 wird ausgebildet, um den Source/Drain-Silizidbereich 84 elektrisch mit der vergrabenen Stromschiene 50 zu verbinden. Die dielektrische Hartmaske 90 wird ausgebildet, um den Kontaktstecker 86 abzudecken. Der Source/Drain-Silizidbereich 94 wird auf dem Source/Drain-Bereich 76B ausgebildet. Der Kontaktstecker 96 wird so ausgebildet, dass er elektrisch mit dem Source/Drain-Silizidbereich 94 verbunden ist. Die dielektrische Hartmaske 98 wird so ausgebildet, dass sie den Kontaktstecker 96 abdeckt. Dann werden der Kontaktstecker 102, die dielektrische Schicht 104 und die Metallleitung 106 (die eine vorderseitige Stromschiene sein kann) ausgebildet. Der Kontaktstecker 96 verbindet den Source/Drain-Silizidbereich 94 elektrisch mit der vorderseitigen Stromschiene 106. Damit sind die FinFETs 100A und 100B ausgebildet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die Dicke T1 der vergrabenen Stromschienen 50 im Bereich zwischen etwa 15 nm und etwa 60 nm. Die Breite W1 der vergrabenen Stromschienen 50 liegt im Bereich zwischen etwa 15 nm und etwa 40 nm. Der Abstand S1 zwischen den vergrabenen Stromschienen 50 und dem nächstgelegenen Halbleiterstreifen 30 liegt im Bereich zwischen etwa 6 nm und etwa 20 nm. Der Abstand S2 zwischen dem Kontaktstecker 86 und dem nächstgelegenen Halbleiterstreifen 30 liegt im Bereich zwischen etwa 6 nm und etwa 20 nm.
  • Die 68 bis 73 zeigen die Ausbildung von Durchkontaktierungen, die das Halbleitersubstrat 20 so durchdringen, dass sie mit dem vergrabenen Kontakt 48 verbunden sind. 68 zeigt die gleiche Struktur wie in 67, wobei einige Details nicht gezeigt sind, die aus 67 und den entsprechenden Ausbildungsprozessen erhalten werden können. Mit Bezug auf 69 wird die Ätzmaske 110 auf der Rückseite des Halbleitersubstrats 20 ausgebildet. Als nächstes wird, wie in 70 gezeigt, das Halbleitersubstrat 20 geätzt, um die Durchgangsöffnung 112 auszubilden, und dann wird die Ätzmaske 110 entfernt. 71 zeigt das Ätzen der dielektrischen Schicht 40, um die vergrabenen Kontakte 48 freizulegen. Als nächstes wird die Durchkontaktierung 116 ausgebildet, wie in 72 gezeigt. Es können einige Abschnitte der Halbleiterschicht 20A zwischen den abgerundeten unteren Flächen der vergrabenen Kontakte 48 verbleiben. 73 zeigt die Ausbildung von dielektrischen Schichten 118 und 128, Metalldurchkontaktierungen 120 und 124 und Metallleitungen 122 und 126. Die Metallleitungen 122 und 126 und die Durchkontaktierungen 120 und 124 sind mit den Durchkontaktierungen 116, den vergrabenen Kontakten 48 und den vergrabenen Stromschienen 50 verbunden, die ferner mit den FinFETs, beispielsweise den Source/Drain-Bereichen der FinFETs, verbunden sind.
  • Die 68 bis 73 zeigen die Ausbildung von Graben-Durchkontaktierungen 116. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung können Durchgangs-Durchkontaktierungen ausgebildet werden. Der Ausbildungsprozess und die resultierende Struktur sind im Wesentlichen die gleichen wie in den 25 bis 30 gezeigt, mit der Ausnahme, dass die Gräben 36 (und der vergrabene Kontakt 48) als abgerundete Oberflächen ausgebildet sind und keine Rautenformen haben.
  • 74 zeigt eine Unteransicht der Struktur mit den Graben-Durchkontaktierungen 116, wobei die vergrabenen Stromschienen 50, Durchkontaktierungen 116 und rückseitigen Metallleitungen 122 gezeigt sind, die als VDD-Stromleitungen und VSS-Stromleitungen verwendet werden.
  • Die 75 und 76 zeigen die Querschnittsansichten, die aus den Referenzquerschnitten 75-75 bzw. 76-76 in 74 erhalten werden. Mit Bezug auf 75 kann der Abstand D3 zwischen dem Boden der vergrabenen Stromschiene 50 und der hinteren Fläche des Halbleitersubstrats 20 im Bereich zwischen etwa 0,5 µm und etwa 2,5 µm liegen. Der Abstand D3 ist auch die summierte Höhe des vergrabenen Kontakts 48 und der Durchkontaktierung 116. Der Durchmesser D4 des abgerundeten vergrabenen Kontakts 48 kann im Bereich zwischen etwa 100 nm und etwa 400 nm liegen.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Eigenschaften. Die vergrabenen Stromschienen können einige der Stromschienen auf der Vorderseite ersetzen und die Dichte der Stromschienen auf der Vorderseite wird verringert. Es ist schwierig, die Durchkontaktierungen an der vergrabenen Stromschiene auszurichten, wenn keine vergrabenen Kontakte ausgebildet werden, und wenn Fehlausrichtungen auftreten, können Halbleiterstreifen beschädigt werden. Durch Ausbilden von vergrabenen Kontakten, die breiter als die jeweilige darüberliegende vergrabene Stromschiene sind, können die Durchkontaktierungen in dem Halbleitersubstrat leicht auf den vergrabenen Kontakten landen, und die Probleme der Fehlausrichtung werden beseitigt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren zum Ausbilden einer integrierten Schaltungsstruktur ein Ätzen eines Halbleitersubstrats zum Ausbilden von zwei Halbleiterstreifen, wobei sich die zwei Halbleiterstreifen über einem Volumenbereich des Halbleitersubstrats befinden; Ätzen des Volumenbereichs, um einen Graben in dem Volumenbereich des Halbleitersubstrats auszubilden; Ausbilden einer dielektrischen Auskleidungsschicht, die den Graben auskleidet; Ausbilden eines vergrabenen Kontakts in dem Graben; Ausbilden einer vergrabenen Stromschiene über dem vergrabenen Kontakt und mit diesem verbunden, wobei sich die vergrabene Stromschiene zwischen den beiden Halbleiterstreifen befindet; und Ausbilden von Isolationsbereichen auf gegenüberliegenden Seiten der zwei Halbleiterstreifen, wobei die vergrabene Stromschiene unter einem Abschnitt der Isolationsbereiche liegt. In einer Ausführungsform befindet sich die vergrabene Stromschiene auf einer gleichen Höhe wie ein Abschnitt der zwei Halbleiterstreifen. In einer Ausführungsform umfasst das Verfahren ferner das Vertiefen der Isolationsbereiche, wobei obere Abschnitte der zwei Halbleiterstreifen höher als die oberen Flächen der verbleibenden Abschnitte der Isolationsbereiche vorstehen, um eine erste Halbleiterfinne und eine zweite Halbleiterfinne auszubilden; Ausbilden eines ersten Source/Drain-Bereichs auf Grundlage der ersten Halbleiterfinne; und Ausbilden eines Kontaktsteckers, um den ersten Source/Drain-Bereich mit der vergrabenen Stromschiene und dem vergrabenen Kontakt zu verbinden. In einer Ausführungsform liegen die oberen Flächen der verbleibenden Abschnitte der Isolationsbereiche höher als eine obere Fläche der vergrabenen Stromschiene. In einer Ausführungsform umfasst das Ausbilden des Kontaktsteckers das Ätzen des Abschnitts der Isolationsbereiche, um eine Kontaktöffnung auszubilden, wobei die vergrabene Stromschiene gegenüber der Kontaktöffnung freigelegt wird; und Füllen der Kontaktöffnung, um den Kontaktstecker auszubilden. In einer Ausführungsform umfasst das Ausbilden des vergrabenen Kontakts: Ausbilden einer Keimschicht, die den Graben auskleidet, wobei die Keimschicht auf der dielektrischen Auskleidungsschicht liegt; Entfernen eines oberen Abschnitts der Keimschicht, wobei ein unterer Abschnitt der Keimschicht verbleibt; und Plattieren eines leitfähigen Materials ausgehend von dem unteren Abschnitt der Keimschicht. In einer Ausführungsform umfasst das Ätzen des Volumenbereichs zum Ausbilden des Grabens: Durchführen eines anisotropen Ätzens, um einen Abschnitt des Grabens auszubilden, der sich in den Volumenbereich erstreckt; und Durchführen eines isotropen Ätzens, um den Graben zu erweitern, wobei der Graben nach dem Erweitern eine Rautenform in der Querschnittsansicht hat. In einer Ausführungsform umfasst das Halbleitersubstrat: eine erste Halbleiterschicht; eine Silizium-Germaniumschicht über der ersten Halbleiterschicht; und eine zweite Halbleiterschicht über der Silizium-Germaniumschicht, wobei das Ätzen des Halbleitersubstrats das Ätzen der zweiten Halbleiterschicht und das Stoppen auf der Silizium-Germaniumschicht umfasst. In einer Ausführungsform umfasst das Ätzen des Volumenbereichs zum Ausbilden des Grabens: Durchätzen der Silizium-Germaniumschicht; und Durchführen einer Oxidation, um einen Teil der Silizium-Germaniumschicht zu oxidieren.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren zum Ausbilden einer integrierten Schaltungsstruktur ein Ausbilden eines ersten Halbleiterstreifens und eines zweiten Halbleiterstreifens über einem Volumenbereich eines Halbleitersubstrats; Ausbilden einer vergrabenen Stromschiene zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen, wobei sich die vergrabene Stromschiene auf derselben Höhe wie ein erster Abschnitt des ersten Halbleiterstreifens befindet; Ausbilden eines Source/Drain-Bereichs auf Grundlage eines zweiten Abschnitts des ersten Halbleiterstreifens, wobei der zweite Abschnitt höher als der erste Abschnitt liegt; Ausbilden eines vergrabenen Kontakts, der sich in den Volumenbereich des Halbleitersubstrats erstreckt; Ätzen des Volumenbereichs des Halbleitersubstrats, um eine Kontaktöffnung auszubilden, wobei der vergrabene Kontakt gegenüber der Kontaktöffnung ausgesetzt ist; und Füllen der Kontaktöffnung, um eine Durchkontaktierung auszubilden, wobei die Durchkontaktierung durch den vergrabenen Kontakt mit der vergrabenen Stromschiene elektrisch verbunden ist. In einer Ausführungsform umfasst das Verfahren ferner das Ausbilden eines Kontaktsteckers, der den Source/Drain-Bereich elektrisch mit der vergrabenen Stromschiene verbindet. In einer Ausführungsform umfasst das Ausbilden des vergrabenen Kontakts: Ätzen des Volumenbereichs von einer Vorderseite des Halbleitersubstrats, um einen Graben auszubilden, der sich in den Volumenbereich des Halbleitersubstrats erstreckt; und Füllen des Grabens mit einem leitfähigen Material, um den vergrabenen Kontakt auszubilden. In einer Ausführungsform umfasst das Ätzen des Volumenbereichs: Durchführen eines anisotropen Ätzens, um einen Abschnitt des Grabens auszubilden, der sich in den Volumenbereich erstreckt; und Durchführen eines isotropen Ätzens, um den Graben zu erweitern, wobei der Graben eine Rautenform in der Querschnittsansicht hat. In einer Ausführungsform wird das Ätzen des Volumenbereichs unter Verwendung von isotropem Ätzen durchgeführt, und eine Silizium-Germaniumschicht in dem Volumenbereich des Halbleitersubstrats ist nach dem Ätzen gegenüber dem Graben ausgesetzt. In einer Ausführungsform ist der vergrabene Kontakt so ausgebildet, dass er in einer Querschnittsansicht des vergrabenen Kontakts eine Rautenform aufweist. In einer Ausführungsform umfasst das Verfahren ferner ein Ausbilden einer Mehrzahl von zusätzlichen vergrabenen Kontakten in dem Volumenbereich, wobei die Mehrzahl von zusätzlichen vergrabenen Kontakten so mit dem vergrabenen Kontakt verbunden sind, dass sie einen länglichen Kontakt bilden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine integrierte Schaltungsstruktur ein Bulk-Halbleitersubstrat; einen ersten Halbleiterstreifen und einen zweiten Halbleiterstreifen über dem Bulk-Halbleitersubstrat und mit diesem verbunden; eine vergrabene Stromschiene zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen, wobei sich die vergrabene Stromschiene auf derselben Höhe wie ein erster Abschnitt des ersten Halbleiterstreifens befindet; einen vergrabenen Kontakt, der sich in das Bulk-Halbleitersubstrat erstreckt und elektrisch mit der vergrabenen Stromschiene verbunden ist; und eine Durchkontaktierung, die sich von einer hinteren Fläche des Bulk-Halbleitersubstrats zu dem vergrabenen Kontakt erstreckt. In einer Ausführungsform umfasst der vergrabene Kontakt einen ersten Abschnitt, der von einem Raum zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen überlappt wird; und einen zweiten Abschnitt und einen dritten Abschnitt, die von dem ersten Halbleiterstreifen bzw. dem zweiten Halbleiterstreifen überlappt werden. In einer Ausführungsform hat der vergrabene Kontakt eine Rautenform und ein oberer Abschnitt der Rautenform steht in Kontakt mit einer unteren Fläche der vergrabenen Stromschiene. In einer Ausführungsform hat der vergrabene Kontakt abgerundete Oberflächen.

Claims (20)

  1. Verfahren zum Ausbilden einer integrierten Schaltungsstruktur, wobei das Verfahren umfasst: Ätzen eines Halbleitersubstrats (20), um zwei Halbleiterstreifen (30) auszubilden, wobei sich die zwei Halbleiterstreifen (30) über einem Volumenbereich des Halbleitersubstrats (20) befinden; Ätzen des Volumenbereichs, um einen Graben (24, 36) in dem Volumenbereich des Halbleitersubstrats (20) auszubilden; Ausbilden einer dielektrischen Auskleidungsschicht (40), die den Graben (24, 36) auskleidet; Ausbilden eines vergrabenen Kontakts (48) in dem Graben (24, 36); Ausbilden einer vergrabenen Stromschiene (50) über dem vergrabenen Kontakt (48) und verbunden mit diesem, wobei die vergrabene Stromschiene (50) sich zwischen den beiden Halbleiterstreifen (30) befindet, und wobei der vergrabene Kontakt (48) eine größere Breite als die vergrabene Stromschiene (50) hat; und Ausbilden von Isolationsbereichen (65) auf entgegengesetzten Seiten der zwei Halbleiterstreifen (30), wobei die vergrabene Stromschiene (50) unter einem Abschnitt der Isolationsbereiche (65) liegt.
  2. Verfahren nach Anspruch 1, wobei sich die vergrabene Stromschiene (50) auf einer gleichen Höhe wie ein Abschnitt der zwei Halbleiterstreifen (30) befindet.
  3. Verfahren nach Anspruch 1 oder 2, ferner umfassend: Vertiefen der Isolationsbereiche (65), wobei obere Abschnitte der zwei Halbleiterstreifen (30) höher als obere Flächen der verbleibenden Abschnitte der Isolationsbereiche (65) vorstehen, um eine erste Halbleiterfinne (30) und eine zweite Halbleiterfinne (30) auszubilden; Ausbilden eines ersten Source/Drain-Bereichs (76A) auf Grundlage der ersten Halbleiterfinne (30); und Ausbilden eines Kontaktsteckers (86), um den ersten Source/Drain-Bereich (76) mit der vergrabenen Stromschiene (50) und dem vergrabenen Kontakt (48) zu verbinden.
  4. Verfahren nach Anspruch 3, wobei die oberen Flächen der verbleibenden Abschnitte der Isolationsbereiche (65) höher als eine obere Fläche der vergrabenen Stromschiene (50) liegen.
  5. Verfahren nach Anspruch 3 oder 4, wobei das Ausbilden des Kontaktsteckers (86) umfasst: Ätzen des Abschnitts der Isolationsbereiche (65), um eine Kontaktöffnung (82) auszubilden, wobei die vergrabene Stromschiene (50) gegenüber der Kontaktöffnung (82) freigelegt wird; und Füllen der Kontaktöffnung (82), um den Kontaktstecker (86) auszubilden.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden des vergrabenen Kontakts (48) umfasst: Ausbilden einer Keimschicht (42), die den Graben (24, 36) auskleidet, wobei die Keimschicht (42) auf der dielektrischen Auskleidungsschicht (40) liegt; Entfernen eines oberen Abschnitts der Keimschicht (42), wobei ein unterer Abschnitt der Keimschicht (42) verbleibt; und Plattieren eines leitfähigen Materials (46) ausgehend von dem unteren Abschnitt der Keimschicht (42).
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ätzen des Volumenbereichs zum Ausbilden des Grabens (24, 36) umfasst: Durchführen eines anisotropen Ätzens, um einen Abschnitt des Grabens (24, 36) auszubilden, der sich in den Volumenbereich erstreckt; und Durchführen eines isotropen Ätzens, um den Graben (24, 36) zu erweitern, wobei der Graben (24, 36) nach dem Erweitern eine Rautenform in einer Querschnittsansicht hat.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Halbleitersubstrat (20) umfasst: eine erste Halbleiterschicht (20A); Eine Silizium-Germaniumschicht (20B) über der ersten Halbleiterschicht (20A); und eine zweite Halbleiterschicht (20C) über der Silizium-Germaniumschicht (20B), wobei das Ätzen des Halbleitersubstrats (20) das Ätzen der zweiten Halbleiterschicht (20C) und das Stoppen auf der Silizium-Germaniumschicht (20B) umfasst.
  9. Verfahren nach Anspruch 8, wobei das Ätzen des Volumenbereichs zum Ausbilden des Grabens (24, 36) umfasst: Durchätzen der Silizium-Germaniumschicht (20B); und Durchführen einer Oxidation, um einen Abschnitt der Silizium-Germaniumschicht (20B) zu oxidieren.
  10. Verfahren zum Ausbilden einer integrierten Schaltungsstruktur, wobei das Verfahren umfasst: Ausbilden eines ersten Halbleiterstreifens (30) und eines zweiten Halbleiterstreifens (30) über einem Volumenbereich eines Halbleitersubstrats (20); Ausbilden einer vergrabenen Stromschiene (50) zwischen dem ersten Halbleiterstreifen (30) und dem zweiten Halbleiterstreifen (30), wobei sich die vergrabene Stromschiene (50) auf derselben Höhe wie ein erster Abschnitt des ersten Halbleiterstreifens (30) befindet; Ausbilden eines Source/Drain-Bereichs (76A, 76B) auf Grundlage eines zweiten Abschnitts des ersten Halbleiterstreifens (30), wobei der zweite Abschnitt höher als der erste Abschnitt liegt; Ausbilden eines vergrabenen Kontakts (48), der sich in den Volumenbereich eines Halbleitersubstrats (20) erstreckt, wobei der vergrabene Kontakt (48) eine größere Breite als die vergrabene Stromschiene (50) hat; Ätzen des Volumenbereichs des Halbleitersubstrats (20), um eine Kontaktöffnung (112, 112') auszubilden, wobei die Kontaktöffnung (112, 112') den vergrabene Kontakt (48) freilegt; und Füllen der Kontaktöffnung (112, 112'), um eine Durchkontaktierung (116) auszubilden, wobei die Durchkontaktierung (116) über den vergrabenen Kontakt (48) mit der vergrabenen Stromschiene (50) elektrisch verbunden ist.
  11. Verfahren nach Anspruch 10, das ferner ein Ausbilden eines Kontaktsteckers (86, 96) umfasst, der den Source/Drain-Bereich (76A, 76B) elektrisch mit der vergrabenen Stromschiene (50) verbindet.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Ausbilden des vergrabenen Kontakts (48) umfasst: Ätzen des Volumenbereichs von einer Vorderseite des Halbleitersubstrats (20), um einen Graben (24, 36) auszubilden, der sich in den Volumenbereich des Halbleitersubstrats (20) erstreckt; und Füllen des Grabens (36) mit einem leitfähigen Material (46), um den vergrabenen Kontakt (48) auszubilden.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei das Ätzen des Volumenbereichs umfasst: Durchführen eines anisotropen Ätzens, um einen Abschnitt des Grabens (24, 36) auszubilden, der sich in den Volumenbereich erstreckt; und Durchführen eines isotropen Ätzens, um den Graben (24, 36) zu erweitern, wobei der Graben (24, 36) eine Rautenform in einer Querschnittsansicht hat.
  14. Verfahren nach einem der Ansprüche 10 bis 12, wobei das Ätzen des Volumenbereichs unter Verwendung von isotropem Ätzen durchgeführt wird und eine Silizium-Germaniumschicht in dem Volumenbereich des Halbleitersubstrats (20) nach dem Ätzen gegenüber dem Graben (24, 36) ausgesetzt ist.
  15. Verfahren nach einem der Ansprüche 10 bis 14, wobei der vergrabene Kontakt (48) so ausgebildet wird, dass er in einer Querschnittsansicht des vergrabenen Kontakts (48) eine Rautenform hat.
  16. Verfahren nach einem der Ansprüche 10 bis 15, das ferner ein Ausbilden einer Mehrzahl von zusätzlichen vergrabenen Kontakten (48) in dem Volumenbereich umfasst, wobei die Mehrzahl von zusätzlichen vergrabenen Kontakten (48) so mit dem vergrabenen Kontakt (48) verbunden sind, dass sie einen länglichen Kontakt bilden.
  17. Integrierte Schaltungsstruktur, umfassend: ein Bulk-Halbleitersubstrat (20); einen ersten Halbleiterstreifen (30) und einen zweiten Halbleiterstreifen über dem Bulk-Halbleitersubstrat (20) und mit diesem verbunden; eine vergrabene Stromschiene (50) zwischen dem ersten Halbleiterstreifen (30) und dem zweiten Halbleiterstreifen (30), wobei die vergrabene Stromschiene (50) auf derselben Höhe wie ein erster Abschnitt des ersten Halbleiterstreifens liegt; einen vergrabenen Kontakt (48), der sich in das Bulk-Halbleitersubstrat (20) erstreckt und elektrisch mit der vergrabenen Stromschiene (50) verbunden ist, wobei der vergrabene Kontakt (48) eine größere Breite als die vergrabene Stromschiene (50) hat; und eine Durchkontaktierung (116), die sich von einer hinteren Fläche des Bulk-Halbleitersubstrats (20) zu dem vergrabenen Kontakt (48) erstreckt.
  18. Integrierte Schaltungsstruktur nach Anspruch 17, wobei der vergrabene Kontakt (48) umfasst: einen ersten Abschnitt, der von einem Raum zwischen dem ersten Halbleiterstreifen (30) und dem zweiten Halbleiterstreifen (30) überlappt wird; und einen zweiten Abschnitt und einen dritten Abschnitt, die von dem ersten Halbleiterstreifen (30) bzw. dem zweiten Halbleiterstreifen (30) überlappt werden.
  19. Integrierte Schaltungsstruktur nach Anspruch 17 oder 18, wobei der vergrabene Kontakt (48) eine Rautenform hat und ein oberer Abschnitt der Rautenform in Kontakt mit einer Bodenfläche der vergrabenen Stromschiene (50) steht.
  20. Integrierte Schaltungsstruktur nach Anspruch 17 oder 18, wobei der vergrabene Kontakt (48) abgerundete Oberflächen hat.
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