TWI715266B - 積體電路結構的形成方法及積體電路結構 - Google Patents

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江國誠
朱熙甯
程冠倫
王志豪
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Abstract

本發明實施例提供了蝕刻半導體基板以形成兩半導體條的方法。兩半導體條位於半導體基板的塊體部分上。此方法還包含蝕刻塊體部分以形成溝槽於半導體基板的塊體部分中、形成襯介電層且內襯於溝槽中、形成埋入式接觸件於溝槽中、形成埋入式電源導軌於埋入式接觸件上且連接至埋入式接觸件，其中埋入式電源導軌介於兩半導體條之間、以及形成隔離區於兩半導體條的兩側。埋入式電源導軌位於隔離區的一部分下方。

Description

積體電路結構的形成方法及積體電路結構
本發明實施例是關於半導體技術，特別是關於一種包含埋入式電源導軌的半導體結構。
現代積體電路係由電晶體、電容器、及其他形成於半導體基板上的裝置所組成。在基板上，這些裝置最初和彼此分離，且之後互相連接以形成功能電路(functional circuits)。典型的互連結構包含水平內連線，例如金屬導線(佈線)，以及垂直內連線，例如穿孔(via)及接觸件。
電源係透過電源導軌提供至積體電路，電源導軌位於積體電路的金屬層中。例如，底金屬層(M0或M1)可以包含複數條金屬導線，例如VDD電源導軌及VSS電源導軌。
本發明實施例提供一種積體電路結構的形成方法，包含蝕刻半導體基板以形成兩半導體條，其中兩半導體條位於半導體基板的塊體部分上；蝕刻塊體部分以形成溝槽於半導體基板的塊體部分中；形成襯介電層，其內襯於 溝槽中；形成埋入式接觸件於溝槽中；形成埋入式電源導軌，其連接至埋入式接觸件且位於其上，其中埋入式電源導軌介於兩半導體條之間；以及形成多個隔離區於兩半導體條的兩側，其中埋入式電源導軌位於隔離區的一部分下下方。
本發明實施例提供一種積體電路結構的形成方法，包含形成第一半導體條及第二半導體條於半導體基板的塊體部分上；形成埋入式電源導軌於第一半導體條及第二半導體條之間，其中埋入式電源導軌和第一半導體條的第一部分處於相同水平；基於第一半導體條的第二部分形成源極/汲極區，其中第二部分高於第一部分；形成埋入式接觸件，其延伸進入半導體基板的塊體部分；蝕刻半導體基板的該塊體部分以形成接觸開口，其中埋入式接觸件露出於接觸開口；以及填充接觸開口以形成導通孔，其中導通孔透過埋入式接觸件電性耦合至埋入式電源導軌。
本發明實施例提供一種積體電路結構，包含塊體半導體基板；第一半導體條及第二半導體條，位於塊體半導體基板上方，且連接至塊體半導體基板；埋入式電源導軌，介於第一半導體條及第二半導體條之間，其中埋入式電源導軌和第一半導體條的第一部分處於相同水平；埋入式接觸件，延伸進入塊體半導體基板且電性連接至埋入式電源導軌；以及導通孔，從塊體半導體基板的背面延伸至埋入式接觸件。
10:晶圓
20:半導體基板
20A,20B,20C:半導體層
24,36,112’:溝槽
26:墊氧化層
28:硬式罩幕層
30:半導體條
32,40,52,58,60,64,104,118,128:介電層
34,54,110:蝕刻罩幕
37:氧化矽鍺區
38:虛線
39-39,40-40,42-42,43-43:參考剖面
42:導電晶種層
44:犧牲材料
46:導電材料
48:埋入式接觸件
48A:上部
48B:中間部分
50:埋入式電源導軌
51:導電條
52:介電層
56:填充區
62:介電區
65:STI區
66:凹槽
68:半導體鰭片
70:虛置閘極介電質
72:虛置閘極
74:虛置閘極堆疊
76,76A,76B:源極/汲極區
78:接觸蝕刻停止層
80:層間介電質
82,92:接觸開口
84,94:源極/汲極矽化物區
86,96,102:接觸插塞
90,98:介電硬罩幕
100A,100B:鰭式場效電晶體
102:接觸插塞
106:正面電源導軌
112:穿孔開口
114:介電襯層
116:導通孔
120,124:穿孔
122,126:金屬線路
130:閘極堆疊
CW,W1,W2:寬度
CW2,S1,S2:間距
D1,D2,D3:距離
D4:直徑
T1:厚度
VDD,VSS:電源導軌
X,Y:方向
α1:傾斜角
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1-16、17A、17B、及18-24圖係根據一些實施例，繪示出形成埋入式電源導軌及菱形埋入式接觸件的中間階段的剖面圖。
第25至30圖係根據一些實施例，繪示出形成穿孔型導通孔的中間階段的剖面圖。
第31至36圖係根據一些實施例，繪示出形成溝槽型導通孔的中間階段的剖面圖。
第37圖係根據一些實施例，繪示出埋入式電源導軌、半導體鰭片、及接觸插塞的俯視圖。
第38圖係根據一些實施例，繪示出埋入式電源導軌及埋入式接觸件的仰視圖。
第39及40圖係根據一些實施例，繪示出第38圖中的結構的剖面圖。
第41圖係根據一些實施例，繪示出埋入式電源導軌及埋入式接觸件的仰視圖。
第42及43圖係根據一些實施例，繪示出第41圖中的結構的剖面圖。
第44-63、64A、64B、及65-67圖係根據一些實施例，繪示出形成埋入式電源導軌及圓形埋入式接觸件的中間階段的剖面圖。
第68至73圖係根據一些實施例，繪示出形成溝槽型導通孔的中間階段的剖面圖。
第74圖係根據一些實施例，繪示出埋入式電源導軌及埋入式接觸件的仰視圖。
第75及76圖係根據一些實施例，繪示出第74圖中的結構的剖面圖。
第77圖係根據一些實施例，繪示出形成埋入式電源導軌及埋入式接觸件的製 造流程。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「下方的(underlying)」、「在......之下」、「下」、「上方的(overlying)」、「上」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據各種實施例以提供埋入式電源導軌、埋入式接觸件、及其形成方法。形成埋入式電源導軌及埋入式接觸件的中間階段係根據一些實施例以繪示。討論了一些實施例的一些變化。在各種視圖和說明性實施例中，相似的參考數字用於代表相似的元件。根據本揭露的一些實施例，埋入式電源導軌形成於半導體基板中，且埋入式接觸件也形成於半導體基板中以具有比埋入式電 源導軌更大的寬度，使得半導體基板中的導通孔(through-via)可以著陸於埋入式接觸件而不會失準(misalignment)。
第1-16、17A、17B、及18-24圖係根據本揭露的一些實施例，繪示出形成埋入式電源導軌及菱形埋入式接觸件的中間階段的剖面圖。相應的製程也示意地反映在第77圖中的製造流程中。
第1圖繪示了最初的結構的剖面圖。最初的結構包含晶圓10，其更包含半導體基板20。半導體基板20可以是矽(silicon)基板、矽鍺(silicon germanium)基板、或由其他半導體材料形成的基板，例如三五族(III-V)化合物半導體材料。半導體基板20可以用P型或N型摻質摻雜。半導體基板20可以具有(100)或(001)表面平面。
蝕刻半導體基板20以形成半導體條30。各別的製程如第77圖中的製造流程200中的步驟202所說明。為了蝕刻半導體基板20，墊(pad)氧化層26及硬式罩幕(hard mask)層28形成於半導體基板20上，且接著被圖案化。墊氧化層26可以是由氧化矽(silicon oxide)形成的薄膜。根據本揭露的一些實施例，墊氧化層26是在熱氧化處理中形成，其中半導體基板20的頂表面層被氧化以形成墊氧化層26。墊氧化層26作為半導體基板20及硬式罩幕層28之間的黏著層。墊氧化層26也可以作為蝕刻硬式罩幕層28的蝕刻停止層。根據本揭露的一些實施例，硬式罩幕層28是利用，例如，低壓化學氣相沉積(Low-Pressure Chemical Vapor Deposition，LPCVD)，由氮化矽(silicon nitride)所形成。根據本揭露的其它實施例，硬式罩幕層28是透過矽的熱氮化(thermal nitridation)或電漿輔助化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)來形成。光阻(未顯示於第1圖中)形成於硬式罩幕層28上且接著被圖案化。如第2圖所 示，接著利用圖案化的光阻作為蝕刻罩幕來蝕刻硬式罩幕層28以形成圖案化的硬式罩幕層28。
接著，圖案化的硬式罩幕層28作為蝕刻罩幕被用於蝕刻墊氧化層26及基板20以形成溝槽24。介於溝槽24之間的部分的半導體基板20為半導體條30，從頂部觀看時可以具有細長的條狀。半導體條30位於半導體基板20的塊體(bulk)部分(也被稱為塊體半導體基板20)上並與之接觸。接著，形成介電層32，其可以是在形成於先前製程的結構側壁及頂表面上形成的保形(conformal)層。介電層32可以利用例如原子層沉積(Atomic Layer Deposition，ALD)、化學氣相沉積(Chemical Vapor Deposition，CVD)、或類似製程來沉積，因此介電層32形成為保形層。
接著，參照第2圖，形成並圖案化蝕刻罩幕34(可以由光阻形成)以露出介於兩相鄰半導體條30之間的空間。部分的介電層32先被移除(例如在非等向性蝕刻製程中)，使得底下的半導體基板20的頂表面露出。接著，蝕刻塊體半導體基板20以形成溝槽36，溝槽36可以是菱形。各別的製程如第77圖中的製造流程200中的步驟204所說明。菱形延伸至低於半導體條30的底部，且延伸進入半導體基板20的塊體部分。根據本揭露的一些實施例，蝕刻包含非等向性蝕刻製程(乾蝕刻製程)，及隨後的等向性蝕刻製程，例如濕蝕刻製程或乾蝕刻製程。例如，在非等向性蝕刻製程中，先形成溝槽36，其延伸至虛線38標記的位置，接著進行等向性蝕刻製程。等向性乾蝕刻製程可以利用C2F6、CF4、SO2、或HBr、Cl2、及O2的混合物、或HBr、Cl2、O2及CF2的混合物等來進行。等向性濕蝕刻製程可以利用KOH、四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、CH3COOH、NH4OH、H2O2、異丙醇(Isopropanol，IPA)、 或HF、HNO3、及H2O的溶液來進行。
非等向性蝕刻使溝槽36往下延伸進入塊體半導體基板，使得後續等向性蝕刻製程中溝槽36不會侵蝕(encroach)進半導體條30。藉由等向性蝕刻製程，半導體基板20面對溝槽36的表面係在(111)表面平面上。溝槽36水平延伸以具有大於相鄰半導體條30之間的距離的尺寸。此外，溝槽36自對準(self-aligned)至半導體條30之間的空間。另外，參照第38及41圖，溝槽36(被填充以形成埋入式接觸件48)的中心位置將會對準至沿Y方向延伸的直線，且溝槽36的中心是第28或41圖中菱形的中心。蝕刻罩幕34(第2圖)可以在非等向性蝕刻製程之後(但是在等向性蝕刻製程之前)或等向性蝕刻製程之後被移除。
介電層32接著(例如在等向性蝕刻製程中)被移除。接著，形成介電層40(其為襯層)以保護半導體條30的側壁，如第3圖所示。各別的製程如第77圖中的製造流程200中的步驟206所說明。介電層40係保形的，且形成襯層以保護半導體基板20面向溝槽36的露出的表面(包含(111)面)。介電層40係利用保形沉積方法，例如原子層沉積、化學氣相沉積、或類似製程來形成。介電層40可以由氧化矽、氮化矽、或其類似物所形成。
第4圖繪示了導電晶種層42的形成，其可以由含金屬的導電材料所形成，例如TiN、TaN、或其類似物。各別的製程如第77圖中的製造流程200中的步驟208所說明。此形成方法可以包含保形沉積方法，例如原子層沉積、化學氣相沉積、或類似製程。接著，施加(dispense)犧牲材料44以填充溝槽36。各別的製程如第77圖中的製造流程200中的步驟208所說明。犧牲材料44可以由光阻、高分子、或另一種類型的可以填充溝槽36的材料所形成。形成方法可以包含旋轉塗佈，然而其他由下而上的(bottom-up)沉積方法也可以使用，因為 其至少可以實質上完全填充溝槽36。如果犧牲材料44是利用沉積來形成，可以進行平坦化製程(例如化學機械拋光(Chemical Mechanical Polish，CMP)製程或機械研磨製程)以讓犧牲材料44的頂表面等高。
接著，如第5圖所示，犧牲材料44被回蝕(etched back)，直到剩下的犧牲材料44的頂表面低於半導體條30的底端。各別的製程如第77圖中的製造流程200中的步驟210所說明。剩下的犧牲材料44的頂表面可以接近、且可以高於、等高於、或低於溝槽36的側尖端(side tips)36A。選擇剩下的犧牲材料44的頂表面高度，使得後續形成的埋入式接觸件48(第7圖)可以完全填充溝槽36，且其中孔洞小或無孔洞。接著(例如在等向性蝕刻製程中)蝕刻導電晶種層42，使得高於剩下的犧牲材料44的頂表面的導電晶種層42的上部被蝕刻，而導電晶種層42的下部則被犧牲材料44保護。各別的製程如第77圖中的製造流程200中的步驟210所說明。在蝕刻製程後，犧牲材料44被移除，造成第6圖中所示的結構。各別的製程如第77圖中的製造流程200中的步驟212所說明。
第7圖繪示了導電材料46的沉積。各別的製程如第77圖中的製造流程200中的步驟214所說明。沉積製程可以包含例如鍍覆(plating)。導電材料46的頂表面可以高於半導體條30的底部。或者，導電材料46的頂表面可以和半導體條30的底部等高。在整個描述中，導電材料46及剩下的導電晶種層42合稱為埋入式接觸件48，根據一些實施例，其為埋入式菱形接觸件。
參照第7圖，雖然只繪示了單一個埋入式接觸件48，但此埋入式接觸件左側可以有埋入式接觸件48且與其連接，以及其右側可以有埋入式接觸件48與其連接。相鄰的埋入式接觸件48的連接如第25及31圖所示。第38及41圖繪示了複數個埋入式接觸件48的俯視圖，其與沿Y方向延伸的複數條直線對準。 對準同一條直線的複數個埋入式接觸件48(第38圖及41圖)的上部48A(第7圖)彼此分離，而對準同一條直線的複數個埋入式接觸件48(第38圖及41圖)的中間部分48B(第7圖)互連(interconnected)以形成加長的(elongated)埋入式接觸件，如第38及41圖所示。
第8圖繪示了埋入式電源導軌50的形成。各別的製程如第77圖中的製造流程200中的步驟216所說明。形成的過程可以包含利用化學氣相沉積製程沉積導電材料(例如鎢(tungsten)、鈷(cobalt)、或其類似物)、進行平坦化製程以使沉積的導電材料等高、以及回蝕導電材料。導電材料剩下的部分包含埋入式電源導軌50及導電條(conductive strips)51。埋入式電源導軌50和半導體條30的某些部分處於相同高度。
埋入式電源導軌50可以是細長的條，且複數個埋入式電源導軌50可以形成為彼此平行，如第38及41圖(俯視圖)所示，其中電源導軌50的縱向在X方向上。另一方面，從頂部觀看時，埋入式接觸件48也可以具有菱形，如第38及41圖所示。如第38及第41圖所示，電源導軌50的縱向垂直於互連的埋入式接觸件48的縱向。
接著，如第9圖所示，形成介電層52，再形成蝕刻罩幕54。根據本揭露的一些實施例，介電層52係由氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、或其類似物所形成。蝕刻罩幕54可以由光阻或其他類似材料形成。圖案化蝕刻罩幕54以覆蓋埋入式電源導軌50，且直接延伸蝕刻罩幕54於半導體條30的某些部分。接著蝕刻介電層52及介電層40，且利用蝕刻罩幕54定義圖案。導電條51也被蝕刻。最後的結構如第10圖所示。
第11至15圖繪示了隔離區的形成，隔離區有時被稱為淺溝槽隔離 區(Shallow Trench Isolation regions)。各別的製程如第77圖中的製造流程200中的步驟218所說明。第11圖繪示了填充區56的形成，其用於填充半導體條30之間的剩下的溝槽24(第10圖)。填充區56可以由SiN、SiON、或其類似物沉積形成。接著進行圖案化製程以移除一部分不直接位於電源導軌50上的沉積的介電材料。
第12圖繪示了介電層58及60的形成，介電層58及60由彼此相異的介電材料所形成。例如，介電層58及60可以分別由氧化矽及氮化矽所形成，且也可以使用其它介電材料。形成方法可以包含保形沉積方法，例如原子層沉積或化學氣相沉積。
第13圖繪示了介電材料的沉積，其用於形成介電區62。根據本揭露的一些實施例，介電區62係利用流動式化學氣相沉積(Flowable CVD，FCVD)、旋轉塗佈、原子層沉積、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)、化學氣相沉積、或類似製程來形成。介電區62可以包含含矽氧化物或其他類型的介電材料。介電區62可以由低介電常數(low-k)介電材料來形成，其具有低於約3.5或低於約3.0的介電常數。
參照第14圖，回蝕介電區62，再沉積並回蝕介電層64。介電層64可以由不同於介電區60的材料的介電材料形成，且可以具有高於介電區62的密度。例如，介電層64可以由高介電常數(high-k)介電材料形成，例如氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽酸鹽、及其組合。
第15圖繪示了平坦化製程(例如化學機械拋光或機械研磨製程)後的結構。介電層64可以作為用於平坦化製程的化學機械拋光停止層。介電層58及60剩下的部分及介電區62及64合稱為STI區65。此外，介電層52及填充區56 介於半導體條30之間的部分也合稱為STI區65。
接著，參照第16圖，凹蝕介電層40、52、58、及60，形成凹槽66。半導體條30的側壁因此露出。根據本揭露的一些實施例，凹槽66具有高於埋入式電源導軌50的頂表面的底部。以下將半導體條30高於凹槽66底部的部分稱為半導體鰭片68或突出鰭片68。各別的製程如第77圖中的製造流程200中的步驟220所說明。
接著參照第16圖，形成虛置閘極(dummy gate)介電層70。根據本揭露的一些實施例，虛置閘極介電層70由氧化物所形成，例如氧化矽、及其他介電材料/結構，例如可以使用氮化矽。
第17A圖繪示了虛置閘極層72的形成。虛置閘極層72可以利用例如多晶矽(polysilicon)來形成，也可以利用其他材料。接著圖案化虛置閘極72及虛置閘極介電層70以形成虛置閘極堆疊(stack)74。各別的製程如第77圖中的製造流程200中的步驟222所說明。虛置閘極堆疊74包含虛置閘極72及虛置閘極介電層70，且形成細長的條，其跨越複數個半導體鰭片68。在圖案化製程中，介電層64保護下方的(underlying)介電區62不被蝕刻(如第17B圖所示)。當以第17A圖所示的結構的俯視圖觀看時，閘極堆疊74的縱向和半導體鰭片68的縱向互相垂直。在圖案化虛置閘極72及虛置閘極介電層70後，形成閘極間隔物(未顯示，非位於所繪示的平面中)於虛置閘極堆疊74的側壁上。根據本揭露的一些實施例，閘極間隔物由介電材料所形成，例如氮化矽、氧化矽、氮碳化矽(silicon carbo-nitride)、氮氧化矽(silicon oxynitride)、氮碳氧化矽(silicon oxy-carbo-nitride)、或其類似物，且可以具有單層結構或多層結構，包含複數層介電層。
第17B圖繪示了和第17A圖相同的結構，除了第17B圖是從移除了虛置閘極72及虛置閘極介電層70的平面所獲得，而第17A圖是從保留了虛置閘極72及虛置閘極介電層70的平面所獲得。用來獲得第17A圖及第17B圖的平面彼此平行。
第18至24圖繪示了後續的製程，且第18至24圖所示的剖面圖係和第17B圖所示的參考剖面相同的參考剖面。因此如第17A圖中所示的虛置閘極堆疊74並未顯示於第18至24圖的平面。如第17B圖中的硬式罩幕層28及墊氧化層26在蝕刻製程中被移除，形成如第18圖所示的結構。各別的製程如第77圖中的製造流程200中的步驟224所說明。半導體鰭片68的頂表面及側壁係露出的。接著移除介電層64。
接著，如第19圖所示，形成源極/汲極區76A及76B(合稱為源極/汲極區76)。各別的製程如第77圖中的製造流程200中的步驟226所說明。形成過程可以包含凹蝕半導體鰭片68未被虛置閘極堆疊74(第17A圖)覆蓋的部分以形成凹槽，且從凹槽磊晶成長源極/汲極區。根據本揭露的一些實施例，磊晶區76包含矽鍺(silicon germanium)、矽、或碳化矽(silicon carbon)。取決於最後的鰭式場效電晶體是P型鰭式場效電晶體或是N型鰭式場效電晶體，可以隨著磊晶的進行原位摻雜P型或N型雜質。例如，當最後的鰭式場效電晶體是P型鰭式場效電晶體時，可以成長矽硼(silicon boron，SiB)、矽鍺硼(silicon germanium boron，SiGeB)、GeB、或其類似物。相對地，當最後的鰭式場效電晶體是N型鰭式場效電晶體時，可以成長矽磷(silicon phosphorous，SiP)、矽碳磷(silicon carbon phosphorous，SiCP)、矽、或其類似物。根據本揭露的替代的實施例，磊晶區76是由三五族化合物半導體所形成，例如GaAs、InP、GaN、InGaAs、 InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其組合、或其多層(multi-layers)。源極/汲極區76水平地延展，且可以形成刻面(facet)。源極/汲極區76A及76B可以具有相同的導電型(conductivity type)，或可以是相反的導電型。
第19圖也繪示了接觸蝕刻停止層(Contact Etch Stop Layer，CESL)78及層間介電質(Inter-Layer Dielectric，ILD)80的形成。各別的製程如第77圖中的製造流程200中的步驟228所說明。接觸蝕刻停止層78可以由氧化矽、氮化矽、氮碳化矽、或其類似物所形成。接觸蝕刻停止層78可以利用保形沉積方法來形成，例如原子層沉積或化學氣相沉積。層間介電質80可以包含利用例如流動式化學氣相沉積、旋轉塗佈、化學氣相沉積、或其他沉積方法來形成的介電材料。層間介電質80也可以由含氧介電材料所形成，其可以是矽氧(silicon-oxide)基介電質，例如四乙基正矽酸鹽(Tetra Ethyl Ortho Silicate，TEOS)氧化物、電漿輔助化學氣相沉積氧化物(包含SiO2)、磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻硼磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、或其類似物。進行平坦化製程(例如化學機械拋光製程或機械研磨製程)以使層間介電質80及虛置閘極堆疊74(第17A圖)的頂表面彼此等高。
形成層間介電質80後，如第17A圖所示的虛置閘極堆疊74可以用替換閘極堆疊(replacement gate stack)取代，其在第37圖中被繪示為閘極堆疊130。對應的製程可以包含蝕刻虛置閘極74以形成凹槽於層間介電質80中、形成延伸進入凹槽的替換閘極介電層、形成含金屬的層於閘極介電層上、及進行平坦化製程以移除過剩的部分的閘極介電層及含金屬的層，剩下的部分的閘極介電層及含金屬的層分別形成替換閘極介電質及替換閘極。
形成替換閘極堆疊後，參照第20圖，形成接觸開口(contact opening)82。各別的製程如第77圖中的製造流程200中的步驟230所說明。接觸開口82的形成包含蝕刻接觸蝕刻停止層78及層間介電質80。此外，介電層52及填充區56位於接觸開口82下且露出於接觸開口82的部分也被蝕刻，直到露出埋入式電源導軌50。源極/汲極區76A也露出。另一方面，源極/汲極區76B可以被層間介電質80覆蓋，且不露出。
參照第21圖，形成源極/汲極矽化物區84及接觸插塞(contact plug)86。各別的製程如第77圖中的製造流程200中的步驟232所說明。為了形成源極/汲極矽化物區84，沉積金屬層(例如Ti層)，其延伸進入接觸開口82。可以形成金屬氮化物蓋層。接著進行退火製程，使金屬層與源極/汲極區76A的頂部反應以形成矽化物區84。接著，先前形成的金屬氮化物層留下且不被氧化，或是被移除，且接著沉積新的金屬氮化物層(例如氮化鈦(titanium nitride)層)。接著將金屬填充材料(例如鎢(tungsten)、鈷(cobalt)等)填入接觸開口，再平坦化以移除過剩的材料，產生源極/汲極接觸插塞86。因此形成鰭式場效電晶體100A。
參照第22圖，例如在蝕刻製程中，凹蝕接觸插塞86。所形成的凹槽接著以介電材料填充，其可以是氮化矽、氮氧化矽、氧化矽、或其類似物。接著進行平坦化製程以移除過剩的部分的介電材料，產生介電硬罩幕90。
參照第23圖，形成接觸開口92。接觸開口92的形成包含蝕刻接觸蝕刻停止層78及層間介電質80以至少露出源極/汲極區76B的頂表面。
參照第24圖，形成源極/汲極矽化物區94及接觸插塞96。源極/汲極矽化物區94及接觸插塞96的形成過程及材料分別和源極/汲極矽化物區84及接 觸插塞86相似。因此不討論其細節。因此形成鰭式場效電晶體100B。
接著，凹蝕接觸插塞96，形成介電硬罩幕98。介電硬罩幕98可以由氮化矽、氮氧化矽、氧化矽、或其類似物形成，且介電硬罩幕90及98可以由相同的介電材料或不同的介電材料所形成。接著，在介電硬罩幕98中形成接觸插塞102以連接至接觸插塞96。接著形成介電層104及金屬線路(metal line)106(根據一些實施例為正面(front-side)電源導軌)。各別的製程如第77圖中的製造流程200中的步驟234所說明。根據本揭露的一些實施例，介電層104係由低介電常數介電材料所形成，其可以具有低於約3.0的介電常數。金屬線路106可以包含擴散阻障層及填充金屬。例如，擴散阻障層可以由TiN、TaN、Ti、Ta、或其類似物所形成。填充金屬可以由例如銅所形成。
如第24圖中例示性的實施例所示，可以形成埋入式電源導軌50及正面電源導軌106，且分別從鰭式場效電晶體的背面及正面連接至積體電路裝置。隨著埋入式電源導軌50的形成，只需要更少的正面電源導軌106。
根據本揭露的一些實施例，埋入式電源導軌50的厚度T1介於約20奈米至約60奈米的範圍。埋入式電源導軌50的寬度W1介於約20奈米至約40奈米的範圍。埋入式電源導軌50及半導體條30之間的間距S1介於約6奈米至約20奈米的範圍。接觸插塞86及半導體條30之間的間距S2介於約6奈米至約20奈米的範圍。
第25至36圖繪示了導通孔(through-vias)的形成，此導通孔從半導體基板20的背面延伸進入半導體基板20以電性連接至埋入式接觸件48及埋入式電源導軌50。各別的製程如第77圖中的製造流程200中的步驟236所說明。第25至30圖繪示了穿孔型導通孔的形成，而第31至36圖繪示了溝槽型導通孔的形 成。如第25至31圖所示的製程自第24圖中所示的結構接續。第24圖中所示的一些部件並未繪示於第25至36圖，且這些部件可以參照第24圖及其相應的形成過程。此外，第25至36圖為上下顛倒顯示，而在實際上的製程中，晶圓10可以使半導體基板20的背面朝上，與第25至36圖所示相反。
參照第25圖，繪示了如第24圖中所示的晶圓10的剖面圖。也繪示了埋入式電源導軌50及埋入式接觸件48。接著，如第26圖所示，形成並圖案化蝕刻罩幕110，其可以是光阻。如第27圖所示，利用蝕刻罩幕110蝕刻半導體基板20以定義圖案，以形成穿孔開口112。穿孔開口112穿過半導體基板20，且介電層40露出於穿孔開口112。接著蝕刻介電層40露出的部分以露出埋入式接觸件48，所得結構如第28圖所示。埋入式接觸件48的底端部分也可以被蝕刻。如第26圖所示的光阻110接著被移除。此外，介電襯層114形成於穿孔開口112的側壁。介電襯層114可以由氧化物、氮化物、及其類似物所形成。形成過程可以包含毯覆式(blanket)沉積保形的介電層，且進行非等向性蝕刻以移除水平部分的保形的介電層。
第29圖繪示了利用導電材料填充接觸開口112以形成導通孔116。導通孔116可以由鎢、銅、鈷、或其類似物所形成，且可以包含或不包含由氮化鈦、氮化鉭、鈦、鉭、或其類似物所形成的阻障層。導通孔116和埋入式接觸件48物理性接觸，且接觸面的寬度CW1大於半導體條30之間的間距CW2。例如，其比例CW1/CW2可以約大於2，且可以介於約2至約10的範圍中。因此，失準(misalignment)的可能性非常低。與此相比，如果沒有形成埋入式接觸件48，形成的導通孔將會延伸自半導體基板20的背面，且著陸於埋入式電源導軌50。因此更可能具有失準的問題，且如果失準發生，對應的導通孔可能會著陸 於半導體條30，造成高漏電流及/或裝置失效(failure)。
第30圖繪示了介電層118及128、金屬穿孔120及124、及金屬線路122及126的形成。金屬線路122及126及穿孔120及124電性連接至導通孔116、埋入式接觸件48、及埋入式電源導軌50，埋入式電源導軌50更連接至鰭式場效電晶體，例如鰭式場效電晶體的源極/汲極區。
第31至36圖繪示了溝槽型導通孔的形成。製程的細節和第25至30圖中所示的製程相似，除了最後的導通孔116具有條(細長的)的形狀。第31圖繪示了第24圖中所示的結構，除了複數個埋入式接觸件48彼此連接，如同細長的條。接著，如第32圖所示，形成並圖案化光阻110。所繪示的部分的半導體基板20透過光阻110的開口露出。接著，參照第33圖，藉由蝕刻半導體基板20(未顯示於所繪示的區域)形成溝槽112’。在第34圖中，蝕刻介電層40露出的部分以露出埋入式接觸件48。在後續的製程中，形成和第28圖中的介電襯層114相似的介電襯層(未顯示於所繪示的區域)，接著形成導通孔116，如第35圖所示。第36圖繪示了介電層118及128、穿孔120及124、及金屬線路122及126的形成。
根據一些實施例，第41圖繪示了第36圖中所示的結構的仰視圖。導通孔116形成為細長的穿孔，且著陸於多個埋入式接觸件48，上述多個埋入式接觸件48互連為加長的接觸件。因此每個導通孔116連接至複數個菱形埋入式接觸件48。
第37圖繪示了第24圖中所示的結構的一部分的配置，其中半導體鰭片68具有位於X方向的縱向，且閘極堆疊130具有位於Y方向的縱向。埋入式電源導軌50透過接觸插塞86電性連接至源極/汲極區76A。在第37圖的右側，繪示了複數個金屬線路106，其位在鰭式場效電晶體上方的金屬層中。金屬線路106 實際上直接在第37圖左側的區域上方延伸，且可以通過接觸插塞96電性連接至源極/汲極區76B。
第38圖繪示了具有穿孔型導通孔(第30圖)的結構的仰視圖，其中繪示了埋入式電源導軌50、背面金屬線路122及126、及導通孔116。背面金屬線路122及126可以用作VDD電力線路(power lines)及VSS電力線路。導通孔116形成為不連續的穿孔，其形狀可以包含但不限於方形、圓形、六邊形等。
第39及40圖繪示了分別得自第38圖中的參考剖面39-39及40-40的剖面圖。參照第40圖(及第43圖)，介於埋入式電源導軌50及半導體基板20的背面之間的距離D1可以介於約0.5微米至約2.5微米之間的範圍中。距離D1也是埋入式接觸件48及導通孔116的合併高度。菱形埋入式接觸件48的相對尖端的距離D2可以介於約150奈米至約400奈米之間的距離。菱形埋入式接觸件48的傾斜的側壁的傾斜角α1可以介於約53°至約56°的範圍。
第41圖繪示了具有溝槽型導通孔的結構的仰視圖。第42及43圖繪示了分別得自第41圖中的參考剖面42-42及43-43的剖面圖。所繪示的結構和第38至40圖所示的結構相似，除了形成細長的導通孔116。因此在此不再重複細節。
根據本揭露的替代的實施例，第44至67圖繪示了形成鰭式場效電晶體、埋入式電源導軌、及埋入式接觸件的中間階段的剖面圖。除非另有說明，這些實施例中的組件(components)的材料及形成過程與類似的組件實質上相同，類似的組件於第1至24圖中所示的實施例中由類似的參考數字表示，除了形成蝕刻停止層(例如矽鍺層)，使得在後續溝槽的形成中採用等向性蝕刻，而非先非等向性蝕刻再等向性蝕刻(如第2圖中所示)。因此關於第44至67圖中的構件的形成過程及材料的細節可以見於第1至24圖所示的實施例的討論中，除非 另有說明。
參照第44圖，形成半導體基板20。半導體基板20可以包含半導體層20A、位於半導體層20A上的半導體層20B、及位於SiGe層20B上的半導體層20C。半導體層20B可以是矽鍺(SiGe)層或另一種類型的結晶材料(例如半導體材料)，此結晶材料可以相對於半導體層20A及半導體層20C產生足夠的蝕刻選擇性。在後續的討論中，半導體層20B稱為SiGe層20B，儘管半導體層20B可以由其他材料所形成。SiGe層20B及半導體層20C可以透過磊晶來形成。根據本揭露的一些實施例，半導體層20A及半導體層20C由結晶矽所形成，其中可以不含鍺。半導體層20B可以由結晶SiGe所形成。SiGe層20B的鍺原子百分比可以介於約30%至約100%的範圍。根據本揭露的一些實施例，SiGe層20B的厚度在約5奈米至約50奈米的範圍內。半導體層20C也可以由其他類型的半導體材料所形成，例如三五族化合物半導體材料。
參照第45圖，形成圖案化的墊氧化層26及硬式罩幕層28。接著利用圖案化的硬式罩幕層28作為蝕刻罩幕以蝕刻半導體層20C，形成如第45圖所示的半導體條30。在蝕刻製程中，SiGe層20B用作蝕刻停止層，且SiGe層20B的頂表面是露出的。蝕刻選擇性，即半導體層20C的蝕刻速率相對於SiGe層20B的蝕刻速率的比例足夠高，使得SiGe層20B實質上不受損傷(undamaged)。例如，蝕刻選擇性可以高於約20或高於約50。第46圖也繪示了保形的介電層32的形成，其為透過保形沉積方法來形成，例如原子層沉積或化學氣相沉積。
接著，如第47圖所示，形成圖案化的蝕刻罩幕34，且圖案化的蝕刻罩幕34覆蓋半導體條30，而一部分介於相鄰半導體條30之間的蝕刻罩幕34被移除。接著進行蝕刻製程以蝕刻露出的部分的介電層32及下方的部分的SiGe層 20B，產生如第48圖所示的結構。在蝕刻製程中，半導體層20A係用作蝕刻停止層，使得其頂表面露出。因此溝槽36形成為延伸進入SiGe層20B。如果從上觀看，溝槽36係複數個不連續的溝槽36的其中一個，複數個不連續的溝槽36對齊為一直線(第74圖)。溝槽36的俯視形狀可以選自且不限於方形、長方形、圓形等。此外，參照第74圖(晶圓10的仰視圖)，不連續的溝槽36的位置將會對齊至在Y方向上延伸的直線。在蝕刻製程後，蝕刻罩幕34(第47圖)被移除。
參照第48圖，根據本揭露的一些實施例，進行氧化處理。氧化可以在含氧環境下進行，例如包含空氣於其中的烘箱(oven)。氧化可以在介於約400℃至約700℃的溫度範圍下進行。在氧化處理後，形成氧化矽鍺(silicon germanium oxide，SiGeO)區37。如果在俯視圖中觀察，氧化矽鍺區37形成環繞溝槽36的完整圓圈。根據本揭露的一些實施例，氧化矽鍺區37的寬度W2可以介於1奈米至約30奈米的範圍中。根據替代的實施例，氧化處理可跳過。氧化矽鍺區37被繪示為虛線以代表根據一些實施例，其可以形成或不形成。雖然氧化物也形成在半導體層20A的表面上，當半導體層20A由矽所形成時，其氧化速率明顯低於SiGe，且產生的氧化矽未繪示於第48圖。
參照第49圖，例如，利用侵蝕半導體層20A但不侵蝕SiGe層20B及介電層32的蝕刻氣體或蝕刻液來蝕刻半導體層20A。因此溝槽36往下延伸進入半導體層30A。此蝕刻為等向性的。因為在等向性蝕刻前沒有進行非等向性蝕刻，溝槽36的側壁(未顯示於圖中)及底部係圓化的(rounded)，而不是在(111)表面平面上。在等向性蝕刻中，氧化矽鍺區37及SiGe層20B作為保護層以保護半導體條30不被蝕刻。此外，氧化矽鍺區37可以具有比SiGe層20B更低的蝕刻速率。氧化矽鍺區37及SiGe層20B的底面露出於溝槽36。如第74圖所示，相鄰的溝 槽36互連以形成在Y方向延伸的細長的條。
接著，移除介電層32，且形成介電層40，如第50圖所示。介電層40形成為保形層(例如利用原子層沉積)，其保護氧化矽鍺區37及SiGe層20B的側壁及底面。此外，露出於溝槽36的塊體(bulk)半導體基板20的頂表面也被介電層40保護。
第51圖繪示了導電晶種層42及犧牲材料44的形成。導電晶種層42可以利用原子層沉積或化學氣相沉積來形成。犧牲材料44可以實質上完全填充溝槽36，且可以進一步將半導體條30嵌入其中。
第52圖繪示了犧牲材料44的凹蝕。剩餘的犧牲材料44具有低於SiGe層20B之底面的頂表面。犧牲材料44在溝槽36外的部分被完全移除，且犧牲材料44的底部留在溝槽36中。接著，蝕刻導電晶種層42。被犧牲材料44保護的底部之導電晶種層42不被蝕刻，且在蝕刻後保留，然而導電晶種層42未被保護的部分則被移除。接著，剩餘的犧牲材料44被移除，所產生的結構如第53圖所示。
第54圖繪示了導電材料46的形成，其可以透過鍍覆來形成。導電材料46填充溝槽36。因此形成包含導電晶種層42及導電材料46的埋入式接觸件48。根據本揭露的一些實施例，埋入式接觸件48的頂表面等高或高於SiGe層20B的頂表面。
參照第55圖，透過例如沉積、可能的平坦化、及回蝕製程，形成埋入式電源導軌50及導電條51。因此，至少一部分，且可能整體的埋入式電源導軌50和半導體條30的下部處於相同水平。
參照第56圖，將介電層52沉積為保形層。接著形成並圖案化蝕刻 罩幕54。在後續的製程中，如第57圖所示，蝕刻複數個層及區域。在蝕刻製程中，蝕刻罩幕54用於先蝕刻露出部分的介電層52，且因此露出下方的導電條51。接著蝕刻露出的導電條51。接著，下方的部分之露出的介電層40也被蝕刻。因此露出SiGe層20B的頂表面。
參照第58圖，填充區56係用於填充相鄰半導體條30之間的凹槽。接著形成介電層58及60，如第59圖所示。接著，介電區62形成為具有平坦頂表面，如第60圖所示，再凹蝕介電區62、填充且平坦化介電層64、及回蝕介電層64。所產生的結構如第61圖所示。
第62圖繪示了平坦化製程，其中介電層64係作為停止層以停止平坦化。接著，如第63圖所示，凹蝕介電層40、52、58、及60，使凹槽66形成。因此露出半導體條30的側壁。根據本揭露的一些實施例，凹槽66具有高於埋入式電源導軌50之頂表面的底部。半導體條30高於凹槽66底部的部分以下被稱為半導體鰭片68或突出鰭片68。
第64A圖繪示了虛置閘極堆疊74的形成，其包含虛置閘極介電質70及虛置閘極72。第64B圖顯示了和如第64A圖所示相同的結構，除了第64A圖的剖面圖是得自含有虛置閘極堆疊74的平面，而第64B圖的剖面圖是得自不包含虛置閘極堆疊74的平面。
如第64B圖所示的墊氧化層26及硬式罩幕層28接著被移除，所產生的結構如第65圖所示。介電層64接著被移除。接著，如第66圖所示，形成源極/汲極區76(包含76A及76B)，再形成接觸蝕刻停止層78及層間介電質80。在第67圖中，層間介電質80及接觸蝕刻停止層78被蝕刻，而源極/汲極矽化物區84形成於源極/汲極區76A上。形成接觸插塞86以電性連接源極/汲極矽化物區84至 埋入式電源導軌50。形成介電硬罩幕90以覆蓋接觸插塞86。源極/汲極矽化物區94形成於源極/汲極區76B上。形成接觸插塞96以電性連接至源極/汲極矽化物區94。形成介電硬罩幕98以覆蓋接觸插塞96。接著形成接觸插塞102、介電層104、及金屬線路106(可以是正面電源導軌)。接觸插塞96電性連接源極/汲極矽化物區94至正面電源導軌106。因此形成鰭式場效電晶體100A及100B。
根據本揭露的一些實施例，埋入式電源導軌50的厚度T1介於約15奈米至約60奈米的範圍。埋入式電源導軌50的寬度W1介於約15奈米至約40奈米的範圍。埋入式電源導軌50及最接近的半導體條30之間的間距S1介於約6奈米至約20奈米的範圍。接觸插塞86及最接近的半導體條30之間的間距S2介於約6奈米至約20奈米的範圍。
第68至73圖繪示了穿過半導體基板20以連接至埋入式接觸件48的導通孔的形成。第68圖繪示了和第67圖中相同的結構，一些可見於第67圖及對應形成過程的細節沒有顯示。參照第69圖，蝕刻罩幕110形成於半導體基板20的背面。接著，如第70圖所示，蝕刻半導體基板20以形成穿孔開口112’，再移除蝕刻罩幕110。第71圖繪示了蝕刻介電層40以露出埋入式接觸件48。接著，形成導通孔116，如第72圖所示。可以在埋入式接觸件48的圓化的底面之間留下一些部分的半導體層20A。第73圖繪示了介電層118及128、金屬穿孔120及124、以及金屬線路122及126的形成。金屬線路122及126和穿孔120及124連接至導通孔116、埋入式接觸件48、及埋入式電源導軌50，埋入式電源導軌50再連接至鰭式場效電晶體，例如鰭式場效電晶體的源極/汲極區。
第68至73圖繪示了溝槽型導通孔116的形成。根據本揭露的替代的實施例，可以形成穿孔型導通孔。形成過程及產生的結構實質上和第25至30 圖所示的一樣，除了溝槽36(及埋入式接觸件48)形成為圓化的表面而非具有菱形。
第74圖繪示了具有溝槽型導通孔116的結構的仰視圖，其中繪示了埋入式電源導軌50、導通孔116、背面金屬線路122(作為VDD電源導軌及VSS電源導軌)。
第75及76圖繪示了分別得自第74圖中的參考剖面75-75及76-76的剖面圖。參照第75圖，埋入式電源導軌50的底部及半導體基板20的背面之間的距離D3可以介於約0.5微米至約2.5微米之間的範圍。距離D3也是埋入式接觸件48及導通孔116的合併高度。圓化的埋入式接觸件48的直徑D4可以介於約100奈米至約400奈米的範圍。
本揭露的實施例具有一些有利的特徵。埋入式電源導軌可以取代一些正面電源導軌，且可以減少正面電源導軌的密度。如果沒有形成埋入式接觸件，很難對準導通孔至埋入式電源導軌，且如果失準發生，半導體條可能會受損。藉由形成埋入式接觸件(比各別的上方的埋入式電源導軌還寬)，半導體基板中的導通孔可以輕易地著陸於埋入式接觸件，且減少失準的問題。
根據本揭露的一些實施例，形成積體電路結構的方法包含蝕刻半導體基板以形成兩半導體條，其中兩半導體條位於半導體基板的塊體部分上；蝕刻塊體部分以形成溝槽於半導體基板的塊體部分中；形成襯介電層，其內襯於溝槽中；形成埋入式接觸件於溝槽中；形成埋入式電源導軌，其連接至埋入式接觸件且位於其上，其中埋入式電源導軌介於兩半導體條之間；以及形成多個隔離區於兩半導體條的兩側，其中埋入式電源導軌位於隔離區的一部分下方。在一個實施例中，埋入式電源導軌和兩半導體條的一部分處於相同水平。 在一個實施例中，方法更包含凹蝕隔離區，其中兩半導體條的多個頂部突出且高於隔離區的剩餘部分的多個頂表面以形成第一半導體鰭片及第二導體鰭片；基於第一半導體鰭片形成第一源極/汲極區；以及形成接觸插塞以電性連接第一源極/汲極區至埋入式電源導軌及埋入式接觸件。在一個實施例中，剩餘部分的隔離區的頂表面高於埋入式電源導軌的頂表面。在一個實施例中，接觸插塞的形成包含蝕刻部分的隔離區以形成接觸開口，其中埋入式電源導軌露出於接觸開口；以及填充接觸開口以形成接觸插塞。在一個實施例中，形成埋入式接觸件包含：形成晶種層襯於溝槽，晶種層在襯介電層上；移除晶種層頂部，留下晶種層底部；以及自晶種層底部開始電鍍導電材料。在一個實施例中，蝕刻塊體部分以形成溝槽包含：進行非等向性蝕刻以形成一部分延伸進入塊體部分的溝槽；以及進行等向性蝕刻以擴展溝槽，其中在擴展之後，溝槽具有菱形的剖面圖形狀。在一個實施例中，半導體基板包含：第一半導體層；矽鍺層位於第一半導體層上；以及第二半導體層位於矽鍺層上，其中蝕刻半導體基板包含蝕刻第二半導體層並在矽鍺層停止。在一個實施例中，蝕刻塊體部分以形成溝槽包含：蝕穿矽鍺層；以及進行氧化以氧化一部分矽鍺層。
根據本揭露的一些實施例，形成積體電路結構的方法包含形成第一半導體條及第二半導體條於半導體基板的塊體部分上；形成埋入式電源導軌於第一半導體條及第二半導體條之間，其中埋入式電源導軌和第一半導體條的第一部分處於相同水平；基於第一半導體條的第二部分形成源極/汲極區，其中第二部分高於第一部分；形成埋入式接觸件，其延伸進入半導體基板的塊體部分；蝕刻半導體基板的該塊體部分以形成接觸開口，其中埋入式接觸件露出於接觸開口；以及填充接觸開口以形成導通孔，其中導通孔透過埋入式接觸件電 性耦合至埋入式電源導軌。在一個實施例中，方法更包含形成電性連接源極/汲極區至埋入式電源導軌的接觸插塞。在一個實施例中，埋入式接觸件的形成包含：從半導體基板的正面蝕刻塊體部分以形成延伸進入半導體基板的塊體部分的溝槽；以及用導電材料填充溝槽以形成埋入式接觸件。在一個實施例中，塊體部分的蝕刻包含：進行非等向性蝕刻以形成部分延伸進入塊體部分的溝槽；以及進行等向性蝕刻以擴展溝槽，其中溝槽具有菱形的剖面圖形狀。在一個實施例中，塊體部分的蝕刻係利用等向性蝕刻來進行，且在半導體基板的塊體部分中的矽鍺層在蝕刻後露出於溝槽中。在一個實施例中，埋入式接觸件形成為在其剖面圖中具有菱形。在一個實施例中，方法更包含形成複數個額外的埋入式接觸件於塊體部分中，其中額外的埋入式接觸件和埋入式接觸件連接以形成加長的接觸件。
根據本揭露的一些實施例，積體電路結構包含塊體半導體基板；第一半導體條及第二半導體條，位於塊體半導體基板上方，且連接至塊體半導體基板；埋入式電源導軌，介於第一半導體條及第二半導體條之間，其中埋入式電源導軌和第一半導體條的第一部分處於相同水平；埋入式接觸件，延伸進入塊體半導體基板且電性連接至埋入式電源導軌；以及導通孔，從塊體半導體基板的背面延伸至埋入式接觸件。在一個實施例中，埋入式接觸件包含：第一部分，和第一半導體條及第二半導體條之間的空間重疊；以及第二部分及第三部分，分別和第一半導體條及第二半導體條重疊。在一個實施例中，埋入式接觸件係菱形，且菱形的頂部和埋入式電源導軌的底面接觸。在一個實施例中，埋入式接觸件具有多個圓化的表面。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構， 以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
20:半導體基板
26:墊氧化層
28:硬式罩幕層
30:半導體條
40,58,60,64:介電層
42:導電晶種層
46:導電材料
48:埋入式接觸件
50:埋入式電源導軌
52:介電層
56:填充區
62:介電區
65:STI區

Claims (15)

  1. 一種積體電路結構的形成方法，包括：蝕刻一半導體基板以形成兩半導體條，其中該兩半導體條位於該半導體基板的一塊體部分(bulk portion)上；蝕刻該塊體部分以形成一溝槽於該半導體基板的該塊體部分中；形成一襯介電層，其內襯於該溝槽中；形成一埋入式接觸件於該溝槽中；形成一埋入式電源導軌(buried power rail)，其連接至該埋入式接觸件且位於其上，其中該埋入式電源導軌介於該兩半導體條之間；形成多個隔離區於該兩半導體條的兩側，其中該埋入式電源導軌位於該些隔離區的一部分下方；以及形成一導通孔，其從該塊體部分的一背面延伸至該埋入式接觸件。
  2. 如請求項1之積體電路結構的形成方法，其中該埋入式電源導軌和該兩半導體條的一部分處於相同水平。
  3. 如請求項1或2之積體電路結構的形成方法，更包括：凹蝕該些隔離區，其中該兩半導體條的多個頂部突出且高於該些隔離區的剩餘部分的多個頂表面以形成一第一半導體鰭片及一第二導體鰭片；基於該第一半導體鰭片形成一第一源極/汲極區；以及形成一接觸插塞以電性連接該第一源極/汲極區至該埋入式電源導軌及該埋入式接觸件。
  4. 如請求項3之積體電路結構的形成方法，其中該接觸插塞的形成包括： 蝕刻該些隔離區的該部分以形成一接觸開口，其中該埋入式電源導軌露出於該接觸開口；以及填充該接觸開口以形成接觸插塞。
  5. 如請求項1或2之積體電路結構的形成方法，其中蝕刻該塊體部分以形成該溝槽的步驟包括：進行一非等向性蝕刻以形成一部分延伸進入該塊體部分的該溝槽；以及進行一等向性蝕刻以擴展該溝槽，其中在擴展之後，該溝槽具有一菱形的剖面圖形狀。
  6. 如請求項1或2之積體電路結構的形成方法，其中該半導體基板包括：一第一半導體層：一矽鍺層，位於該第一半導體層上；以及一第二半導體層，位於該矽鍺層上，其中該半導體基板的蝕刻包括蝕刻該第二半導體層並停止於該矽鍺層上。
  7. 如請求項6之積體電路結構的形成方法，其中蝕刻該塊體部分以形成該溝槽的步驟包括：蝕穿該矽鍺層；以及進行氧化以氧化一部分該矽鍺層。
  8. 一種積體電路結構的形成方法，包括：形成一第一半導體條及一第二半導體條於一半導體基板的一塊體部分上；形成一埋入式電源導軌於該第一半導體條及該第二半導體條之間，其中該埋入式電源導軌和該第一半導體條的一第一部分處於相同水平； 基於該第一半導體條的一第二部分形成一源極/汲極區，其中該第二部分高於該第一部分；形成一埋入式接觸件，其延伸進入該半導體基板的該塊體部分；蝕刻該半導體基板的該塊體部分以形成一接觸開口，其中該埋入式接觸件露出於該接觸開口；以及填充該接觸開口以形成一導通孔(through via)，其中該導通孔透過該埋入式接觸件電性耦合至該埋入式電源導軌。
  9. 如請求項8之積體電路結構的形成方法，其中該埋入式接觸件的形成包括：從半導體基板的一正面蝕刻該塊體部分以形成延伸進入該半導體基板的該塊體部分的一溝槽；以及用一導電材料填充該溝槽以形成該埋入式接觸件。
  10. 如請求項9之積體電路結構的形成方法，其中該塊體部分的蝕刻係利用等向性蝕刻以進行，且在該半導體基板的該塊體部分中的一矽鍺層在蝕刻後露出於該溝槽中。
  11. 如請求項8至10中任一項之積體電路結構的形成方法，更包括形成複數個額外的埋入式接觸件於該塊體部分中，其中該些額外的埋入式接觸件和該埋入式接觸件連接以形成一加長的接觸件。
  12. 一種積體電路結構，包括：一塊體半導體基板；一第一半導體條及一第二半導體條，位於該塊體半導體基板上方，且連接至該塊體半導體基板； 一埋入式電源導軌，介於該第一半導體條及該第二半導體條之間，其中該埋入式電源導軌和該第一半導體條的一第一部分處於相同水平；一埋入式接觸件，延伸進入該塊體半導體基板且電性連接至該埋入式電源導軌；以及一導通孔，從該塊體半導體基板的一背面延伸至該埋入式接觸件。
  13. 如請求項12之積體電路結構，其中該埋入式接觸件包括：一第一部分，和該第一半導體條及該第二半導體條之間的空間重疊；以及一第二部分及一第三部分，分別和該第一半導體條及該第二半導體條重疊。
  14. 如請求項12或13之積體電路結構，其中該埋入式接觸件係一菱形，且該菱形的一頂部和該埋入式電源導軌的一底面接觸。
  15. 如請求項12或13之積體電路結構，其中該埋入式接觸件具有多個圓化的表面。
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