DE102012109921B4 - Vertikaler Leistungs-MOSFET und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Vorrichtung, die aufweist: eine Halbleiterschicht (20) eines ersten Leitfähigkeitstyps; einen ersten und einen zweiten Body-Bereich (26) über der Halbleiterschicht, wobei der erste und der zweite Body-Bereich (26) einen zweiten Leitfähigkeitstyp aufweisen, der dem ersten Leitfähigkeitstyp entgegengesetzt ist; einen dotierten Halbleiterbereich (32) des ersten Leitfähigkeitstyps, der zwischen dem ersten und dem zweiten Body-Bereich (26) angeordnet ist und diese kontaktiert; eine dielektrische Gate-Schicht (28) über dem ersten und dem zweiten Body-Bereich (26) und dem dotierten Halbleiterbereich (32); eine erste und eine zweite Gate-Elektrode (30) über der dielektrischen Gate-Schicht (28), welche den ersten bzw. den zweiten Body-Bereich (26) überlappen, wobei die erste und die zweite Gate-Elektrode (30) über eine Lücke (29) physisch voneinander getrennt sind, und wobei diese elektrisch miteinander verbunden sind, und wobei die Lücke (29) den dotierten Halbleiterbereich (32) überlappt; und eine leitfähige Feldplatte (48), die sich in die Lücke (29) zwischen den Gate-Elektroden (30) hinein erstreckt und den dotierten Halbleiterbereich (32) überlappt.

Description

  • HINTERGRUND
  • Bei einem konventionellen vertikalen Leistungs-Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) sind zwei p-Body-Bereiche in einem epitaktischen Bereich des n-Typs ausgebildet. Vertikale Leistungs-MOSFET werden derart genannt, weil sich ihre Source- und Drain-Bereiche überlappen. Ein Abschnitt des epitaktischen Bereichs zwischen den beiden p-Body-Bereichen ist leicht dotiert, um einen dotierten Bereich des n-Typs auszubilden, welcher manchmal als N-Typ-Sperrschicht-Feldeffekttransistor(n-SFET)-Bereich bezeichnet wird. Die p-Body-Bereiche und der n-SFET-Bereich sind unterhalb eines Gate-Dielektrikums und einer Gate-Elektrode angeordnet. Wenn das Gate mit einer positiven Spannung beaufschlagt wird, bilden sich Inversionsbereiche von Elektronen in den p-Body-Bereichen. Die Inversionsbereiche dienen als Kanalbereiche, welche den Source-Bereich des vertikalen Power-MOSFET mit dem n-SFET-Bereich verbinden, welcher weiterhin mit dem Drain-Bereich des Leistungs-MOSFET über den epitaktischen Bereich des n-Typs verbunden ist. Dementsprechend wird ein Source-Drain-Strom von dem Source-Bereich an die Kanäle in den p-Body-Bereichen, den n-SFET-Bereich, den epitaktischen Bereich und dann zu dem Drain-Bereich geleitet.
  • Der n-SFET-Bereich liegt unter der Gate-Elektrode, wobei die dielektrische Gate-Schicht zwischen dem n-SFET-Bereich und der Gate-Elektrode angeordnet ist. Es besteht ein großer Überlappbereich zwischen der Gate-Elektrode und dem n-SFET-Bereich. Daraus resultiert eine erhebliche Gate-Drain-Kapazität, welche im Gegenzug die Leistungsfähigkeit beeinflusst, einschließlich der Geschwindigkeit des vertikalen MOSFET. Darüber hinaus ist der n-SFET-Bereich leicht dotiert, da er ein Teil des epitaktischen Bereichs des n-Typs ist. Daher ist der elektrische Widerstand des n-SFET-Bereichs hoch, was im Gegenzug den Steuerstrom des vertikalen Leistungs-MOSFET beeinflusst.
  • Die US2003/0227052 A1 beschreibt eine Halbleitervorrichtung mit einer Halbleiterschicht eines ersten Leitfähigkeitstyps, einem ersten und einem zweiten Body-Bereich eines zweiten Leitfähigkeitstyps über der Halbleiterschicht, einem dotierten Halbleiterbereich des ersten Leitfähigkeitstyps zwischen den beiden Body-Bereichen, und einer dielektrischen Gate-Schicht über dem ersten und dem zweiten Body-Bereich und dem dotierten Halbleiterbereich. Über der Gate-Schicht liegen eine erste und eine zweite Gate-Elektrode, welche die beiden Body-Bereiche überlappen. Die beiden Gate-Elektroden sind durch eine Lücke physisch getrennt. Zwischen ihnen liegt ein leicht dotierter Drain-Bereich.
  • ZUSAMMENFASSUNG
  • Die vorliegende Erfindung sieht eine Vorrichtung gemäß Patentanspruch 1 und ein Verfahren gemäß Patentanspruch 9 vor.
  • Die Vorrichtung umfasst eine Halbleiterschicht eines ersten Leitfähigkeitstyps; einen ersten und einen zweiten Body-Bereich über der Halbleiterschicht, wobei der erste und der zweite Body-Bereich einen zweiten Leitfähigkeitstyp aufweisen, der dem ersten Leitfähigkeitstyp entgegengesetzt ist; einen dotierten Halbleiterbereich des ersten Leitfähigkeitstyps zwischen und in Kontakt mit dem ersten und dem zweiten Body-Bereich; eine dielektrische Gate-Schicht über dem ersten und dem zweiten Body-Bereich und dem dotierten Halbleiterbereich; und eine erste und eine zweite Gate-Elektrode über der dielektrischen Gate-Schicht und den ersten bzw. den zweiten Body-Bereich überlappend, wobei die erste und die zweite Gate-Elektrode über eine Lücke physikalisch voneinander beabstandet und elektrisch miteinander verbunden sind, und wobei die Lücke den dotierten Halbleiterbereich überlappt. Die Vorrichtung weist eine leitfähige Feldplatte auf, die in der Lücke zwischen der ersten und der zweiten Gate-Elektrode angeordnet ist und den definierten Halbleiterbereich überlappt.
  • Bei einer oder mehreren Ausführungsformen sind die erste und die zweite Gate-Elektrode in einem vertikalen Leistungs-Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) beinhaltet, wobei der vertikale Leistungs-MOSFET weiterhin aufweist: einen Source-Bereich, der einen ersten Abschnitt über dem ersten und dem zweiten Body-Bereich aufweist; und einen Drain-Bereich, der unter der Halbleiterschicht liegt.
  • Bei einer oder mehreren Ausführungsformen weist der Source-Bereich weiterhin einen zweiten Bereich auf, der in der Lücke zwischen der ersten und der zweiten Gate-Elektrode angeordnet ist.
  • Bei einer oder mehreren Ausführungsformen ist eine erste Schnittstelle zwischen dem ersten Body-Bereich und dem dotierten Halbleiterbereich im Wesentlichen entlang einer Kante der ersten Gate-Elektrode ausgerichtet, und wobei eine zweite Schnittstelle zwischen dem zweiten Body-Bereich und dem dotierten Halbleiterbereich im Wesentlichen entlang einer Kante der zweiten Gate-Elektrode ausgerichtet ist.
  • Die Vorrichtung kann weiterhin einen hoch dotierten Halbleiterbereich des ersten Leitfähigkeitstyps aufweisen, wobei der hoch dotierte Halbleiterbereich und der dotierte Halbleiterbereich auf gegenüberliegenden Seiten des ersten Body-Bereichs und miteinander in Kontakt angeordnet sind.
  • Bei einer oder mehreren Ausführungsformen kontaktiert eine Seitenwand des hoch dotierten Halbleiterbereichs einen metallischen Source-Bereich.
  • Gemäß einem anderen Aspekt stellt die Erfindung eine Vorrichtung bereit, die aufweist: eine Halbleiterschicht eines ersten Leitfähigkeitstyps; einen ersten und einen zweiten Body-Bereich eines zweiten Leitfähigkeitstyps, der dem ersten Leitfähigkeitstyp entgegengesetzt ist; einen dotierten Halbleiterbereich des ersten Leitfähigkeitstyps zwischen dem ersten und dem zweiten Body-Bereich, wobei die Unterseiten des dotierten Halbleiterbereichs und des ersten und des zweiten Body-Bereichs mit Oberseiten der Halbleiterschicht in Kontakt stehen; eine dielektrische Gate-Schicht über dem ersten und dem zweiten Body-Bereich sowie dem dotierten Halbleiterbereich; eine erste und eine zweite Gate-Elektrode über der dielektrischen Gate-Schicht und den ersten bzw. den zweiten Body-Bereich überlappend, wobei die erste und die zweite Gate-Elektrode durch eine Lücke physikalisch voneinander getrennt und elektrisch miteinander verbunden sind; und einen Source-Bereich, der erste Abschnitte über dem ersten und dem zweiten Body-Bereich aufweist; und einen Drain-Bereich, der unter der Halbleiterschicht liegt. Die Vorrichtung weist eine leitfähige Feldplatte auf, die in der Lücke zwischen der ersten und der zweiten Gate-Elektrode angeordnet ist und den dotierten Halbleiterbereich überlappt.
  • Bei einer oder mehreren Ausführungsformen weist der dotierte Halbleiterbereich eine Störstellenkonzentration auf, die höher als eine Störstellenkonzentration der Halbleiterschicht ist.
  • Bei einer oder mehreren Ausführungsformen ist eine erste Schnittstelle zwischen dem ersten Body-Bereich und dem dotierten Halbleiterbereich im Wesentlichen entlang einer Kante der ersten Gate-Elektrode ausgerichtet, und wobei eine zweite Schnittstelle zwischen dem zweiten Body-Bereich und dem dotierten Halbleiterbereich im Wesentlichen entlang einer Kante der zweiten Gate-Elektrode ausgerichtet ist.
  • Bei einer oder mehreren Ausführungsformen weist der Source-Bereich weiterhin einen zweiten Abschnitt auf, der in der Lücke zwischen der ersten und der zweiten Gate-Elektrode angeordnet ist.
  • Die leitfähige Feldplatte kann von dem dotierten Halbleiterbereich über die dielektrische Gate-Schicht beabstandet sein.
  • Die Vorrichtung kann weiterhin einen hoch dotierten Halbleiterbereich des ersten Leitfähigkeitstyps aufweisen, wobei der hoch dotierte Halbleiterbereich und der dotierte Halbleiterbereich auf gegenüberliegenden Seiten des ersten Body-Bereichs und miteinander in Kontakt angeordnet sind.
  • Bei einer oder mehreren Ausführungsformen kontaktiert eine Seitenwand des hoch dotierten Halbleiterbereichs den Source-Bereich.
  • Gemäß einem anderen Aspekt stellt die Erfindung ein Verfahren bereit, das aufweist: epitaktisches Aufwachsen einer epitaktischen Halbleiterschicht eines ersten Leitfähigkeitstyps; Ausbilden einer Halbleiter-Body-Schicht über der epitaktischen Halbleiterschicht, wobei die Halbleiter-Body-Schicht einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist; Ausbilden einer dielektrischen Gate-Schicht über der Halbleiter-Body-Schicht; Ausbilden einer ersten und einer zweiten Gate-Elektrode über der dielektrischen Gate-Schicht, wobei die erste und die zweite Gate-Elektrode über eine Lücke voneinander beabstandet sind; Implantieren eines Abschnitts der Halbleiter-Body-Schicht, um einen dotierten Halbleiterbereich des ersten Leitfähigkeitstyps auszubilden, wobei der dotierte Halbleiterbereich von der Lücke überlappt wird, und wobei sich der dotierte Halbleiterbereich derart erstreckt, dass er die epitaktische Halbleiterschicht kontaktiert; Ausbilden eines Source-Bereichs über der Halbleiter-Body-Schicht; und Ausbilden eines Drain-Bereichs, der unter der epitaktischen Halbleiterschicht liegt; und Ausbilden einer leitfähigen Feldplatte über der dielektrischen Schicht, wobei sich die leitfähige Feldplatte in die Lücke zwischen der ersten und der zweiten Gate-Elektrode hinein erstreckt und den dotierten Halbleiterbereich überlappt.
  • Bei einer oder mehreren Ausführungsformen wird der Schritt der Implantierung des Abschnitts der Halbleiter-Body-Schicht unter Verwendung der ersten und der zweiten Gate-Elektrode als eine Implantationsmaske durchgeführt.
  • Das Verfahren kann weiterhin das Ausbilden eines hoch dotierten Halbleiterbereichs des ersten Leitfähigkeitstyps aufweisen, wobei der hoch dotierte Halbleiterbereich und der dotierte Halbleiterbereich auf gegenüberliegenden Seiten eines Abschnitts der Halbleiter-Body-Schicht angeordnet sind, welche von der ersten Gate-Elektrode überlappt wird.
  • Das Verfahren kann weiterhin aufweisen: nach dem Schritt des Implantierens des Abschnitts der Halbleiter-Body-Schicht, um den dotierten Halbleiterbereich auszubilden, Ausbilden einer dielektrischen Schicht über der ersten und der zweiten Gate-Elektrode; und Ätzen der dielektrischen Schicht, um eine Kontaktöffnung auszubilden, wobei eine Oberfläche der Halbleiter-Body-Schicht freigelegt wird, und wobei der Source-Bereich einen ersten Abschnitt in der Kontaktöffnung aufweist, und wobei ein zweiter Abschnitt über der dielektrischen Schicht und in der Lücke zwischen der ersten und der zweiten Gate-Elektrode angeordnet ist.
  • Das Verfahren kann weiterhin aufweisen: nach dem Schritt des Implantierens des Abschnitts der Halbleiter-Body-Schicht, um den dotierten Halbleiterbereich auszubilden, Ausbilden einer dielektrischen Schicht über der ersten und der zweiten Gate-Elektrode.
  • Bei einer oder mehreren Ausführungsformen wird der dotierte Halbleiterbereich mit einer Störstellenkonzentration implantiert, die höher als eine Störstellenkonzentration der epitaktischen Halbleiterschicht ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein umfassenderes Verständnis der Ausführungsformen und deren Vorteile wird nun Bezug auf die nachstehende Beschreibung in Verbindung mit den begleitenden Zeichnungen genommen, bei welchen:
  • 1A–1F Querschnittsansichten von Zwischenschritten bei der Herstellung eines vertikalen Leistungs-Metalloxidhalbleiter-Feldeffekttransistors (MOSFET) gemäß manchen beispielhaften Ausführungsformen sind; und
  • 2A–2C Querschnittsansichten von Zwischenschritten bei der Herstellung eines vertikalen Leistungs-MOSFET gemäß alternativen Ausführungsformen sind.
  • GENAUE BESCHREIBUNG DER VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
  • Die Herstellung und die Verwendung der Ausführungsformen der Offenbarung werden nachstehend im Detail diskutiert. Es sollte jedoch verstanden werden, dass die Ausführungsformen eine Vielzahl anwendbarer erfindungsgemäßer Konzepte bereitstellen, die in einer breiten Vielfalt spezifischer Zusammenhänge ausgeführt werden können. Die diskutierten spezifischen Ausführungsformen sind veranschaulichend und beschränken nicht den Umfang der Beschreibung.
  • Ein vertikaler Leistungs-Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) und das Verfahren zur Herstellung desselben sind gemäß verschiedenen beispielhaften Ausführungsformen bereitgestellt. Die Zwischenschritte der Ausbildung des vertikalen Leistungs-MOSFET werden veranschaulicht. Die Unterschiede der Ausführungsformen werden diskutiert. Durch die verschiedenen Ansichten und veranschaulichenden Ausführungsformen hinweg werden dieselben Bezugszeichen für die Bezeichnung derselben Elemente verwendet.
  • Die 1A–1F sind Querschnittsansichten von Zwischenschritten bei der Herstellung eines vertikalen n-Typ-Leistungs-MOSFET. Mit Bezug auf die 1A wird ein Halbleiterbereich 20, welcher ein Abschnitt eines Halbleitersubstrats ist, bereitgestellt. Der Halbleiterabschnitt 20 und das entsprechende Halbleitersubstrat können eine kristalline Siliziumstruktur aufweisen. Alternativ können der Halbleiterbereich 20 und das entsprechende Halbleitersubstrat aus anderen Halbleitermaterialien wie Silizium-Germanium hergestellt sein. Das Halbleitersubstrat kann ein massives Substrat sein. Bei manchen Ausführungsformen ist der Halbleiterbereich 20 eine hoch dotierte Schicht, die mit n-Typ-Störstellen, wie beispielsweise Phosphor oder Arsen, mit einer Störstellenkonzentration zwischen ungefähr 1019/cm3 und ungefähr 1021/cm3 dotiert ist. Bei den beschriebenen Ausführungsformen bedeutet der Ausdruck „hoch dotiert” eine Störstellenkonzentration von ungefähr 1019/cm3. Der Fachmann wird jedoch erkennen, dass „hoch dotiert” ein Fachausdruck ist, welcher von dem spezifischen Bauteiltyp, der Technologiegeneration, der minimalen Bauteilgröße und dergleichen abhängt. Es ist daher beabsichtigt, dass dieser Ausdruck im Lichte der behandelten Technologie ausgelegt wird und nicht auf bestimmte Ausführungsformen beschränkt ist.
  • Über dem hoch dotierten Halbleiterbereich 20 wird eine Epitaxieschicht 22 mittels Epitaxie ausgebildet, und sie ist mit n-Typ-Störstellen leicht dotiert. Die Störstellenkonzentration der Epitaxieschicht 22 kann zwischen 1015/cm3 und ungefähr 1018/cm3 liegen. Die Epitaxieschicht 22 kann eine Siliziumschicht sein, obwohl auch andere Halbleitermaterialien verwendet werden können.
  • Daraufhin wird die Body-Schicht 26 ausgebildet. Die Body-Schicht 26 ist vom Typ p und wird daher nachstehend als p-Body 26 bezeichnet. Bei manchen Ausführungsformen wird der p-Body 26 durch Implantieren eines oberen Abschnitts der Epitaxieschicht 22 mit p-Typ-Störstellen, wie Bor und/oder Indium, ausgebildet, wobei ein unterer Abschnitt der Epitaxieschicht 22 nicht implantiert wird und somit als n-Typ verbleibt. Die p-Typ-Störstellenkonzentration des p-Bodys 26 kann zwischen ungefähr 1015/cm3 und ungefähr 1018/cm3 liegen. Die Implantierung des p-Body 26 kann das Ausbilden einer blockförmigen Oxidschicht (nicht dargestellt) durch Oxidieren einer Oberflächenschicht der Epitaxieschicht 22, das Implantieren der p-Typ-Störstellen durch die blockförmige Oxidschicht, um einen p-Body 26 auszubilden, und daraufhin das Entfernen der blockförmigen Oxidschicht umfassen. Bei alternativen Ausführungsformen wird der p-Body 26 durch epitaktisches Aufwachsen einer Halbleiterschicht (wie einer Siliziumschicht) auf der Epitaxieschicht 22, und durch in-situ-Dotierung von p-Typ-Störstellen in den p-Body 26 während der Durchführung der Epitaxie, ausgebildet.
  • Als nächstes wird, wie es in 1B gezeigt ist, die Gate-Oxidschicht 28 ausgebildet. Bei manchen Ausführungsformen umfasst der Ausbildungsprozess eine thermische Oxidation einer Oberflächenschicht des p-Bodys 26. Dementsprechend weist die Gate-Oxidschicht 28 Siliziumoxid auf. Bei alternativen Ausführungsformen wird die Gate-Oxidschicht 28 mittels Deposition ausgebildet. Die entsprechende Gate-Oxidschicht 28 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitid, Siliziumcarbid, Kombinationen dieser und mehrere Lager dieser aufweisen.
  • Die 1B veranschaulicht ebenfalls die Ausbildung der Gate-Elektroden 30 (einschließlich 30A und 30B). Der Ausbildungsprozess kann eine Deckschichtabscheidung eines leitfähigen Materials und daraufhin das Strukturieren des leitfähigen Materials umfassen. Bei manchen Ausführungsformen weisen die Gate-Elektroden 30A und 30B Polysilizium auf, obwohl auch andere leitfähige Materialien wie Metalle, Metall-Silizide oder dergleichen ebenfalls verwendet werden können. Die Gate-Elektroden 30A und 30B sind über eine Lücke 29 voneinander beabstandet. Die Lücke S1 zwischen den Gate-Elektroden 30A und 30B kann zwischen ungefähr 100 nm und ungefähr 10 μm bei manchen beispielhaften Ausführungsformen liegen. Es sollte verstanden werden, dass die über die Beschreibung hinweg genannten Werte lediglich Beispiele sind und zu abweichenden Werten verändert werden können.
  • Als nächstes wird eine Implantation durchgeführt, um den n-dotierten Bereich 32 auszubilden. Der n-Typ dotierte Bereich 32 wird manchmal als N-Typ-Sperrschicht-Feldeffekttransistor(n-SFET)-Bereich bezeichnet, da er als Teil eines SFET wirkt. Bei der Implantierung kann ein Photoresist (nicht dargestellt) angewendet und dann strukturiert werden, und die Lücke 29 zwischen den Gate-Elektroden 30A und 30B wird freigelegt, so dass die Implantation durch die Lücke 29 hindurch ausgeführt wird. Die implantierten n-Typ-Störstellen können Phosphor, Arsen oder dergleichen umfassen. Zumindest Bereiche der Gate-Elektroden 30A und 30B können als eine Implantationsmaske verwendet werden. Die implantierten n-Typ-Störstellen neutralisieren die p-Typ-Störstellen in dem implantierten Bereich des p-Body 26 und konvertieren den implantierten Bereich zu dem n-Typ. Der entstehende n-Typ dotierte Bereich 32 tritt durch den p-Body 26 hindurch und hat eine Unterseite, die die Epitaxieschicht 22 zumindest kontaktiert und sich möglicherweise in diese hinein erstreckt. Der p-Body 26 wird somit in zwei Bereiche unterteilt, nämlich den p-Body 26A und den p-Body 26B. Die Störstellenkonzentration des n-Typ dotierten Bereichs 32 kann zwischen ungefähr 1015/cm3 und ungefähr 1018/cm3 gemäß manchen Ausführungsformen liegen. Die Schnittstelle 32A zwischen dem n-Typ dotierten Bereich 32 und dem p-Body 26A ist im Wesentlichen entlang der Kante 30A1 der Gate-Elektrode 30A ausgerichtet, und die Schnittstelle 32B zwischen dem n-Typ dotierten Bereich 32 und dem p-Body 26B ist im Wesentlichen entlang der Kante 30B1 der Gate-Elektrode 30B ausgerichtet. Die Schnittstelle kann jedoch auch nach der thermischen Behandlung, welche nach der Implantierung durchgeführt wird, aufgrund der Diffusion von Implantierungen nach außen in Richtung der Gate-Elektroden erweitert werden.
  • Mit Bezug auf die 1C wird eine weitere Implantierung durchgeführt, um die hoch dotierten n-Typ-Bereiche 34 auszubilden, welche als Source-Kontaktbereiche dienen. Die n-Typ-Bereiche 34 können beispielsweise eine n-Typ-Störstellenkonzentration zwischen ungefähr 1019/cm3 und ungefähr 1021/cm3 aufweisen. Die Unterseiten der n-Typ-Bereiche 34 sind über eine Epitaxieschicht 22 mittels Abschnitten des p-Body 26 voneinander beabstandet. In einem darauffolgenden Schritt werden Gate-Abstandshalter 36 auf den Seitenwänden der Gate-Elektroden 30A und 30B ausgebildet. Der Ausbildungsprozess kann das Abscheiden einer dielektrischen Schicht und daraufhin die Durchführung eines anisotropischen Ätzens umfassen, um die horizontalen Abschnitte der dielektrischen Schicht zu entfernen. Die vertikalen Abschnitte der dielektrischen Schicht auf den Seitenwänden der Gate-Elektroden 30A und 30B bleiben nach dem Ätzen zurück und bilden die Gate-Abstandshalter 36.
  • In 1D wird eine dielektrische Schicht 38 über den n-Typ-Bereichen, den Abstandshaltern 36 und den Gate-Elektroden 30A und 30B ausgebildet. Bei manchen Ausführungsformen wird die dielektrische Schicht 38 als die Ätzstoppschicht bei der Ausbildung der Kontaktöffnungen in den darauffolgenden Schritten verwendet, wobei die Kontaktöffnungen dazu verwendet werden, um die Kontaktstecker, welche mit den Gate-Elektroden 30A und 30B verbunden sind, auszubilden. Die dielektrische Schicht 38 kann ein Oxid, ein Nitrid, ein Oxinitrid, Kombinationen dieser oder mehrere Schichten dieser aufweisen.
  • Als nächstes werden mit Bezug auf 1E die dielektrische Schicht 38, die dielektrische Gate-Schicht 28 und Abschnitte der hoch dotierten n-Typ-Bereiche 34 geätzt, um die Kontaktöffnungen 40 auszubilden. Nach der Ausbildung der Kontaktöffnungen werden die Seitenwände der hoch dotierten n-Typ-Bereiche 34 freigelegt, um die Öffnungen 40 zu kontaktieren, wobei auch die Oberflächen der p-Bodies 26A und 26B freigelegt werden. Als nächstes wird eine p-Typ-Störstellenimplantation durchgeführt, um die hoch dotierten p-Typ-Bereiche 42 in den p-Body-Bereichen 26 auszubilden. Bei manchen Ausführungsformen liegt die p-Typ-Störstellenkonzentration in den hoch dotierten p-Typ-Bereichen 42 zwischen ungefähr 1019/cm3 und ungefähr 1021/cm3. Die hoch dotierten p-Typ-Bereiche 42 dienen als Aufnahmebereiche der p-Bodies 26A und 26B.
  • Mit Bezug auf 1F wird ein leitfähiges Material abgeschieden, um den Source-Bereich 43 auszubilden. Der Source-Bereich 43 kontaktiert die Seitenwände der hoch dotierten n-Typ-Bereiche 34. Darüber hinaus wird leitfähiges Material unterhalb des hoch dotierten Halbleiterbereichs 20 abgeschieden, um einen Drain-Bereich 40 auszubilden. Die Source-Bereiche 43 und der Drain-Bereich 44 werden auf gegenüberliegenden Seiten des entsprechenden Wafer und Chip ausgebildet. Bei manchen Ausführungsformen werden der Source-Bereich 43 und der Drain-Bereich 44 aus einem Metall oder einer Metalllegierung wie Aluminium, Kupfer, Wolfram, Nickel, und/oder dergleichen ausgebildet. Der vertikale Leistungs-MOSFET 100 ist damit ausgebildet. Die elektrischen Verbindungen 45 wie Kontaktstecker, Metallleitungen und dergleichen werden über den Gate-Elektroden 30A und 30B ausgebildet und mit diesen verbunden. Die Gate-Elektroden 30A und 30B sind somit miteinander verbunden und liegen auf demselben Spannungsniveau und dienen somit als eine Gate.
  • Mit Hilfe der gekrümmten Linien 46 ist schematisch ein Zustand des vertikalen Leistungs-MOSFET 100 bei angelegtem Strom veranschaulicht, welcher durch den Source-Bereich 43, die hoch dotierten n-Typ-Bereiche 34, die Kanalbereiche 26' in den p-Typ-Bodies 26A und 26B, den n-Typ dotierten Bereich 32, die Epitaxieschicht 22, den Halbleiterbereich 20 und bis zu dem Drain-Bereich 44 fließen. Es sollte verstanden werden, dass der Source-Bereich 43 den Abschnitt 42' aufweist, welcher sich in die Lücke zwischen den Gate-Elektroden 30A und 30B hinein erstreckt und den n-Typ dotierten Bereich 32 überlappt. Der leitfähige Abschnitt 42' dient als eine Feldplatte, welche mit dem Source-Bereich 43 verbunden ist, und dazu dient, die oberflächlichen elektrischen Felder in den n-Typ dotierten Bereichen 32 zu verringern.
  • Die 2A bis 2C veranschaulichen Querschnittsansichten von Zwischenschritten bei der Ausbildung eines vertikalen Leistungs-MOSFET gemäß alternativen Ausführungsformen. Soweit es nicht anderweitig angegeben ist, sind die Materialien und Ausbildungsschritte für die Komponenten in den Ausführungsformen gemäß 2A bis 2C im Wesentlichen dieselben Komponenten, welche mit Hilfe derselben Bezugszeichen wie in den Ausführungsformen, die in den 1A bis 1F gezeigt sind, bezeichnet sind. Die Einzelheiten der identischen Komponenten, die in den 2A bis 2C gezeigt sind, können daher in der Diskussion der Ausführungsform gemäß den 1A bis 1F gefunden werden.
  • Die ersten Schritte dieser Ausführungsformen sind im Wesentlichen dieselben, wie sie in den 1A bis 1D gezeigt sind. Als nächstes wird, wie in 2A gezeigt ist, eine Feldplatte 48 ausgebildet. Die Feldplatte 48 ist leitfähig, und kann Polysilizium, ein Metallsilizid, ein Metall, eine Metalllegierung oder dergleichen aufweisen. Die Feldplatte 48 erstreckt sich in die Lücke zwischen den Gate-Elektroden 30A und 30B hinein und überlappt den n-Typ dotierten Bereich 32. Bei manchen Ausführungsformen erstreckt sich die Feldplatte 48 über die Gate-Elektroden 30A und 30B und überlappt einen Teil jeder Gate-Elektrode 30A und 30B. Bei alternativen Ausführungsformen erstreckt sich die Platte 48 nicht über die Gate-Elektroden 30A und 30B. Die Feldplatte 48 dient dazu, das oberflächliche elektrische Feld in dem n-Typ dotierten Bereich 32 zu verringern. Bei manchen Ausführungsformen ist die Feldplatte 48 von dem nachfolgend ausgebildeten Source-Bereich 43 abgetrennt und kann mit einer Spannung beaufschlagt werden, die sich von der Spannung des Source-Bereich 43 unterscheidet. Bei alternativen Ausführungsformen ist die Feldplatte 48 mit dem nachfolgend ausgebildeten Source-Bereich 43 verbunden und liegt daher auf demselben Spannungsniveau wie diese.
  • Mit Bezug auf die 2B wird ein Zwischenschicht-Dielektrikum (ILD) 50 über der in 2A gezeigten Struktur ausgebildet, und sie ist über der dielektrischen Schicht 38 angeordnet. Das ILD 50 kann Phospho-Silikat-Glas (PSG), Boro-Silikat-Glas (BSG), Bor dotiertes Phospho-Silikat-Glas (BPSG), Tetraethylorthosilikat(TEOS)-Oxid, oder dergleichen aufweisen. Das ILD 50 kann als eine Deckschicht ausgebildet sein. Die Kontaktöffnungen 40 werden dann mittels Ätzen des ILD 50, der dielektrischen Gate-Schicht 28 und manchen Abschnitten der hoch dotierten n-Typ-Bereiche 34 ausgebildet. Nach der Ausbildung der Kontaktöffnungen werden die Seitenwände der hoch dotierten n-Typ-Bereiche 34 und ebenso die Oberflächen der p-Bodies 26A und 26B freigelegt.
  • Als nächstes wird eine Implantierung durchgeführt, um p-Typ-Störstellen durch die Kontaktöffnungen 40 und in die p-Bodies 26 hinein zu dotieren, so dass in den Oberflächenbereichen des p-Body 26 hoch dotierte p-Typ-Bereiche 42 ausgebildet werden. In einem darauffolgenden Schritt werden, wie in 2C gezeigt ist, leitfähige Materialien abgeschieden, um den Source-Bereich 43 und den Drain-Bereich 44 auszubilden. Somit ist der vertikale Leistungs-MOSFET 100 ausgebildet.
  • Die elektrischen Verbindungen 45, welche mit den Gate-Elektroden 30A/30B und mit der Feldplatte 48 verbunden sind, können durch Ausbilden von Kontaktsteckern und Metallleitungen ausgebildet werden. Bei manchen Ausführungsformen ist die Feldplatte 48 mit dem Source-Bereich 43 elektrisch verbunden und sie liegt auf derselben Spannung wie dieser. Bei alternativen Ausführungsformen ist die Feldplatte 48 von dem Source-Bereich 48 getrennt, und sie wird mit einer Spannung beaufschlagt, die sich von einer Spannung des Source-Bereichs 43 unterscheidet.
  • Bei manchen Ausführungsformen überlappen die Gate-Elektroden 30A und 30B nicht den n-Typ-Bereich 32, welcher mit dem Drain-Bereich 44 über die n-Typ-Epitaxieschicht 22 und den n-Typ-Bereich 20 elektrisch verbunden ist. Dementsprechend wird die Gate-Drain-Kapazität deutlich verringert. Weiterhin wird der Widerstand des n-Typ-Bereichs 32 dotiert und der Steuerstrom des vertikalen Leistungs-MOSFET 100 erhöht, da der n-Typ-Bereich 32 mittels Implantierung ausgebildet wird und mit einer hohen Störstellenkonzentration dotiert werden kann.
  • Obwohl die in den 1A bis 2C gezeigten Ausführungsformen Verfahren für die Ausbildung von vertikalen Leistungs-MOSFETs des n-Typs bereitstellen, wird der Fachmann erkennen, dass die zur Verfügung gestellte Lehre ohne weiteres für die Ausbildung von vertikalen Leistungs-MOSFETs des p-Typs angewendet werden kann, wobei die Leitfähigkeitstypen der entsprechenden Bereiche 20, 22, 26, 32, 34 und 42 umgekehrt sind.
  • Gemäß den Ausführungsformen umfasst eine Vorrichtung eine Halbleiterschicht eines ersten Leitfähigkeitstyps, und einen ersten und einen zweiten Body-Bereich über der Halbleiterschicht, wobei der erste und der zweite Body-Bereich einen zweiten Leitfähigkeitstyp aufweisen, der dem ersten Leitfähigkeitstyp entgegengesetzt ist. Ein dotierter Halbleiterbereich des ersten Leitfähigkeitstyps ist zwischen dem ersten und dem zweiten Body-Bereich angeordnet und mit diesem kontaktiert. Eine dielektrische Gate-Schicht ist über dem ersten und dem zweiten Body-Bereich und dem dotierten Halbleiterbereich angeordnet. Eine erste und eine zweite Gate-Elektrode sind über der dielektrischen Gate-Schicht angeordnet und sie überlappen den ersten bzw. den zweiten Body-Bereich. Die erste und die zweite Gate-Elektrode sind über eine Lücke physikalisch voneinander getrennt und elektrisch miteinander verbunden. Die Lücke zwischen der ersten und der zweiten Gate-Elektrode überlappt den dotierten Halbleiterbereich.
  • Gemäß anderen Ausführungsformen umfasst eine Vorrichtung eine Halbleiterschicht eines ersten Leitfähigkeitstyps, einen ersten und einen zweiten Body-Bereichs eines zweiten Leitfähigkeitstyps, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, und einen dotierten Halbleiterbereich des ersten Leitfähigkeitstyps zwischen dem ersten und dem zweiten Body-Bereich. Die Unterseiten des dotierten Halbleiterbereichs und des ersten und des zweiten Body-Bereichs stehen mit Oberseiten der Halbleiterschicht in Kontakt. Eine dielektrische Gate-Schicht ist über dem ersten und dem zweiten Body-Bereich und dem dotierten Halbleiterbereich angeordnet. Eine erste und eine zweite Gate-Elektrode sind über der dielektrischen Gate-Schicht angeordnet und überlappen den ersten bzw. den zweiten Body-Bereich. Die erste und die zweite Gate-Elektrode sind über eine Lücke physikalisch voneinander getrennt und elektrisch miteinander verbunden. Ein Source-Bereich umfasst Abschnitte über dem ersten und dem zweiten Body-Bereich. Ein Drain-Bereich liegt unterhalb der Halbleiterschicht. Gemäß noch anderen Ausführungsformen umfasst ein Verfahren das epitaktische Aufwachsen einer epitaktischen Halbleiterschicht eines ersten Leitfähigkeitstyps, und das Ausbilden einer Halbleiter-Body-Schicht über der epitaktischen Halbleiterschicht. Die Halbleiter-Body-Schicht weist einen zweiten Leitfähigkeitstyp auf, der dem ersten Leitfähigkeitstyp entgegengesetzt ist. Eine dielektrische Gate-Schicht wird über der Halbleiter-Body-Schicht ausgebildet. Eine erste und eine zweite Gate-Elektrode werden über der dielektrischen Gate-Schicht ausgebildet, wobei die erste und die zweite Gate-Elektrode über eine Lücke voneinander beabstandet sind. Ein Anteil der Halbleiter-Body-Schicht ist implantiert, um einen dotierten Halbleiterbereich des ersten Leitfähigkeitstyps auszubilden, wobei der dotierte Halbleiterbereich von der Lücke überlappt ist. Der dotierte Halbleiterbereich erstreckt sich derart, dass er die epitaktische Halbleiterschicht kontaktiert. Ein Source-Bereich ist über der Halbleiter-Body-Schicht angeordnet. Ein Drain-Bereich liegt unter der epitaktischen Halbleiterschicht.

Claims (12)

  1. Vorrichtung, die aufweist: eine Halbleiterschicht (20) eines ersten Leitfähigkeitstyps; einen ersten und einen zweiten Body-Bereich (26) über der Halbleiterschicht, wobei der erste und der zweite Body-Bereich (26) einen zweiten Leitfähigkeitstyp aufweisen, der dem ersten Leitfähigkeitstyp entgegengesetzt ist; einen dotierten Halbleiterbereich (32) des ersten Leitfähigkeitstyps, der zwischen dem ersten und dem zweiten Body-Bereich (26) angeordnet ist und diese kontaktiert; eine dielektrische Gate-Schicht (28) über dem ersten und dem zweiten Body-Bereich (26) und dem dotierten Halbleiterbereich (32); eine erste und eine zweite Gate-Elektrode (30) über der dielektrischen Gate-Schicht (28), welche den ersten bzw. den zweiten Body-Bereich (26) überlappen, wobei die erste und die zweite Gate-Elektrode (30) über eine Lücke (29) physisch voneinander getrennt sind, und wobei diese elektrisch miteinander verbunden sind, und wobei die Lücke (29) den dotierten Halbleiterbereich (32) überlappt; und eine leitfähige Feldplatte (48), die sich in die Lücke (29) zwischen den Gate-Elektroden (30) hinein erstreckt und den dotierten Halbleiterbereich (32) überlappt.
  2. Vorrichtung nach Anspruch 1, die weiterhin aufweist: einen Source-Bereich (43), der erste Abschnitte über dem ersten und dem zweiten Body-Bereich (26) aufweist; und einen Drain-Bereich (44), der unter der Halbleiterschicht liegt.
  3. Vorrichtung nach Anspruch 2, bei der der Source-Bereich (43) weiterhin einen zweiten Abschnitt (42) aufweist, der in der Lücke (29) zwischen der ersten und der zweiten Gate-Elektrode (30) angeordnet ist.
  4. Vorrichtung nach einem der vorangegangenen Ansprüche, die weiterhin aufweist: eine dielektrische Zwischenschicht (50), die über der leitfähigen Feldplatte (48) angeordnet ist.
  5. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei eine erste Schnittstelle zwischen dem ersten Body-Bereich (26A) und dem dotierten Halbleiterbereich (32) entlang einer Kante der ersten Gate-Elektrode (30A) ausgerichtet ist, und wobei eine zweite Schnittstelle zwischen dem zweiten Body-Bereich (26B) und dem dotierten Halbleiterbereich (32) entlang einer Kante der zweiten Gate-Elektrode (30B) ausgerichtet ist.
  6. Vorrichtung nach einem der vorangegangenen Ansprüche, die weiterhin einen hoch dotierten Halbleiterbereich (42) des ersten Leitfähigkeitstyps aufweist, wobei der hoch dotierte Halbleiterbereich (42) und der dotierte Halbleiterbereich (32) auf gegenüberliegenden Seiten des ersten Body-Bereichs (26) angeordnet sind und diesen kontaktieren.
  7. Vorrichtung nach Anspruch 6, bei der eine Seitenwand des hoch dotierten Halbleiterbereichs (42) einen metallischen Source-Bereich (43) kontaktiert.
  8. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei die leitfähige Feldplatte (48) über die dielektrische Gate-Schicht (28) von dem dotierten Halbleiterbereich (32) beabstandet ist.
  9. Verfahren, das aufweist: epitaktisches Aufwachsen einer epitaktischen Halbleiterschicht eines ersten Leitfähigkeitstyps; Ausbilden einer Halbleiter-Body-Schicht über der epitaktischen Halbleiterschicht, wobei die Halbleiter-Body-Schicht einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist; Ausbilden einer dielektrischen Gate-Schicht (28) über der Halbleiter-Body-Schicht; Ausbilden einer ersten und einer zweiten Gate-Elektrode (30) über der dielektrischen Gate-Schicht (28), wobei die erste und die zweite Gate-Elektrode (30) über eine Lücke (29) voneinander beabstandet sind; Implantieren eines Abschnitts der Halbleiter-Body-Schicht, um einen dotierten Halbleiterbereich (32) des ersten Leitfähigkeitstyps auszubilden, wobei der dotierte Halbleiterbereich (32) von der Lücke (29) überlappt ist, und wobei sich der dotierte Halbleiterbereich (32) derart erstreckt, dass er die epitaktische Halbleiterschicht kontaktiert; Ausbilden eines Source-Bereichs (43) über der Halbleiter-Body-Schicht; Ausbilden eines Drain-Bereichs (44), der unter der epitaktischen Halbleiterschicht liegt; und Ausbilden einer leitfähigen Feldplatte (48), die sich in die Lücke (29) zwischen den Gate-Elektroden (30) hinein erstreckt und den dotierten Halbleiterbereich (32) überlappt.
  10. Verfahren nach Anspruch 9, bei dem der Schritt des Implantierens des Anteils der Halbleiter-Body-Schicht unter Verwendung einer ersten und einer zweiten Gate-Elektrode (30) als eine Implantierungsmaske durchgeführt wird.
  11. Verfahren nach Anspruch 9 oder 10, das weiterhin aufweist: nach dem Schritt des Implantierens des Anteils der Halbleiter-Body-Schicht, um die dotierte Halbleiterschicht (32) auszubilden, Ausbilden einer dielektrischen Schicht (28) über der ersten und der zweiten Gate-Elektrode (30); und Ätzen der dielektrischen Schicht (28), um eine Kontaktöffnung auszubilden, wobei eine Oberfläche der Halbleiter-Body-Schicht freigelegt wird, und wobei der Source-Bereich (43) einen ersten Abschnitt in der Kontaktöffnung aufweist, und einen zweiten Abschnitt über der dielektrischen Schicht (28) und in der Lücke (29) zwischen der ersten und der zweiten Gate-Elektrode (30).
  12. Verfahren nach Anspruch 9 oder 10, das weiterhin aufweist: nach dem Schritt des Implantierens des Anteils der Halbleiter-Body-Schicht, um den dotierten Halbleiterbereich (32) auszubilden, Ausbilden einer dielektrischen Schicht (28) über der ersten und der zweiten Gate-Elektrode (30).
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