DE102013108518A1 - Halbleitervorrichtung und verfahren zum herstellen derselben - Google Patents

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Abstract

Die Erfindung betrifft eine Halbleitervorrichtung mit einem Halbleiterkörper mit einer ersten Oberfläche, einer polykristallines Silizium aufweisenden Gateelektrodenstruktur eines IGFETs in einem ersten Graben, der sich von der ersten Oberfläche in den Halbleiterkörper hinein erstreckt, und einem von der Gateelektrodenstruktur des IGFETs verschiedenen und polykristallines Silizium aufweisenden Halbleiterelement in einem zweiten Graben, der sich von der ersten Oberfläche in den Halbleiterkörper hinein erstreckt, wobei das polykristalline Silizium des IGFETs und des hiervon verschiedenen Halbleiterelements unterhalb einer Oberseite einer an die erste Oberfläche des Halbleiterkörpers angrenzenden Isolationsschicht endet.

Description

  • HINTERGRUND
  • Bei der Herstellung von Feldeffekttransistoren (FETs) mit isoliertem Gate (IGFETs) für Leistungshalbleiterbauelemente, bei welchen die Gateelektrodenstruktur innerhalb eines Grabens angeordnet ist, in Kombination mit weiteren Halbleiterbauelementen wie beispielsweise Dioden, Widerständen, Kondensatoren oder Sensorstrukturen werden eine Vielzahl von Maskenschritten zur Herstellung und Strukturierung verwendet. Dabei werden unterschiedliche Maskenschritte auf die Strukturierung polykristalliner Siliziumbereiche für die unterschiedlichen Bauelemente oder Gate-Strukturen eingesetzt. Es ist daher wünschenswert, die Komplexität des Herstellungsprozesses eines Leistungshalbleiterbauelements, in welchem eine IGFET-Struktur sowie weitere Halbleiterbauelemente integriert sind, zu reduzieren.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbeitervorrichtung sowie ein Verfahren zum Herstellen derselben zu schaffen, bei welcher der Herstellungsprozess vereinfacht ist.
  • Diese Aufgabe wird durch die Halbleitervorrichtung nach Anspruch 1 sowie durch das Verfahren nach Anspruch 13 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Gemäß einem Ausführungsbeispiel umfasst eine Halbleitervorrichtung einen Halbleiterkörper mit einer ersten Oberfläche, eine polykristalline Silizium aufweisende Gateelektrodenstruktur eines IGFETs in einem ersten Graben, der sich von der ersten Oberfläche in den Halbleiterkörper hinein erstreckt, und einen von der Gateelektrodenstruktur des IFGETs verschiedenen und polykristalline Silizium aufweisenden Halbleiterelement in einem zweiten Graben, der sich von der ersten Oberfläche in den Halbleiterkörper hinein erstreckt. Hierbei endet das polykristalline Silizium des IGFETs und des hiervon verschiedenen Halbleiterelements unterhalb einer Oberseite einer an die erste Oberfläche des Halbleiterkörpers angrenzenden Isolationsschicht.
  • Gemäß einem weiteren Ausführungsbeispiel umfasst ein Verfahren zum Herstellen einer Gateelektrodenstruktur eines IGFETs und eines von der Gateelektrodenstruktur des IGFETs verschiedenen Halbleiterelements in einer Halbleitervorrichtung die folgenden Schritte: Ausbilden eines ersten Grabens für die Gateelektrodenstruktur des IGFETs und eines zweiten Grabens für das Halbleiterelement in einem Halbleiterkörper, Aufbringen von polykristallinem Silizium auf der Oberfläche des Halbleiterkörpers, bis der erste und der zweite Graben gefüllt sind, Durchführen eines chemisch-mechanischen Polierschrittes, um oberhalb des ersten und des zweiten Grabens vorhandenes polykristallines Silizium zu entfernen, sodass das polykristallines Silizium der Gateelektrodenstruktur im ersten Graben und das polykristallines Silizium des Halbleiterelements im zweiten Graben voneinander getrennt sind.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die begleitenden Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Ausführungsbeispiele der Erfindung zu liefern, und sie sind in die Offenbarung einbezogen und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung der Prinzipien der Erfindung. Andere Ausführungsbeispiele der Erfindung und zahlreiche der beabsichtigten Vorteile werden sofort erkannt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
  • 1 zeigt eine schematische Querschnittsansicht eines Abschnitts einer Halbleitervorrichtung mit einer Gateelektrodenstruktur eines vertikalen IGFETs sowie weiteren Halbleiterelementen gemäß einem Ausführungsbeispiel,
  • 2 zeigt eine schematische Querschnittsansicht eines Abschnitts der Halbleitervorrichtung mit der Gateelektrodenstruktur eines vertikalen IGFETs gemäß einem Ausführungsbeispiel,
  • 3A zeigt eine schematische Draufsicht auf eine polykristalline Siliziumstruktur der Gateelektrodenstruktur des vertikalen IGFETs der Halbleitervorrichtung gemäß einem Ausführungsbeispiel,
  • 3B zeigt eine schematische Querschnittsansicht der polykristallinen Siliziumstruktur der Gateelektrodenstruktur entlang der Linie A-A aus 3A, und
  • 4 bis 16 zeigen schematische Querschnittsansichten eines Abschnitts der Halbleitervorrichtung in unterschiedlichen Prozessschritten eines Herstellungsverfahrens für die Halbleitervorrichtung gemäß einem Ausführungsbeispiel.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgeführt werden kann. Es ist zu berücksichtigen, dass andere Ausführungsbeispiele herangezogen und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die als Teil eines Ausführungsbeispiels veranschaulicht oder beschrieben sind, zusammen mit anderen Ausführungsbeispielen verwendet werden, um zu einem weiteren Ausführungsbeispiel zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Veränderungen einschließt. Die Beispiele sind unter Verwendung einer speziellen Sprache beschrieben, die nicht als den Bereich der beigefügten Patentansprüche begrenzend ausgelegt werden soll. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen Elemente oder Herstellungsprozesse mit den gleichen Bezugszeichen in den verschiedenen Zeichnungen versehen, wenn nicht etwas anderes festgestellt wird.
  • Begriffe wie "haben", "enthalten", "umfassen", "aufweisen" und ähnliche Begriffe sind offene Begriffe, d.h. neben den "umfassten Begriffen" können weitere Elemente oder Merkmale vorliegen. Mit bestimmten und unbestimmten Artikeln gekennzeichnete Elemente können sowohl im Singular als auch im Plural vorhanden sein, sofern nicht ausdrücklich etwas anderes angegeben ist.
  • Der Ausdruck "elektrisch verbunden" soll eine niederohmige elektrische Verbindung zwischen den elektrisch miteinander verbundenen Elementen, beispielsweise eine Verbindung über ein Metall und/oder einen hochdotierten Halbleiter, beschreiben. Der Ausdruck "elektrisch gekoppelt" soll nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen. Vielmehr können dazwischen liegende Elemente zwischen den "elektrisch gekoppelten" Elementen vorgesehen sein. Als ein Beispiel kann keines, ein Teil oder können alle dazwischen liegende(n) Element(e) steuerbar sein, um eine niederohmige Verbindung und zu einer anderen Zeit eine nicht niederohmige Verbindung zwischen den "elektrisch gekoppelten" Elementen zu liefern.
  • Die Figuren beziehen sich auf relative Dotierungskonzentrationen durch Angabe von "–" oder "+" nächst zu dem Dotierungstyp. Beispielsweise bedeutet "n–" eine Dotierungskonzentration, die geringer ist als die Dotierungskonzentration eines "n"-Dotierungsbereiches, während ein "n+"-Dotierungsbereich eine größere Dotierungskonzentration hat als der "n"-Dotierungsbereich. Dotierungsbereiche der gleichen relativen Dotierungskonzentration können die gleiche absolute Dotierungskonzentration haben, müssen diese aber nicht aufweisen. Beispielsweise können zwei verschiedene n+-dotierte Bereiche unterschiedliche absolute Dotierungskonzentrationen haben.
  • In 1 ist eine schematische Querschnittsansicht eines Abschnitts einer Halbleitervorrichtung 10 gemäß einem Ausführungsbeispiel gezeigt. Die Halbleitervorrichtung 10 umfasst einen Halbleiterkörper 12, welcher ein Halbleitersubstrat umfassen kann. Der Halbleiterkörper 12 umfasst ein Halbleitermaterial wie beispielsweise Silizium (Si), Siliziumcarbid (SiC), Germanium (Ge), Silizium-Germanium (SiGe), Galliumnitrid (GaN) oder Galliumarsenid (GaAs). Der Halbleiterkörper 12 kann eine oder mehrere optionale Halbleiterschichten wie beispielsweise epitaktische Schichten auf einem Halbleitersubstrat umfassen.
  • Außerhalb des gezeigten Abschnitts kann der Halbleiterkörper 12 unter anderem dotierte und undotierte Abschnitte epitaktische Halbleiterschichten und weitere Isolier- und Leitungsstrukturen umfassen.
  • Der Halbleiterkörper 12 weist eine erste Fläche 14 und eine zweite Fläche 16, die der ersten Fläche 14 gegenüberliegt, auf. Die Halbleitervorrichtung 10 kann einen ersten Teil 18, in welchem eine Gateelektrodenstruktur 20 eines IGFETs 22 ausgebildet ist, und einen zweiten Teil 24, in welchem ein von der Gateelektrodenstruktur 20 des IGFETs 22 verschiedenes Halbleiterelement 26 ausgebildet ist, aufweisen. Der IGFET 22 ist in dem folgenden Ausführungsbeispiel als vertikaler IGFET 22 ausgebildet, bei welchem ein zu steuernder Strom zwischen der ersten Fläche 14 und der zweiten Fläche 16 fliesst. Es ist jedoch auch vorstellbar, als IGFET 22 einen lateralen IGFET vorzusehen, bei welchem die Gateelektrodenstruktur 20 einen Strom in lateraler Richtung steuert. Die Gateelektrodenstruktur 20 des vertikalen IGFETs 22 im ersten Teil 18 ist in einem ersten Graben 28 ausgebildet, der sich von der ersten Oberfläche 14 in den Halbleiterkörper 12 in Richtung der zweiten Oberfläche 16 orthogonal zur ersten Oberfläche 14 hinein erstreckt. Das Halbleiterelement 26 im zweiten Teil 24 der Halbleitervorrichtung 10 ist in einem zweiten Graben 30 ausgebildet, der sich von der ersten Oberfläche 14 in den Halbleiterkörper 12 in Richtung der zweiten Oberfläche 16 orthogonal zur ersten Oberfläche 14 hinein erstreckt. Die Gateelektrodenstruktur 20 des vertikalen IGFETs 22 sowie das Halbleiterelement 26 weisen polykristallines Silizium 32 auf, das unterhalb einer Oberseite 34 einer an die erste Oberfläche 14 des Halbleiterkörpers 12 angrenzenden Isolationsschicht 36 endet.
  • Hierbei soll als unterhalb der Oberseite 34 der Isolationsschicht 36 eine Lage verstanden werden, die in ihrer vertikalen Beabstandung näher zur zweiten Oberfläche 16 liegt als jeder beliebige Teil der Oberseite 34 der Isolationsschicht 36. Im Falle einer planaren Isolationsschicht 36 auf der ersten Oberfläche 14 ist die Oberseite 34 die zu der Grenzfläche zwischen Isolationsschicht 36 und der ersten Oberfläche 14 entgegengesetzte Seite der Isolationsschicht 36. Hierin wird als unterhalb der Oberseite 34 der Isolationsschicht 36 eine Lage verstanden, die unterhalb der Isolationsschicht 36 oder zumindest innerhalb von in der Isolationsschicht 36 gebildeten Kontaktlöchern 38 liegt.
  • In einem Ausführungsbeispiel kann jegliches polykristalline Silizium 32 der Halbleitervorrichtung 10 unterhalb der Oberseite 34 der an die erste Oberfläche 14 des Halbleiterkörpers 12 angrenzenden Isolationsschicht 36 enden. In diesem Falle ist bei der fertigen Halbleitervorrichtung 10 kein funktionales polykristallines Silizium oberhalb der Oberseite 34 der Isolationsschicht 36 vorhanden, wobei reine Blindstrukturen aus polykristallinem Silizium ohne elektrische Funktionalität in der Halbleitervorrichtung 10 ausgenommen sind. In einem anderen Ausführungsbeispiel kann das polykristalline Silizium 32 des vertikalen IGFETs 22 und des hiervon verschiedenen Halbleiterelements 26 bis maximal zur ersten Oberfläche 14 des Halbleiterkörpers 12 reichen. In diesem Falle reicht das polykristalline Silizium 32 des vertikalen IGFETs nicht über den ersten Graben 28 oder über den zweiten Graben 30 im Halbleiterkörper 12 hinaus.
  • Das polykristalline Silizium 32 in dem ersten Graben 28 und dem zweiten Graben 30 ist von einem Dielektrikum 40 umgeben, das die Wände 42 des ersten Grabens 28 und des zweiten Grabens 30 auskleidet, um das polykristalline Silizium 32 in dem ersten Graben 28 und dem zweiten Graben 30 von dem Halbleiterkörper 12 elektrisch zu isolieren. Das Dielektrikum 40 kann eine unterschiedliche Dicke je nach Anwendungsgebiet aufweisen, wie in der Darstellung des Herstellungsverfahrens noch genauer beschrieben wird. Der erste Graben 28 weist eine Tiefe a und der zweite Graben 30 weist eine Tiefe b auf, wobei die Tiefen a und b maximal um 500 nm, oder maximal um 250 nm und insbesondere maximal um 100 nm voneinander abweichen. Der erste Graben 28 und der zweite Graben 30 können dabei unterschiedliche Breiten aufweisen. In einem Ausführungsbeispiel weist das polykristalline Silizium 32 der Gateelektrodenstruktur 20 des vertikalen IGFETs 22 im ersten Graben 28 eine Oberseite 44 auf, die planar ist. Die Oberseite 44 des polykristallinen Siliziums 32 der Gateelektrodenstruktur 20 ist die Oberfläche des polykristallinen Siliziums 32, die zu der zweiten Oberfläche 16 des Halbleiterkörpers 12 entgegengesetzt ist und eine Grenzfläche mit der Isolationsschicht 36 ausbildet. Die Isolationsschicht 36 grenzt also im Bereich des ersten Grabens 28 an das polykristalline Silizium 32 an. Unter planarer Oberseite soll verstanden werden, dass sämtliche Bereiche der an die Isolationsschicht 36 angrenzenden Oberfläche des polykristallinen Siliziums 32 innerhalb einer gemeinsamen Ebene liegen. Das polykristalline Silizium 32 innerhalb des zweiten Grabens 30 kann wie das polykristalline Silizium 32 im ersten Graben 28 eine planare Oberseite 46 aufweisen. In einem Ausführungsbeispiel kann das polykristalline Silizium 32 im ersten Graben 28 und im zweiten Graben 30 also jeweils eine planare Oberseite 44, 46 aufweisen, die maximal um 100 nm voneinander abweichen. In einem Ausführungsbeispiel liegen die planaren Oberseiten 44, 46 in einer gemeinsamen Ebene.
  • Das Halbleiterelement 26 im zweiten Graben 30, welches polykristallines Silizium 32 aufweist, kann als aktives oder passives elektrisches Bauteil ausgestaltet sein. In dem in 1 gezeigten Ausführungsbeispiel ist als Halbleiterelement 26 ein Widerstand 48 und eine Diode 50 gezeigt. Der Widerstand 48 weist hierfür n- oder p-dotiertes polykristallines Silizium 32 auf, das über zwei Kontaktlöcher 38 in der Isolationsschicht 36 mit einer strukturierten Verdrahtungsschicht 52 elektrisch in Verbindung steht, wobei das polykristalline Silizium 32 durch das Dielektrikum 40 von dem Halbleiterkörper 12 elektrisch isoliert ist. Abhängig von der Dotierstoffkonzentration des n- oder p-dotierten polykristallinen Siliziums 32 kann eine hoch n- oder p-dotierte Kontaktzone zwischen dem n- oder p-dotierten polykristallinen Silizium 32 und den Kontaktlöchern 38 ausgebildet sein, um einen niederohmigen bzw. ohmschen Kontakt zu vermitteln. Bei der Diode 50 ist das polykristalline Silizium 32 in einem ersten Bereich 54 n-dotiert und in einem zweiten Bereich 56 p-dotiert, wobei die unterschiedlich dotierten Bereiche 54, 56 innerhalb des zweiten Grabens 30 eine Diodenstruktur ausbilden. Der erste Bereich 54 und der zweite Bereich 56 sind jeweils über die Kontaktlöcher 38 in der Isolationsschicht 36 mit der strukturierten Verdrahtungsschicht 52 elektrisch verbunden. Der Widerstand 48 und die Diode 50 sind lediglich Beispiele für das Halbleiterelement 26. So ist es ferner möglich, als Halbleiterelement 26 einen Transistor, einen Kondensator oder eine Randabschlussstruktur der Halbleitervorrichtung 10 oder des vertikalen IG-FETs 22 vorzusehen.
  • Der vertikale IGFET 22 im ersten Teil 18 der Halbleitervorrichtung 10 umfasst neben der Gateelektrodenstruktur 20, wie in 2 im Detail gezeigt, Sourcebereiche 58 von einem ersten Ladungsträgertyp, die an der ersten Oberfläche 14 des Halbleiterkörpers 12 ausgebildet sind, und einen gemeinsamen Drainbereich 60 vom ersten Ladungsträgertyp, der an der zweiten Oberfläche 16 des Halbleiterkörpers 12 ausgebildet ist.
  • Die Gateelektrodenstruktur 20 umfasst zumindest eine Gate-Elektrode 62 sowie einen Gateelektrodenkontaktierungsbereich 64, der unterhalb der Oberseite 34 der an die erste Oberfläche 14 des Halbleiterkörpers 12 angrenzenden Isolationsschicht 36 mit einer leitenden Schicht, in dem in 1 gezeigten Ausführungsbeispiel mit der strukturierten Verdrahtungsschicht 52, in Kontakt steht. Der Gateelektrodenkontaktierungsbereich 64 ist gemeinsam mit den Gateelektroden 62 im ersten Graben 28 ausgebildet, wie in 3A beispielhaft veranschaulicht ist.
  • Der vertikale IGFET 22 unterscheidet sich in einem Ausführungsbeispiel von einem bekannten vertikalen IGFET in seiner Gateelektrodenstruktur. Dabei dient der Gateelektrodenkontaktierungsbereich 64 in dem in 1 gezeigten Ausführungsbeispiel einerseits zur Kontaktierung der Gateelektroden 62 durch die strukturierte Verdrahtungsschicht 52 und ist andererseits als Randabschlussstruktur des vertikalen IGFETs 22 vorgesehen. Der als Randabschlussstruktur wirkende Gateelektrodenkontaktierungsbereich 64 umschliesst dabei die Gateelektroden 62, die gemeinsam mit dem Gateelektrodenkontaktierungsbereich 64 in einem zusammenhängenden ersten Graben 28 angeordnet sind.
  • In 3B ist eine Schnittansicht entlang der Linie A-A in 3A gezeigt. Entlang der Linie A-A verläuft eine Umrandung 22a eines aktiven Zellenfelds des IGFETs 22, also der Übergang zwischen Gateelektroden 62 und Gateelektrodenkontaktierungsbereich 64. Die Umrandung 22a umschliesst den aktiven Bereich des IGFETs 22. Der aktive Bereich des IGFETs 22 umfasst die Sourcebereiche 58 und die Gateelektroden 62. Der erste Graben 28 erstreckt sich also in dem gezeigten Ausführungsbeispiel über eine Umrandung 22a des aktiven Zellenfelds in die Randabschlussstruktur, also den Gateelektrodenkontaktierungsbereich 64 des IGFETs 22 hinein. Wie in 3B gezeigt, ist der Halbleiterkörper 12 entlang der Linie A-A aus 3A, also entlang der Umrandung 22a sowohl tief- als auch hoch-gelegt, und im Bereich des Gateelektrodenkontaktierungsbereichs 64 tiefgelegt. Die Sourcebereiche 58 sind also in voneinander beabstandeten länglichen Stegen 65 vorgesehen, die sich von einer Bodenfläche des ersten Grabens 28 vertikal in Richtung der ersten Fläche 14 erstrecken. Die Gateelektroden 62 im ersten Graben 28 erstrecken sich vertikal von der ersten Oberfläche 14 des Halbleiterkörpers 12 in den Halbleiterkörper 12 hinein und sind durch das als Gate-Dielektrikum wirkende Dielektrikum 40 vom Halbleiterkörper 12 elektrisch isoliert. Die an das Dielektrikum 40 und die Gateelektroden 62 angrenzenden Sourcebereiche 58 sind über Kontaktgräben 66, die sich durch die Isolationsschicht 36 von der ersten Oberfläche 14 in den Halbleiterkörper 12 hinein erstrecken, und mit einer leitenden Schicht der strukturierten Verdrahtungsschicht 52 gefüllt sind, mit dieser elektrisch verbunden. Durch das Anlegen einer Spannung an die Gateelektroden 62 kann die Leitfähigkeit in einem an das Gate-Dielektrikum angrenzenden Kanalbereich durch Feldeffekt gesteuert werden, so dass sich ein Stromfluss zwischen den Sourcebereichen 58 und dem gemeinsamen Drainbereich 60 steuern lässt. Zusätzlich zu den Sourcebereichen 58 wird auch ein Bodybereich 68, der einen dem ersten Ladungsträgertyp entgegengesetzten zweiten Ladungsträgertyp aufweist, über die leitende Schicht in den Kontaktierungsgräben 66 elektrisch kontaktiert. Neben der in den 1 und 2 gezeigten Kontaktgrabenanordnung zur elektrischen Kontaktierung von Source und Body können alternativ auch andere Kontaktanordnungen verwendet werden, z.B. ein auf Source und Body aufliegender Kontakt.
  • Im Folgenden soll das Verfahren zum Herstellen der Gateelektrodenstruktur 20 des vertikalen IGFETs 22 und des von der Gateelektrodenstruktur 20 des vertikalen IGFETs 22 verschiedenen Halbleiterelements 26 in der Halbleitervorrichtung 10 anhand der 4 bis 16 veranschaulicht werden.
  • Wie in den 4 bis 7 gezeigt, werden zunächst in dem Halbleiterkörper 12 in dem ersten Teil 18 der erste Graben 28 für die Gateelektrodenstruktur 20 des vertikalen IGFETs 22 und in dem zweiten Teil 24 ein zweiter Graben 30 für das Halbleiterelement 26 ausgebildet. Unter der Ausbildung des ersten Grabens 28 und des zweiten Grabens 30 soll verstanden werden, dass zumindest ein erster Graben 28 und zumindest ein zweiter Graben 30 in dem Halbleiterkörper 12 ausgebildet wird. So kann je nach Anzahl der Halbleiterelemente 26 im zweiten Teil 24 der Halbleitervorrichtung 10 der zweite Graben 30 mehrfach vorgesehen werden.
  • Für die Ausbildung des ersten Grabens 28 und des zweiten Grabens 30 wird zunächst, wie in 4 gezeigt, auf der Oberfläche des Halbleiterkörpers 12 eine Fotolackschicht 72 aufgebracht. Bei einem anschließenden Maskenschritt wird die Fotolackschritt 72 zunächst mittels einer Maske 74 belichtet und danach entwickelt, um Oberflächenbereiche des Halbleiterkörpers freizulegen (5). Gemäß einem Ausführungsbeispiel kann auch mittels des oben beschriebenen Maskenschrittes eine Hartmaske für den durchzuführenden Ätzschritt hergestellt werden, wobei zu ätzende Oberflächenbereiche des Halbleiterkörpers 12 durch Entfernen der entsprechenden Teile der Hartmaske in einem ersten Ätzschritt freigelegt werden. Danach wird der erste Graben 28 und der zweite Graben 30 durch anisotropes Ätzen des Halbleiterkörpers 12 in den freigelegten Oberflächenbereichen gleichzeitig hergestellt (6).
  • Da bei dem anisotropen Ätzschritt, der reaktives Ionenätzen (RIE) umfassen kann, ein Materialabtrag des Halbleiterkörpers 12 von der Breite (oder Bodenfläche) des zu ätzenden Grabens abhängt, wobei breite Gräben tiefer geätzt werden als schmale Gräben, sind die Tiefen innerhalb des ersten Grabens 28 und die Tiefen der zweiten Gräben 30 abhängig von ihrer zugänglichen Bodenfläche unterschiedlich tief. So weichen die Tiefen des ersten Grabens 28 und des zweiten Grabens 30 beispielsweise um maximal 500 nm voneinander ab. Durch Verwenden eines Ätzverfahrens mit geringer Tiefenstreuung kann die Schwankungsbreite der Tiefen der Gräben weiter reduziert werden, beispielsweise auf Werte von 250 nm bis 100 nm. Dem Ausbilden der Gräben 28, 30 folgt das Entfernen der Maske 74 (7).
  • Wie in 8 gezeigt, wird nach dem Ausbilden des ersten Grabens 28 und des zweiten Grabens 30 das Dielektrikum 40 auf der Oberfläche des Halbleiterkörpers 12 ausgebildet, das die Wände 42 des ersten Grabens 28 und des zweiten Grabens 30 auskleidet und auf der ersten Oberfläche 14 des Halbleiterkörpers 12 ausgebildet ist. Das Dielektrikum 40 kann bei der Verwendung von Silizium als Halbleiterkörper 12 thermisch als Siliziumoxid-Schicht hergestellt werden, beispielsweise durch trockene Oxidation. Zusätzlich oder alternativ kann auch ein Dielektrikum abgeschieden werden, etwa mit einem Verfahren zur konformen Abscheidung wie Gasphasenabscheidung bei niedrigem Druck (low pressure chemical vapor deposition, LPCVD). Neben der Ausbildung eines thermischen Oxids kann beispielsweise zusätzlich ein nasser Oxidationsschritt erfolgen, um Bereiche des Dielektrikums 40 mit erhöhter Breite zu erzeugen. Diese Bereiche 76 können beispielsweise mittels eines Maskenschrittes noch weiter strukturiert werden.
  • Wie in 9 gezeigt, wird auf der Oberfläche des Halbleiterkörpers 12 polykristallines Silizium 32 aufgebracht, bis der erste Graben 28 und der zweite Graben 30 gefüllt sind. Das polykristalline Silizium 32 wird also so lange auf der Oberfläche des Halbleiterkörpers 12 abgeschieden, bis sämtliches abgeschiedenes polykristallines Silizium 32 über die Oberseite des auf der ersten Oberfläche 14 befindlichen Dielektrikums 40 hinausragt. Für die Ausbildung des polykristallinen Siliziums 32 in den Gateelektroden 62, dem Gateelektrodenkontaktierungsbereich 64, der Diode 50 und dem Widerstand 48 oder einem weiteren Halbleiterelement 26 wird also nur ein gemeinsamer Abscheidungsprozess von polykristallinem Silizium 32 eingesetzt.
  • Wie in 10 gezeigt, wird nach dem Aufbringen von polykristallinem Silizium 32 auf der Oberfläche des Halbleiterkörpers 12 ein chemisch-mechanischer Polierschritt durchgeführt, um oberhalb des ersten Grabens 28 und des zweiten Grabens 30 vorhandenes polykristallines Silizium zu entfernen, sodass das polykristalline Silizium 32 der Gateelektrodenstruktur 20 im ersten Graben 28 und das polykristalline Silizium 32 des Halbleiterelements 26 im zweiten Graben 30 voneinander getrennt sind.
  • Der chemisch-mechanische Polierschritt verwendet dabei das auf der ersten Oberfläche 14 des Halbleiterkörpers 12 gebildete Dielektrikum 40 als Stoppschicht. Aufgrund des chemisch-mechanischen Polierschritts entsteht eine Struktur mit einer im wesentlichen planaren Oberfläche, wobei das polykristalline Silizium 32 in dem Halbleiterelement 26 und der Gateelektrodenstruktur 20 ohne einen weiteren Maskenschritt voneinander elektrisch getrennt werden können. Durch das Vorsehen des zumindest einen Halbleiterelements 26 innerhalb des zweiten Grabens 30 können also weitere Prozessschritte zur Erzeugung des Halbleiterelements im Verdrahtungsbereich durch wiederholtes Abscheiden von polykristallinem Silizium und zur Strukturierung desselben vermieden werden. Werden, anders als oben beschrieben, die polykristallines Silizium umfassenden Halbleiterelemente im Verdrahtungsbereich ausgebildet, so weist die Oberfläche eines zu bearbeitenden Halbleiterkörpers nach der Ausbildung des polykristallinen Siliziums eine nicht planare Oberfläche mit erhöhten und abgesenkten Bereichen auf. Eine derartige Oberfläche erschwert weitere lithographische Schritte und Abscheideprozesse, wodurch die Produktausbeute verringert wird.
  • Durch das Vorsehen eines chemisch-mechanischen Polierschrittes zur Trennung der Gateelektrodenstruktur 20 und der Halbleiterelemente 26 wird also sowohl ein weiterer Maskenschritt zur Ausbildung von polykristallines Silizium enthaltenden Bauteilbereichen eingespart als auch eine planare Topologie nach der Bildung des aktiven Bauteilbereichs bereitgestellt. Die polykristallines Silizium enthaltenden Strukturen und die Grabenstrukturen werden mittels eines einzigen Maskenschrittes festgelegt. Darüber hinaus wirkt die erste Oberfläche 14 des Halbleiterkörpers 12 mit dem darauf liegenden Dielektrikum 40 als CMP Endpunkterkennung und die Ausbildung anderer Endpunkterkennungshilfsstrukturen erübrigt sich.
  • Wie in den 11 und 12 gezeigt, wird nach dem Durchführen des chemisch-mechanischen Polierschrittes das auf der ersten Oberfläche 14 des Halbleiterkörpers 12 befindliche Dielektrikum 40 entfernt und es werden Dotierstoffe in das polykristalline Silizium 32 im zweiten Graben 30 eingebracht, um je nach Funktion unterschiedliche Halbleiterelemente 26 auszubilden.
  • Das Dotieren des polykristallinen Siliziums kann in-situ beim Füllen der Gräben erfolgen gefolgt von weiteren Dotierschritten, z.B. mittels Implantation von Dotierstoffen und/oder Diffusion aus einer Dotierstoffquelle, um das bereits ausgebildete polykristalline Silizium 32 in Teilen, z.B. unter Einsatz von Masken, um- oder gegen zu dotieren und so eine gewünschte Diodenfunktion oder Widerstandsfunktion zu realisieren. So wird in dem in 12 gezeigten Ausführungsbeispiel beispielhaft in dem ersten Bereich 54 ein Dotierstoff eines ersten Ladungsträgertyps (beispielsweise n-Typ) und in dem zweiten Bereich 56 ein Dotierstoff eines zweiten Ladungsträgertyps (beispielsweise p-Typ) eingebracht, um eine Diodenstruktur auszubilden. Der einfacheren Darstellung halber sind die hierfür erforderlichen Masken und separaten Implantationsschritte durch Pfeile ersetzt, welche an den jeweiligen Maskenöffnungen dargestellt sind. Zur Ausbildung der Diode kann auch lediglich ein Dotierschritt, z.B. Implantationsvorgang ausgeführt werden, um etwa bei der Herstellung in-situ dotiertes polykristallines Silizium gegen zu dotieren und so einen pn Übergang zu erzeugen. Für die Ausbildung des Widerstands 48 wird ein Dotierstoff eines Ladungsträgertyps in das polykristalline Silizium 32 eingebracht, um je nach benötigter Leitfähigkeit ein Widerstandselement auszubilden. Bei der Ausbildung des Widerstands 48 kann auch auf einen der Ausbildung des polykristallinen Siliziums nachgelagerten Dotierschritt verzichtet werden, sofern eine durch in-situ Dotierung eingestellte spezifische Leitfähigkeit des polykristallinen Siliziums geeignet ist, einen gewünschten Widerstandswert durch Längen- und Weitenvariationen der Abmessungen des Widerstands 48 zu erzielen.
  • Im ersten Teil 18 der Halbleitervorrichtung 10 können Dotierstoffe vom ersten Ladungsträgertyp in Bereiche des Halbleiterkörpers 12 eingebracht werden, die zu dem ersten Graben 28 benachbart sind, um die Sourcebereiche 58 auszubilden. Ferner können Dotierstoffe vom zweiten Ladungsträgertyp in den Halbleiterkörper 12 eingebracht werden, um den Bodybereich 68 und eventuelle Bodykontaktzonen auszubilden. Die genannten dotierten Bereiche können jedoch auch schon vor dem Ausbilden des ersten Grabens 28 geschaffen werden. Neben der in 12 gezeigten Diodenstruktur 50 oder der Widerstandsstruktur 48 können noch weitere Halbleiterelemente 26 wie beispielsweise ein Kondensator, eine Randabschlussstruktur, eine Sensorstruktur wie beispielsweise ein Temperatursensor, eine Zap-Struktur oder auch eine laterale Bipolar-Transistorstruktur im zweiten Teil 24 der Halbleitervorrichtung 10 ausgebildet werden. Eine Zap-Struktur ist eine Struktur, die einmalig durch das Anlegen einer hohen Spannung bzw. eines hohen Stroms elektrische Verbindungen trennen oder erstellen kann. Wie in 13 gezeigt, wird nach dem Ausbilden der Dotierbereiche im polykristallinen Silizium 32 und im Halbleiterkörper 12 die Isolationsschicht 36 auf der ersten Oberfläche 14 des Halbleiterkörpers 12 ausgebildet. Da das Abscheiden der Isolationsschicht 36 nach dem Durchführen des chemisch-mechanischen Polierschritts erfolgt, weist die Isolationsschicht 36 eine im Wesentlichen planare Oberseite 34 auf. Die Isolationsschicht 36 kann eine Siliziumoxidschicht oder eine andere isolierende Schicht sein, die beispielsweise Siliziumnitrid, Siliziumoxinitrid oder ein Silikatglas wie Borsilikatglas, Phosphorsilikatglas oder Borphosphorsilikatglas umfasst.
  • Wie in 14 gezeigt, werden in der Isolationsschicht 36 Kontaktlöcher 38 ausgebildet, die sich von der Oberseite 34 der Isolationsschicht 36 durch diese zu dem polykristallinen Silizium 32 im ersten Graben 28 und im zweiten Graben 30 hindurch erstrecken. Des Weiteren werden im ersten Teil 18 der Halbleitervorrichtung 10 Kontaktgräben 66 ausgebildet, die sich durch die Sourcebereiche 58 in den Bodybereich 68 des Halbleiterkörpers 12 hinein erstrecken. Es ist jedoch auch möglich, die Kontaktierung des Bodybereichs 68 über einen lateral benachbarten planaren Kontakt ohne Ausbildung von Kontaktgräben 66 zu verwirklichen.
  • Wie in den 15 und 16 gezeigt, wird nach dem Ausbilden der Kontaktlöcher 38 und der Kontaktgräben 66 eine leitende Schicht abgeschieden, um eine Verdrahtungsschicht 52 zu bilden. Die leitende Schicht der Verdrahtungsschicht 52 kann als Einzelschicht oder Mehrschichtsystem ausgebildet sein und Materialkonstituenten wie beispielsweise Aluminium, Kupfer oder Legierungen aus Aluminium oder Kupfer wie beispielsweise AlSi, AlCu oder AlSiCu enthalten. Es können alternativ oder ergänzend aber auch als leitende Schicht beispielsweise Einzelschicht- oder Mehrschichtsysteme verwendet werden, die als Materialkonstituent Wolfram, Nickel, Titan, Silber, Gold, Platin und/oder Palladium enthalten. Die leitende Schicht der Verdrahtungsschicht 52 liegt auf der im Wesentlichen planaren Oberfläche der Oberseite 34 der Isolationsschicht 36 auf und dringt so in die Kontaktlöcher 38 sowie die Kontaktgräben 66 ein, dass das Halbleiterelement 26 sowie die Gateelektrodenstruktur 20 durch einen Kontakt zwischen der leitenden Schicht der Verdrahtungsstruktur 52 mit dem polykristallinen Silizium 32 elektrisch kontaktiert werden. Darüber hinaus werden durch die Kontaktgräben 66 der Bodybereich 68 sowie die Sourcebereiche 58 elektrisch mit der Verdrahtungsschicht 52 verbunden. Die Verdrahtungsschicht 52 wird schließlich, wie in 16 gezeigt, strukturiert, um eine selektive elektrische Ansteuerung der Halbleiterelemente 26, der Gateelektrodenstruktur 20 sowie der Sourcebereiche 58 und des Bodybereichs 68 zu erreichen. Durch das Ausbilden der leitenden Schicht kann also eine Kontaktierung des polykristallinen Siliziums 32 der Gateelektrodenstruktur 20 des vertikalen IGFETs 22 und des polykristallinen Siliziums 32 des Halbleiterelements 26 erreicht werden.
  • Obwohl in den 15 und 16 das Ausbilden einer metallischen Verdrahtungsstruktur gezeigt ist, ist es beispielsweise auch vorstellbar, auf der Isolationsschicht 36 eine weitere aktive Bauteilschicht vorzusehen, die über die Kontaktlöcher 38 mit der gezeigten Bauteilebene in Verbindung steht. In einem Ausführungsbeispiel sind jedoch jegliche Schritte nach dem Durchführen des chemisch-mechanischen Polierschrittes unterschiedlich von dem Schritt des Aufbringens von polykristallinem Silizium. Die Halbleitervorrichtung 10 weist also nach Fertigstellung kein polykristallines Silizium oberhalb der Oberseite 34 der Isolationsschicht 36 auf.
  • Durch das Verfahren zur Herstellung der Halbleitervorrichtung 10 kann aufgrund der Durchführung des chemisch-mechanischen Polierschrittes polykristallines Silizium 32 in einem Halbleiterelement 26 und in der Gateelektrodenstruktur 20 elektrisch getrennt und gleichzeitig die Höhe des polykristallinen Siliziums in den Gateelektroden 62 relativ zur ersten Oberfläche 14 eingestellt werden, so dass auf einen Maskenschritt zur Strukturierung des polykristallinen Siliziums und etwaige Rückätzschritte des polykristallinen Siliziums, deren prozessbedingte Ungenauigkeit beispielsweise zu Zuverlässigkeitsschwankungen aufgrund von Schwellspannungsverschiebungen oder Isolationsfestigkeitsschwankungen führen können, verzichtet werden kann.
  • Somit umfasst das Verfahren gemäß einem Ausführungsbeispiel keinen konventionellen Plasma- oder Nassätzprozess von polykristallinem Silizium, sondern jegliches polykristallines Silizium wird mittels eines chemisch-mechanischen Polierschrittes entfernt. Dabei wird stets ein Anteil von polykristallinem Silizium entfernt, der eine geringere Dicke aufweist als die Dicke des ursprünglich abgeschiedenen polykristallinen Siliziums. Durch das Verfahren gemäß einem Ausführungsbeispiel wird eine Struktur geschaffen, die im Wesentlichen eine flache Oberfläche für das Ausbilden einer Isolationsschicht 36 und der darauf liegenden Verdrahtungsschicht 52 schafft. Eine Randabschlussstruktur kann ebenfalls geschaffen werden, die unterhalb der Halbleiterkörper-Oberfläche liegt. Aufgrund des Ausbildens der Halbleiterelemente 26 und der Gateelektrodenstruktur 20 des vertikalen IGFETs 22 in einer gleichzeitig gebildeten Grabenstruktur, die elektrisch durch einen CMP-Prozess getrennt werden, wird lediglich ein einzelner Maskenschritt zur Ausbildung der Gateelektrodengräben und der Gräben für die weiteren Halbleiterelemente benötigt. Ferner können bei der Halbleitervorrichtung 10 die Gateelektroden 66 über einen Gateelektrodenkontaktierungsbereich 64 kontaktiert werden, der in der gleichen Grabenstruktur wie die Gateelektroden 66 vorgesehen ist, wodurch eine günstige elektrische Verbindung zwischen Gateelektrodenkontaktierungsbereich 64 und Gateelektroden 66 geschaffen wird. Bei der Halbleitervorrichtung 10 weist das polykristalline Silizium 32 der Gateelektrodenstruktur 20 und des Halbleiterelements 26 eine planare Oberfläche auf, die im Wesentlichen parallel zur ersten Oberfläche 14 und zur zweiten Oberfläche 16 ist, wodurch aufgrund der vertikalen Selbstausrichtung des polykristallinen Siliziums 32 zu dem Halbleiterkörper 12 das Ausbilden von weiteren Strukturen vereinfacht wird.

Claims (21)

  1. Halbleitervorrichtung (10) mit: einem Halbleiterkörper (12) mit einer ersten Oberfläche (14), einer polykristallines Silizium (32) aufweisenden Gateelektrodenstruktur (20) eines IGFETs (22) in einem ersten Graben (28), der sich von der ersten Oberfläche (14) in den Halbleiterkörper (12) hinein erstreckt, und einem von der Gateelektrodenstruktur (20) des IGFETs (22) verschiedenen und polykristallines Silizium (32) aufweisenden Halbleiterelement (26) in einem zweiten Graben (30), der sich von der ersten Oberfläche (14) in den Halbleiterkörper (12) hinein erstreckt, wobei das polykristalline Silizium (32) des IGFETs (22) und des hiervon verschiedenen Halbleiterelements (26) unterhalb einer Oberseite (34) einer an die erste Oberfläche (14) des Halbleiterkörpers (12) angrenzenden Isolationsschicht (36) endet.
  2. Halbleitervorrichtung (10) nach Anspruch 1, wobei der erste Graben (28) sich über eine Umrandung (22a) eines aktiven Zellenfelds in eine Randabschlussstruktur des IGFETs (22) hinein erstreckt.
  3. Halbleitervorrichtung (10) nach Anspruch 1 oder 2, wobei jegliches polykristalline Silizium (32) der Halbleitervorrichtung (10) unterhalb der Oberseite (34) der an die erste Oberfläche (14) des Halbleiterkörpers (12) angrenzenden Isolationsschicht (36) endet.
  4. Halbleitervorrichtung (10) nach einem der Ansprüche 1 bis 3, wobei das polykristalline Silizium (32) des IGFETs (22) und des hiervon verschiedenen Halbleiterelements (26) bis maximal zur ersten Oberfläche (14) des Halbleiterkörpers (12) reicht.
  5. Halbleitervorrichtung (10) nach einem der vorstehenden Ansprüche, wobei das Halbleiterelement (26) eine Diode, einen Widerstand, einen Kondensator, eine Sensorstruktur, eine Zap-Struktur oder eine Randabschlussstruktur des IGFETs (22) umfasst.
  6. Halbleitervorrichtung (10) nach einem der vorstehenden Ansprüche, wobei die Gateelektrodenstruktur (20) eine Gate-Elektrode (62) sowie einen Gateelektrodenkontaktierungsbereich (64) umfasst, der unterhalb der Oberseite (34) der an die erste Oberfläche (14) des Halbleiterkörpers (12) angrenzenden Isolationsschicht (36) mit einer leitenden Schicht (52) in Kontakt steht.
  7. Halbleitervorrichtung (10) nach einem der vorstehenden Ansprüche, wobei das polykristalline Silizium (32) der Gateelektrodenstruktur (20) des IGFETs (22) im ersten Graben (28) eine planare Oberseite (44) aufweist.
  8. Halbleitervorrichtung (10) nach einem der vorstehenden Ansprüche, wobei das polykristalline Silizium (32) in dem ersten Graben (28) und in dem zweiten Graben (30) jeweils eine planare Oberseite (44, 46) aufweist, deren horizontale Erstreckungen maximal um 100 nm zueinander versetzt sind.
  9. Halbleitervorrichtung (10) nach Anspruch 8, wobei die planaren Oberseiten (44, 46) in einer gemeinsamen Ebene liegen.
  10. Halbleitervorrichtung (10) nach einem der vorstehenden Ansprüche, wobei der erste (28) und der zweite (30) Graben Tiefen aufweisen, die maximal um 250 nm voneinander abweichen.
  11. Halbleitervorrichtung (10) nach Anspruch 10, wobei der erste (28) und der zweite (30) Graben unterschiedliche Breiten aufweisen.
  12. Halbleitervorrichtung (10) nach einem der vorstehenden Ansprüche, ferner mit einem Dielektrikum (40), das die Wände (42) des ersten Grabens (28) und des zweiten Grabens (30) auskleidet, um das polykristalline Silizium (32) in dem ersten Graben (28) und dem zweiten Graben (30) von dem Halbleiterkörper (12) elektrisch zu isolieren.
  13. Verfahren zum Herstellen einer Gateelektrodenstruktur (20) eines IGFETs (22) und eines von der Gateelektrodenstruktur (20) des IGFETs (22) verschiedenen Halbleiterelements (26) in einer Halbleitervorrichtung (10), mit den folgenden Schritten: Ausbilden eines ersten Grabens (28) für die Gateelektrodenstruktur (20) des IGFETs (22) und eines zweiten Grabens (30) für das Halbleiterelement (26) in einem Halbleiterkörper (12), Aufbringen von polykristallinem Silizium (32) auf der Oberfläche des Halbleiterkörpers (12), bis der erste (28) und der zweite (30) Graben gefüllt sind, Durchführen eines chemisch-mechanischen Polierschrittes, um oberhalb des ersten (28) und des zweiten (30) Grabens vorhandenes polykristallines Silizium zu entfernen, sodass das polykristallines Silizium (32) der Gateelektrodenstruktur (20) im ersten Graben (28) und das polykristallines Silizium (32) des Halbleiterelements (26) im zweiten Graben (30) voneinander getrennt sind.
  14. Verfahren nach Anspruch 13, wobei der erste Graben (28) für die Gateelektrodenstruktur (20) des IGFETs (22) derart hergestellt wird, dass er sich über eine Umrandung (22a) eines aktiven Zellenfelds in eine Randabschlussstruktur des IGFETs (22) hinein erstreckt.
  15. Verfahren nach Anspruch 13 oder 14, ferner mit dem Schritt des Ausbildens einer Isolationsschicht (36) auf der Oberfläche des Halbleiterkörpers (12) nach dem Durchführen des chemisch-mechanischen Polierschritts.
  16. Verfahren nach Anspruch 15, ferner mit dem Schritt des Ausbildens von Kontaktlöchern (38) in der Isolationsschicht (36) und des Ausbildens einer leitenden Schicht (52) zur Kontaktierung des polykristallinen Siliziums (32) der Gateelektrodenstruktur (20) des IGFETs (22) und des polykristallinen Siliziums (32) des Halbleiterelements (26).
  17. Verfahren nach einem der Ansprüche 13 bis 16, ferner mit einem Schritt des Ausbildens eines Dielektrikums (40) im ersten Graben (28) und im zweiten Graben (30) vor dem Aufbringen von polykristallinem Silizium (32), wobei das Dielektrikum (40) die Wände (42) des ersten Grabens (28) und des zweiten Grabens (30) auskleidet.
  18. Verfahren nach einem der Ansprüche 13 bis 17, wobei der erste Graben (28) und der zweite Graben (30) gleichzeitig ausgebildet werden.
  19. Verfahren nach einem der Ansprüche 13 bis 18, wobei jegliche Schritte nach dem Durchführen des chemisch-mechanischen Polierschrittes unterschiedlich von dem Schritt des Aufbringens von polykristallinem Silizium (32) sind.
  20. Verfahren nach einem der Ansprüche 13 bis 19, ferner mit dem Schritt des Ausbildens einer Diode, eines Widerstands, eines Kondensators, einer Sensorstruktur, einer Zap-Struktur oder einer Randabschlussstruktur des IGFETs (22) als Halbleiterelement (26) im zweiten Graben (30).
  21. Verfahren nach einem der Ansprüche 13 bis 20, ferner mit dem Schritt des Einbringens von Dotierstoffen in das polykristalline Silizium (32) im zweiten Graben (30) zur Ausbildung des Halbleiterelements (26) im zweiten Graben (30).
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