CN104347720A - 半导体装置和用于制造该半导体装置的方法 - Google Patents

半导体装置和用于制造该半导体装置的方法 Download PDF

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O.布兰克
M.珀尔兹尔
M.H.菲勒迈尔
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Abstract

半导体装置和用于制造该半导体装置的方法。本发明涉及半导体装置，该半导体装置具有：具有第一表面的半导体本体；第一沟槽中的IGFET的具有多晶硅的栅电极结构，所述第一沟槽从所述第一表面延伸到所述半导体本体中；以及第二沟槽中的与IGFET的栅电极结构不同并且具有多晶硅的半导体元件，所述第二沟槽从所述第一表面延伸到所述半导体本体中；其中IGFET和与该IGFET不同的半导体元件的多晶硅终结于与所述半导体本体的第一表面邻接的绝缘层的上侧之下。

Description

半导体装置和用于制造该半导体装置的方法
技术领域
本发明涉及半导体装置和用于制造该半导体装置的方法。　　
背景技术
在制造用于功率半导体器件的具有绝缘栅的场效应晶体管（FET）（IGFET）时，结合其它的半导体器件、诸如二极管、电阻、电容器或传感器结构，使用多个掩膜步骤来进行制造和结构化，其中在所述功率半导体器件中栅电极结构被布置在沟槽内。在此不同的掩膜步骤被用到不同的器件或栅结构的多晶硅区域的结构化上。因此值得期望的是，减少其中集成有IGFET结构以及其它的半导体器件的功率半导体器件的制造过程的复杂性。
发明内容
本发明所基于的任务是，创造一种半导体装置以及一种用于制造该半导体装置的方法，在该半导体装置的情况下制造过程被简化。
该任务通过根据权利要求1的半导体装置以及通过根据权利要求13的方法来解决。本发明的有利的扩展方案和改进方案在从属权利要求中说明。
根据一个实施例，半导体装置包括具有第一表面的半导体本体、第一沟槽中的IGFET的具有多晶硅的栅电极结构和第二沟槽中的与IFGET的栅电极结构不同并且具有多晶硅的半导体元件，其中第一沟槽从第一表面延伸到半导体本体中，第二沟槽从第一表面延伸到半导体本体中。在此，IGFET和与IGFET不同的半导体元件的多晶硅终止于与半导体本体的第一表面邻接的绝缘层的上侧之下。
根据另一个实施例，用于制造半导体装置中的IGFET的栅电极结构和与IGFET的栅电极结构不同的半导体元件的方法包括以下步骤：在半导体本体中构造用于IGFET的栅电极结构的第一沟槽和用于半导体元件的第二沟槽；将多晶硅施加在半导体本体的表面上，直至第一和第二沟槽被填充；执行化学机械抛光步骤，以便去除第一和第二沟槽之上存在的多晶硅，使得第一沟槽中的栅电极结构的多晶硅与第二沟槽中的半导体元件的多晶硅相互分离。
专业人员在阅读以下的详细描述和观察附图之后将认识到附加的特征和优点。
附图说明
附上附图，以便提供对本发明的实施例的进一步理解，并且附图被包含到公开中并且构成该公开的一部分。附图阐明本发明的实施例并且与说明书一起用于解释本发明的原理。本发明的其它的实施例和许多预期中的优点被立即认识到，因为其在以下的详细描述的提示下更好地被理解。
图1示出根据一个实施例的具有垂直IGFET的栅电极结构以及其它半导体元件的半导体装置的片段的示意横截面图，
图2示出根据一个实施例的具有垂直IGFET的栅电极结构的半导体装置的片段的示意横截面图，
图3A示出根据一个实施例的半导体装置的垂直IGFET的栅电极结构的多晶硅结构的示意俯视图，
图3B示出沿着图3A中的线A－A的栅电极结构的多晶硅结构的示意横截面图，和
图4到图16示出根据一个实施例的用于半导体装置的制造方法的不同过程步骤中的半导体装置的片段的示意横截面图。
具体实施方式
在以下的详细描述中参考附图，这些附图构成公开的一部分并且在这些附图中为了阐明目的示出特定的实施例，在这些实施例中本发明可以被实施。应该考虑到，可以采用其它的实施例并且可以进行结构或逻辑的变化，而不偏离本发明的保护范围。例如，作为一个实施例的部分被阐明或描述的特征可以与其它实施例一起使用，以便获得另外的实施例。有意的是，本发明包含这样的修改和改变。示例是在使用特定的语言情况下来描述的，该语言不应被注释为限制所附的权利要求的范围。附图不是按比例的并且仅用于阐明目的。为了清楚，如果没有另行规定，相同的元件或制造过程在不同的附图中配备有相同的附图标记。
概念如“有”、“包含”、“包括”、“具有”或类似的概念是开放性的概念，即除了“所包括的概念”之外可以存在其它的元件或特征。利用定冠词和不定冠词来表征的元件不仅可以单数地而且可以复数地存在，只要没有在表达上被另行说明。
表达“电连接”应该描述相互电连接的元件之间的低欧姆的电连接、例如通过金属和/或高掺杂的半导体的连接。表达“电耦合”不应该表示，元件必须直接相互耦合。更确切地说，位于其间的元件可以被设置在“电耦合的”元件之间。作为示例，位于其间的任何一个元件都不可控制、位于其间的元件的一部分可以是可控制的或者位于其间的所有元件都可以是可控制的，以便在“电耦合的”元件之间提供低欧姆的连接并且在另外的时间提供非低欧姆的连接。
这些图通过首先关于掺杂类型给出“－”或“+”来涉及相对的掺杂浓度。例如“n－”表示一种掺杂浓度，该掺杂浓度小于“n”掺杂区域的掺杂浓度，而“n＋”掺杂区域具有大于“n”掺杂区域的掺杂浓度。相同的相对掺杂浓度的掺杂区域可以具有相同的绝对掺杂浓度，但是不是必须具有该相同的绝对掺杂浓度。例如两个不同的n＋掺杂的区域可以具有不同的绝对掺杂浓度。
在图1中示出根据一个实施例的半导体装置10的片段的示意横截面图。该半导体装置10包括半导体本体12，该半导体本体可以包括半导体衬底。该半导体本体12包括半导体材料，诸如硅（Si）、碳化硅（SiC）、锗（Ge）、锗化硅（SiGe）、氮化镓（GaN）或砷化镓（GaAs）。该半导体本体12可以包括一个或多个可选的半导体层、诸如半导体衬底上的外延层。在所示出的片段之外，半导体本体12尤其是可以包括掺杂的和未掺杂的片段、外延半导体层以及其它绝缘和导线结构。
半导体本体12具有第一面14和与该第一面14相对的第二面16。半导体装置10可以具有第一部分18和第二部分24，在该第一部分中构造有IGFET 22的栅电极结构20，在该第二部分中构造有与IGFET 22的栅电极结构20不同的半导体元件26。IGFET 22在下面的实施例中被构造为垂直IGFET 22，在该垂直IGFET 22中要控制的电流在第一面14和第二面16之间流动。然而，也可设想的是，作为IGFET 22设置横向IGFET，在该横向IGFET中栅电极结构20在横向方向上控制电流。第一部分18中的垂直IGFET 22的栅电极结构20在第一沟槽28中构造，该第一沟槽28从第一表面14沿着正交于第一表面14的第二表面16的方向延伸到半导体本体12中。在半导体装置10的第二部分24中的半导体元件26在第二沟槽30中构造，该第二沟槽30从第一表面14沿着正交于第一表面14的第二表面16的方向延伸到半导体本体12中。垂直IGFET 22的栅电极结构20以及半导体元件26具有多晶硅32，该多晶硅终止于与半导体本体12的第一表面14邻接的绝缘层36的上侧34之下。
在此应该将绝缘层36的上侧34之下理解为这样的位置，该位置在其垂直间距上比绝缘层36的上侧34的每个任意的部分更靠近第二表面16。在第一表面14上的绝缘层36平坦的情况下，该上侧34是绝缘层36的、与绝缘层36和第一表面14之间的界面相对的侧。在这一点上将绝缘层36的上侧34之下理解为这样的位置，该位置位于绝缘层36之下或至少位于在绝缘层36中构成的接触孔38之内。
在一个实施例中，半导体装置10的每个多晶硅32终止于与半导体本体12的第一表面14邻接的绝缘层36的上侧34之下。在该情况下，在完成的半导体装置10中在绝缘层36的上侧34之上不存在起作用的多晶硅，其中没有电功能性的多晶硅中的纯无效结构（Blindstruktur）在半导体装置10中被去掉。在另一个实施例中，垂直IGFET 22和与该垂直IGFET不同的半导体元件26的多晶硅32最大直至达到半导体本体12的第一表面14。在该情况下，垂直IGFET的多晶硅32不超过半导体本体12中的第一沟槽28或第二沟槽30。
第一沟槽28和第二沟槽30中的多晶硅32被电介质40包围，该电介质覆盖第一沟槽28和第二沟槽30的壁42，以便使第一沟槽28和第二沟槽30中的多晶硅32与半导体本体12电绝缘。该电介质40可以根据应用领域具有不同的厚度，如在制造方法的描绘中还更精确地被描述的那样。第一沟槽28具有深度a并且第二沟槽30具有深度b，其中深度a和b相互最大偏差500nm、或最大偏差250nm并且特别是最大偏差100nm。第一沟槽28和第二沟槽30在此可以具有不同的宽度。在一个实施例中，第一沟槽28中的垂直IGFET 22的栅电极结构20的多晶硅32具有平坦的上侧44。栅电极结构20的多晶硅32的上侧44是多晶硅32的表面，该表面与半导体本体12的第二表面16相对并且与绝缘层36构造界面。即绝缘层36在第一沟槽28的区域中与多晶硅32邻接。平坦的上侧应被理解为，多晶硅32的与绝缘层36邻接的表面的所有区域位于共同的平面之内。在第二沟槽30之内的多晶硅32可以如第一沟槽28中的多晶硅32那样具有平坦的上侧46。在一个实施例中，第一沟槽28中和第二沟槽30中的多晶硅32因此可以分别具有平坦的上侧44、46，这些上侧相互最大偏差100nm。在一个实施例中，平坦的上侧44、46位于共同的平面中。
第二沟槽30中的具有多晶硅32的半导体元件26可以构造为有源或无源的电组件。在图1中所示出的实施例中，作为半导体元件26示出电阻48和二极管50。电阻48为此具有n或p掺杂的多晶硅32，该多晶硅通过绝缘层36中的两个接触孔38与结构化的布线层52电连接，其中该多晶硅32通过电介质40与半导体本体12电绝缘。根据n或p掺杂的多晶硅32的掺杂物浓度，可以在n或p掺杂的多晶硅32和接触孔38之间构造高度n或p掺杂的接触区，以便促成低欧姆的或欧姆的接触。在二极管50的情况下，多晶硅32在第一区域54中是n掺杂的并且在第二区域56中是p掺杂的，其中不同掺杂的区域54、56在第二沟槽30之内构造二极管结构。第一区域54和第二区域56分别通过绝缘层36中的接触孔38与结构化的布线层52电连接。电阻48和二极管50仅仅是针对半导体元件26的示例。因此此外可能的是，作为半导体元件26设置晶体管、电容器或半导体装置10或垂直IGFET 22的边缘终止结构。
在半导体装置10的第一部分18中的垂直IGFET 22如在图2中详细地被示出那样除了栅电极结构20之外还包括第一载流子类型的源极区域58和第一载流子类型的共同的漏极区域60，其中所述源极区域在半导体本体12的第一表面14上构造，所述漏极区域在半导体本体12的第二表面16上构造。
栅电极结构20包括至少一个栅电极62以及栅电极接触区域64，该栅电极接触区域在与半导体本体12的第一表面14邻接的绝缘层36的上侧34之下与导电层、即在图1中所示出的实施例中与结构化的布线层52接触。栅电极接触区域64与第一沟槽28中的栅电极62一起被构造，如在图3A中示例性地被阐明的那样。
该垂直IGFET 22在一个实施例中在其栅电极结构上与已知的垂直IGFET有区别。在此，栅电极接触区域64在图1所示出的实施例中一方面通过结构化的布线层52用于接触栅电极62并且另一方面被设置为垂直IGFET 22的边缘终止结构。用作边缘终止结构的栅电极接触区域64在此包围栅电极62，这些栅电极62与该栅电极接触区域64一起布置在连续的第一沟槽28中。
在图3B中示出沿着图3A中的线A－A的截面图。IGFET 22的有效（aktiv）单元区域（Zellenfeld）的边缘22a、即栅电极62和栅电极接触区域64之间的过渡沿着线A－A伸展。边缘22a包围IGFET 22的有效区域。IGFET 22的有效区域包括源极区域58和栅电极62。因此第一沟槽28在所示出的实施例中通过有效单元区域的边缘22a延伸到边缘终止结构、即IGFET 22的栅电极接触区域64中。如在图3B中所示出的，半导体本体12沿着图3A中的线A－A、即沿着边缘22a不仅在深度上而且在高度上被铺设，并且在栅电极接触区域64的区域中在深度上被铺设。源极区域58因此被设置在相互间隔开的长形桥接片65中，这些长形桥接片从第一沟槽28的底面垂直地沿着第一面14的方向延伸。
第一沟槽28中的栅电极62垂直于半导体本体12的第一表面14延伸到半导体本体12中并且通过用作栅极电介质的电介质40与半导体本体12电绝缘。与电介质40和栅电极62连接的源极区域58通过接触槽66与结构化的布线层52的导电层电连接，这些接触槽66通过绝缘层36从第一表面14延伸到半导体本体12中并且利用结构化的布线层52的导电层来填充。通过施加电压到栅电极62上，在与栅极电介质邻接的沟道区域中的导电性可以通过场效应被控制，使得可以控制源极区域58和共同的漏极区域60之间的电流通过。附加于源极区域58，体区域68也通过接触槽66中的导电层被电接触，该体区域68具有与第一载流子类型相反的第二载流子类型。除了在图1和图2中所示出的接触槽布置，其它的接触布置也可以替代地用于源极和体的电接触，例如放置在源极和体上的接触。
在下文中，借助图4到图16阐明用于制造半导体装置10中的垂直IGFET 22的栅电极结构20和与该垂直IGFET 22的栅电极结构20不同的半导体元件26的方法。
如在图4到图7中所示出的，首先在半导体本体12中，在第一部分18中为垂直IGFET 22的栅电极结构20构造第一沟槽28并且在第二部分24中为半导体元件26构造第二沟槽30。第一沟槽28和第二沟槽30的构造应被理解为，至少一个第一沟槽28和至少一个第二沟槽30在半导体本体12中被构造。因此可以根据半导体装置10的第二部分24中的半导体元件26的数量多倍地设置第二沟槽30。
为了构造第一沟槽28和第二沟槽30，首先如在图4中所示的那样，将光刻胶层72涂布在半导体本体12的表面上。在紧接着的掩膜步骤中，光刻胶步骤72首先借助掩膜74被曝光并且之后被显影，以便使半导体本体的表面区域露出（图5）。根据一个实施例，也可以借助上面所描述的掩膜步骤为要执行的蚀刻步骤制造硬掩膜，其中半导体本体12的要蚀刻的表面区域通过去除硬掩膜的相应部分在第一蚀刻步骤中被露出。之后，第一沟槽28和第二沟槽30通过被露出表面区域中的半导体本体12的各向异性的蚀刻同时被制造（图6）。
因为在可以包括反应离子蚀刻（RIE）的各向异性的蚀刻步骤中半导体本体12的材料侵蚀依赖于要蚀刻的沟槽的宽度（或底面），其中宽的沟槽比窄的沟槽被蚀刻得更深，所以第一沟槽28内的深度和第二沟槽30的深度根据其可到达的底面是不同深度的。因此第一沟槽28和第二沟槽30的深度例如最大相互偏差500nm。通过使用具有小的深度分散的蚀刻方法，沟槽的深度的波动宽度可以进一步被减小，例如减小到250nm到100nm的值。构造沟槽28、30之后去除掩膜74（图7）。
如在图8中所示出的，在构造第一沟槽28和第二沟槽30之后，在半导体本体12的表面上构造电介质40，该电介质覆盖第一沟槽28和第二沟槽30的壁42并且是在半导体本体12的第一表面14上被构造。电介质40在使用硅作为半导体本体12的情况下可以作为氧化硅层以热的方式、例如通过干法氧化来制造。附加地或替代地，也可以例如利用用于一致的沉积、如低压下的气相沉积（low pressure chemical vapor deposition（低压化学气相沉积），LPCVD）的方法沉积电介质。除了热氧化物的构造之外例如可以附加地进行湿法氧化步骤，以便产生具有提高的宽度的电介质40的区域。这些区域76例如还可以借助掩膜步骤进一步被结构化。
如在图9中所示出的，多晶硅32被涂布在半导体本体12的表面上，直至第一沟槽28和第二沟槽30被填充。因此多晶硅32一直被沉积在半导体本体12的表面上，直至所有沉积的多晶硅32超过处于第一表面14上的电介质40的上侧。因此多晶硅32的仅仅一个共同的沉积过程被用于构造栅电极62、栅电极接触区域64、二极管50和电阻48或其它的半导体元件26中的多晶硅32。
如在图10中所示出的，在将多晶硅32涂布在半导体本体12的表面上之后执行化学-机械抛光步骤，以便去除存在于第一沟槽28和第二沟槽30之上的多晶硅，使得第一沟槽28中的栅电极结构20的多晶硅32和第二沟槽30中的半导体元件26的多晶硅32相互分离。
化学-机械抛光步骤在此使用在半导体本体12的第一表面14上构成的电介质40作为停止层。由于化学-机械抛光步骤形成了具有基本上平坦的表面的结构，其中半导体元件26和栅电极结构20中的多晶硅32可以在没有其它的掩膜步骤的情况下相互电分离。通过在第二沟槽30之内设置至少一个半导体元件26，因此可以避免用于通过多晶硅的重复沉积而在布线区域中产生半导体元件以及用于结构化该多晶硅的其它的过程步骤。如果不同于上面所描述的，包括多晶硅的半导体元件在布线区域中被构造，那么要加工的半导体本体的表面在构造多晶硅之后具有不平坦的表面，该不平坦的表面具有升高的和下沉的区域。这样的表面使其它的光刻步骤和沉积过程变得困难，由此产品收益被降低。
通过设置用于分离栅电极结构20和半导体元件26的化学-机械抛光步骤，因此不仅节省用于构造包含多晶硅的组件区域的其它掩膜步骤而且在有效的组件区域构成之后提供平坦的拓扑。包含多晶硅的结构和沟槽结构借助唯一的掩膜步骤被确定。此外，半导体本体12的第一表面14与位于其上的电介质40用作CMP终点识别并且另外的终点识别辅助结构的构造成为多余。
如在图11和图12中所示出的，在执行化学-机械抛光步骤之后，处于半导体本体12的第一表面14上的电介质40被去除并且掺杂物被引入到第二沟槽30中的多晶硅32中，以便根据功能构造不同的半导体元件26。
多晶硅的掺杂可以原位地在沟槽被填充的情况下在其它掺杂步骤之前进行，所述其它掺杂步骤例如借助掺杂物的注入和/或来自掺杂物源的扩散来进行，以便对已经构造的多晶硅32分部分地、例如使用掩膜来进行改变掺杂或相反掺杂（um- oder gegen dotieren）并且因此实现所期望的二极管功能或电阻功能。因此在图12中所示出的实施例中，示例性地在第一区域54中引入第一载流子类型（例如n类型）的掺杂物并且在第二区域56中引入第二载流子类型（例如p类型）的掺杂物，以便构造二极管结构。为了较简单的描绘，为此所需的掩膜和单独的注入步骤通过箭头来代替，这些箭头在相应的掩膜开口处被示出。为了构造二极管也可以仅实施一个掺杂步骤、例如注入工序，以便例如在制造时对原位掺杂的多晶硅进行相反掺杂并且因此产生pn结。为了构造电阻48，一种载流子类型的掺杂物被引入到多晶硅32中，以便根据所需的导电性来构造电阻元件。在构造电阻48时也可以放弃在构造多晶硅之后的掺杂步骤，只要多晶硅的通过原位掺杂所调节的特定导电性是合适的，通过电阻48的尺寸的长度和宽度变化达到所期望的电阻值。
在半导体装置10的第一部分18中，第一载流子类型的掺杂物可以被引入到半导体本体12的与第一沟槽28相邻的区域中，以便构造源极区域58。此外，第二载流子类型的掺杂物可以被引入到半导体本体12中，以便构造体区域68和可能的体接触区。然而，所述的掺杂区域也可以在构造第一沟槽28之前就已经被完成。除了在图12中所示出的二极管结构50或电阻结构48之外还可以在半导体装置10的第二部分24中构造其它的半导体元件26，诸如电容器、边缘终止结构、传感器结构诸如温度传感器、Zap结构也或者横向双极晶体管结构。Zap结构是可以一次性通过施加高电压或高电流断开或建立电连接的结构。
如在图13中所示出的，在多晶硅32中和半导体本体12中构造掺杂区域之后，绝缘层36在半导体本体12的第一表面14上被构造。因为绝缘层36的沉积在执行化学-机械抛光步骤之后进行，所以该绝缘层36具有基本上平坦的上侧34。绝缘层36可以是氧化硅层或其它的绝缘层，所述其它的绝缘层例如包括氮化硅、氮氧化硅或硅酸盐玻璃，如硼硅酸盐玻璃、磷硅酸盐玻璃或硼磷硅酸盐玻璃。
如在图14中所示出的，在绝缘层36中构造接触孔38，这些接触孔从绝缘层36的上侧34穿过这些绝缘层延伸到第一沟槽28中和第二沟槽30中的多晶硅32。此外，在半导体装置10的第一部分18中构造接触槽66，这些接触槽66穿过源极区域58延伸到半导体本体12的体区域68中。然而，也可能的是，通过横向相邻的平坦的接触无需构造接触槽66就实现体区域68的接触。
如在图15和图16中所示出的，在构造接触孔38和接触槽66之后沉积导电层，以便构成布线层52。布线层52的导电层可以被构造为单层或多层系统并且可以包含诸如铝、铜或由铝或铜组成的合金（诸如AlSi、AlCu或AlSiCu）的材料构成。但是，替代地或者补充地作为导电层例如也可以使用如下的单层或多层系统，所述单层或多层系统作为材料构成包含钨、镍、钛、银、金、铂和/或钯。布线层52的导电层放置在绝缘层36的上侧34的基本上平坦的表面上并且因此侵入到接触孔38以及接触槽66中，使得半导体元件26以及栅电极结构20通过布线结构52的导电层之间的接触与多晶硅32电接触。此外，通过接触槽66，体区域68以及源极区域58与布线层52电连接。布线层52最终如在图16中所示出的那样被结构化，以便实现半导体元件26、栅电极结构20以及源极区域58和体区域68的选择性的电控制。通过导电层的构造，因此可以实现垂直IGFET 22的栅电极结构20的多晶硅32和半导体元件26的多晶硅32的接触。
尽管在图15和图16中示出了金属布线结构的构造，但是例如也可设想的是，在绝缘层36上设置其它的有效的组件层，该组件层通过接触孔38与所示出的组件平面连接。但是在一个实施例中，在执行化学-机械抛光步骤之后的每个步骤与涂布多晶硅的步骤不同。因此半导体装置10在完成之后在绝缘层36的上侧34之上没有多晶硅。
通过用于制造半导体装置10的方法，由于化学-机械抛光步骤的执行，半导体元件26中和栅电极结构20中的多晶硅32可以被电分离并且同时栅电极62中的多晶硅的高度可以相对于第一表面14被调节，使得可以放弃用于结构化多晶硅的掩膜步骤和多晶硅的可能的回刻步骤，所述回刻步骤的由过程决定的不精确性例如可能由于阈值电压偏移或绝缘强度波动而导致可靠性波动。
因此根据一个实施例的方法不包括多晶硅的常规的等离子体或湿法蚀刻过程，而是借助化学-机械抛光步骤来去除任何多晶硅。在此总是去除多晶硅的如下部分，该部分具有比初始沉积的多晶硅的厚度更小的厚度。通过根据一个实施例的方法实现一种结构，该结构基本上实现用于构造绝缘层36和位于该绝缘层上的布线层52的平的表面。边缘终止结构可以同样被实现，该边缘终止结构位于半导体本体表面以下。由于在同时构成的沟槽结构中构造通过CMP过程电分离的半导体元件26和垂直IGFET 22的栅电极结构20，因此为了构造栅电极沟槽和用于其它的半导体元件的沟槽仅仅需要一个单个的掩膜步骤。此外，在半导体装置10中栅电极66可以通过栅电极接触区域64被接触，该栅电极接触区域被设置在相同的沟槽结构如栅电极66中，由此在栅电极接触区域64和栅电极66之间实现有益的电连接。在半导体装置10中，栅电极结构20和半导体元件26的多晶硅32具有平坦的表面，该平坦的表面基本上平行于第一表面14和第二表面16，由此由于多晶硅32相对于半导体本体12的垂直的自对准而简化了其它结构的构造。

Claims (21)

1.半导体装置（10），具有：
具有第一表面（14）的半导体本体（12），
第一沟槽（28）中的IGFET（22）的具有多晶硅（32）的栅电极结构（20），所述第一沟槽从所述第一表面（14）延伸到所述半导体本体（12）中，以及
第二沟槽（30）中的与IGFET（22）的栅电极结构（20）不同并且具有多晶硅（32）的半导体元件（26），所述第二沟槽从所述第一表面（14）延伸到所述半导体本体（12）中，
其中IGFET（22）和与所述IGFET（22）不同的半导体元件（26）的多晶硅（32）终结于与所述半导体本体（12）的第一表面（14）邻接的绝缘层（36）的上侧（34）之下。
2.根据权利要求1所述的半导体装置（10），其中所述第一沟槽（28）通过有效单元区域的边缘（22a）延伸到IGFET（22）的边缘终止结构中。
3.根据权利要求1或2所述的半导体装置（10），其中半导体装置（10）的任何多晶硅（32）终结于与所述半导体本体（12）的第一表面（14）邻接的绝缘层（36）的上侧（34）之下。
4.根据权利要求1到3之一所述的半导体装置（10），其中所述IGFET（22）和与所述IGFET（22）不同的半导体元件（26）的多晶硅（32）最大直至达到所述半导体本体（12）的第一表面（14）。
5.根据上述权利要求之一所述的半导体装置（10），其中所述半导体元件（26）包括二极管、电阻、电容器、传感器结构、Zap结构或IGFET（22）的边缘终止结构。
6.根据上述权利要求之一所述的半导体装置（10），其中所述栅电极结构（20）包括栅电极（62）以及栅电极接触区域（64），所述栅电极接触区域在与所述半导体本体（12）的第一表面（14）邻接的绝缘层（36）的上侧（34）之下与导电层（52）接触。
7.根据上述权利要求之一所述的半导体装置（10），其中所述第一沟槽（28）中的IGFET（22）的栅电极结构（20）的多晶硅（32）具有平坦的上侧（44）。
8.根据上述权利要求之一所述的半导体装置（10），其中所述第一沟槽（28）中的和所述第二沟槽（30）中的多晶硅（32）分别具有平坦的上侧（44、46），所述上侧的水平的延伸相互最大偏移100nm。
9.根据权利要求8所述的半导体装置（10），其中所述平坦的上侧（44、46）位于共同的平面中。
10.根据上述权利要求之一所述的半导体装置（10），其中所述第一沟槽（28）和所述第二沟槽（30）具有相互最大偏差250nm的深度。
11.根据权利要求10所述的半导体装置（10），其中所述第一沟槽（28）和所述第二沟槽（30）具有不同的宽度。
12.根据上述权利要求之一所述的半导体装置（10），此外具有电介质（40），所述电介质覆盖所述第一沟槽（28）和所述第二沟槽（30）的壁（42），以便将所述第一沟槽（28）和所述第二沟槽（30）中的多晶硅（32）与所述半导体本体（12）电绝缘。
13.用于制造半导体装置（10）中的IGFET（22）的栅电极结构（20）和与所述IGFET（22）的栅电极结构（20）不同的半导体元件（26）的方法，具有以下步骤：
在半导体本体（12）中构造用于所述IGFET（22）的栅电极结构（20）的第一沟槽（28）和用于所述半导体元件（26）的第二沟槽（30），
将多晶硅（32）涂布在所述半导体本体（12）的表面上，直至所述第一沟槽（28）和所述第二沟槽（30）被填充，
执行化学-机械抛光步骤，以便去除所述第一沟槽（28）和所述第二沟槽（30）之上存在的多晶硅，使得所述第一沟槽（28）中的栅电极结构（20）的多晶硅（32）与所述第二沟槽（30）中的半导体元件（26）的多晶硅（32）相互分离。
14.根据权利要求13所述的方法，其中用于所述IGFET（22）的栅电极结构（20）的所述第一沟槽（28）被制造为，使得所述第一沟槽通过有效单元区域的边缘（22a）延伸到IGFET（22）的边缘终止结构中。
15.根据权利要求13或14所述的方法，此外具有在执行化学-机械抛光步骤之后将绝缘层（36）构造在所述半导体本体（12）的表面上的步骤。
16.根据权利要求15所述的方法，此外具有在所述绝缘层（36）中构造接触孔（38）以及构造用于接触所述IGFET（22）的栅电极结构（20）的多晶硅（32）和所述半导体元件（26）的多晶硅（32）的导电层（52）的步骤。
17.根据权利要求13到16之一所述的方法，此外具有在涂布多晶硅（32）之前在所述第一沟槽（28）中和所述第二沟槽（30）中构造电介质（40）的步骤，其中所述电介质（40）覆盖所述第一沟槽（28）和所述第二沟槽（30）的壁（42）。
18.根据权利要求13到17之一所述的方法，其中所述第一沟槽（28）和所述第二沟槽（30）同时被构造。
19.根据权利要求13到18之一所述的方法，其中在执行化学-机械抛光步骤之后的每个步骤都与涂布多晶硅（32）的步骤不同。
20.根据权利要求13到19之一所述的方法，此外具有在所述第二沟槽（30）中构造二极管、电阻、电容器、传感器结构、Zap结构或IGFET（22）的边缘终止结构作为半导体元件（26）的步骤。
21.根据权利要求13到20之一所述的方法，此外具有将掺杂物引入到所述第二沟槽（30）中的多晶硅（32）中以便在所述第二沟槽（30）中构造半导体元件（26）的步骤。
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