CN106449752A - 半导体装置 - Google Patents

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Abstract

一种能够降低栅极电极的电阻的半导体装置。涉及实施方式的半导体装置具有：第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极、栅极绝缘层、第1绝缘部、第2绝缘部和第2电极。栅极电极具有第1部分和第2部分。第1部分与第2半导体区域排列在第2方向上。第1部分包含多晶硅。第2部分设置在第1部分的一部分之上。第2部分包含金属。第1绝缘部设置在第1部分的其他的一部分之上，包围第2部分。第2绝缘部设置在第2部分之上以及第1绝缘部之上。第2电极设置在第3半导体区域之上以及第2绝缘部之上。第2电极与第2部分在第2方向上排列。

Description

半导体装置
相关申请
本申请主张以日本专利申请2015－159647号(申请日：2015年8月12日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术区域
本发明的实施方式涉及半导体装置。
背景技术
在MOSFET(Metal Oxide Semiconductor Field Effect Transistor)或IGBT(Insulated Gate Bipolar Transistor)等的半导体装置中，通过对栅极电极施加阈值以上的电压，从而成为导通状态。
从开始向栅极电极施加电压起到栅极电极的电压成为阈值以上的时间与栅极电极的电阻成比例。从而，为了使半导体装置高速地动作，期望栅极电极的电阻较小。
发明内容
本发明要解决的课题是提供一种能够降低栅极电极的电阻的半导体装置。
涉及实施方式的半导体装置具有：第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极、栅极绝缘层、第1绝缘部、第2绝缘部和第2电极。
上述第1半导体区域设置在上述第1电极之上。
上述第2半导体区域设置在上述第1半导体区域之上。
上述第3半导体区域选择性地设置在上述第2半导体区域之上。
上述栅极电极具有第1部分和第2部分。
上述第1部分与上述第2半导体区域排列在与从上述第1电极朝向上述第1半导体区域的第1方向垂直的第2方向上。上述第1部分包含多晶硅。
上述第2部分设置在上述第1部分的一部分之上。上述第2部分包含金属。
上述栅极绝缘层分别设置在上述栅极电极与上述第1半导体区域之间、上述栅极电极与上述第2半导体区域之间以及上述栅极电极与上述第3半导体区域之间。
上述第1绝缘部设置在上述第1部分的其他的一部分之上，包围上述第2部分。
上述第2绝缘部设置在上述第2部分之上以及上述第1绝缘部之上。
上述第2电极设置在上述第3半导体区域之上以及上述第2绝缘部之上。上述第2电极与上述第2部分排列在上述第2方向上。
附图说明
图1是表示涉及第1实施方式的半导体装置的一部分的立体剖面图。
图2(a)是表示涉及第1实施方式的半导体装置的制造工序的工序剖面图。
图2(b)是表示涉及第1实施方式的半导体装置的制造工序的工序剖面图。
图3(a)是表示涉及第1实施方式的半导体装置的制造工序的工序剖面图。
图3(b)是表示涉及第1实施方式的半导体装置的制造工序的工序剖面图。
图4(a)是表示涉及第1实施方式的半导体装置的制造工序的工序剖面图。
图4(b)是表示涉及第1实施方式的半导体装置的制造工序的工序剖面图。
图5是表示涉及第2实施方式的半导体装置的一部分的立体剖面图。
具体实施方式
以下，参照附图来说明本发明的各实施方式。
另外，附图是示意地或概念性的，各部分的厚度和宽度的关系、部分间的大小的比率等并不一定限于与现实的相同。并且，即使是表示相同的部分的情况，也有根据附图而相互的尺寸或比率不同地表示的情况。
并且，在本申请说明书和各图中，对于与已说明过的要素相同的要素赋予相同的符号而适当省略详细的说明。
在各实施方式的说明中使用XYZ正交坐标系。将从漏极电极30朝向n－型半导体区域1的方向设为Z方向(第1方向)，将相对于Z方向垂直且相互正交的2个方向设为X方向(第2方向)以及Y方向(第3方向)。
在以下的说明中，n+、n－以及p+、p的标记表示各导电型中的杂质浓度的相对的高低。即，附有“+”的标记与没有附带“+”以及“－”的某一个的标记相比，表示杂质浓度相对较高，附有“－”的标记与什么都没附带的标记相比，表示杂质浓度相对较低。
关于以下说明的各实施方式，可以使各半导体区域的p型和n型反转来实施各实施方式。
(第1实施方式)
使用图1来说明涉及第1实施方式的半导体装置的一例。
图1是表示涉及第1实施方式的半导体装置100的一部分的立体剖面图。
半导体装置100例如是MOSFET。
如图1所示，半导体装置100具有n+型(第1导电型)漏极区域5、n－型半导体区域1(第1半导体区域)、p型(第2导电型)基底(base)区域2(第2半导体区域)、n+型源极区域3(第3半导体区域)、p+型接触区域4、栅极电极10、栅极绝缘层15、第1绝缘部21、第2绝缘部22、漏极电极30(第1电极)以及源极电极31(第2电极)。
在半导体装置100的下表面设有漏极电极30。
n+型漏极区域5设置在漏极电极30之上，与漏极电极30电连接。
n－型半导体区域1设置在n+型漏极区域5之上。
p型基底区域2设置在n－型半导体区域1之上。
n+型源极区域3以及p+型接触区域4分别选择性地设置在p型基底区域2之上。
p型基底区域2、n+型源极区域3以及p+型接触区域4在X方向上设置有多个，分别在Y方向上延伸。
或者，n+型源极区域3以及p+型接触区域4在各p型基底区域2之上也可以在Y方向上交替地设置。
栅极电极10具有第1部分11以及第2部分12。
第1部分11、与n－型半导体区域1、p型基底区域2以及n+型源极区域3排列在X方向上。在这些半导体区域与第1部分11之间设有栅极绝缘层15。
第2部分12设置在第1部分11的一部分之上。
第1绝缘部21设置在第1部分11的其他的一部分之上，第2部分12沿着X－Y面而被第1绝缘部21包围。
第2绝缘部22设置在第1绝缘部21之上。
在图1所示的例中，第2部分12的下端与第1部分11的上表面相接。并且，第1部分11的上表面以及第2部分12的下端与n+型源极区域3以及p+型接触区域4排列在X方向上。第2部分12在X方向上的长度比第1部分11在X方向上的长度短。
栅极电极10、第1绝缘部21以及第2绝缘部22在X方向上设有多个，分别在Y方向上延伸。
在半导体装置100的上表面且n+型源极区域3、p+型接触区域4及第2绝缘部22之上设有源极电极31。源极电极31与n+型源极区域3以及p+型接触区域4电连接。
并且，第2部分12的至少一部分与源极电极31在X方向上排列。源极电极31和栅极电极10通过第1绝缘部21以及第2绝缘部22而在电气上分离。
这里说明各构成要素的材料的一例。
n+型漏极区域5、n－型半导体区域1、p型基底区域2、n+型源极区域3、p+型接触区域4作为半导体材料而包含硅、碳化硅、氮化镓或砷化镓。
作为添加到半导体材料中的n型杂质，能够使用砷、磷或锑。作为p型杂质，能够使用硼。
栅极电极10的第1部分11包含多晶硅。
栅极电极10的第2部分12包含金属。第2部分12作为金属而包括例如铝、钛、镍、钨、铜以及金的至少某一种。第2部分12也可以进一步包括氮化钛等金属化合物。
栅极绝缘层15、第1绝缘部21以及第2绝缘部22包括氧化硅等绝缘材料。
漏极电极30以及源极电极31包括铝等金属。
接着，使用图2～图4来说明涉及第1实施方式的半导体装置的制造方法的一例。
图2～图4是表示涉及第1实施方式的半导体装置100的制造工序的工序剖面图。
首先，准备具有n+型半导体层5a和设置在n+型半导体层5a之上的n－型半导体层1a的半导体基板。接着，在n－型半导体层1a的表面上形成多个开口OP1。接着，通过进行热氧化，如图2(a)所示，在开口OP1的内壁以及n－型半导体层1a的上表面形成绝缘层IL1。
接着，将p型杂质以及n型杂质依次离子注入到开口OP1彼此之间的n－型半导体层1a，进行热处理，从而使杂质活性化。通过该工序，如图2(b)所示，形成p型基底区域2、n+型源极区域3以及p+型接触区域4。
接着，在绝缘层IL1之上形成包含多晶硅的导电层。接着，对该导电层的一部分进行刻蚀，使上表面后退，从而在各个开口OP1的内部形成第1部分11。接着，形成覆盖第1部分11的绝缘层IL2。如图3(a)所示，在该绝缘层IL2形成开口OP2。开口OP2形成为，使得第1部分11的上表面的一部分经由开口OP2露出。并且，开口OP2形成为，使得开口OP2的宽度(X方向上的尺寸)与开口OP1的宽度相比变窄。
接着，在绝缘层IL2之上形成埋入开口OP2的金属层。接着，研磨该金属层，将设置在开口OP2的内部以外的部分除去，从而形成被绝缘层IL2包围的第2部分12。通过该工序，形成图1所示的具有第1部分11及第2部分12的栅极电极10。接着，如图3(b)所示，在绝缘层IL2之上形成覆盖第2部分12的绝缘层IL3。
接着，除去绝缘层IL1～IL3各自的一部分，使n+型源极区域3以及p+型接触区域4露出。通过该工序，绝缘层IL1～IL3在X方向上被断开，形成图1所示的多个第1绝缘部21以及多个第2绝缘部22。接着，在n+型源极区域3以及p+型接触区域4之上形成覆盖第2绝缘部22的金属层。通过将该金属层图案化，如图4(a)所示形成源极电极31。
接着，研磨n+型半导体层5a的背面直到n+型半导体层5a成为规定的厚度。接着，如图4(b)所示，通过在被研磨后的n+型半导体层5a的背面形成漏极电极30，能够得到图1所示的半导体装置100。
说明本实施方式的作用以及效果。
涉及本实施方式的半导体装置的栅极电极10具有第1部分11以及第2部分12。包含金属的第2部分12的电阻比包含多晶硅的第1部分的电阻小。因此，通过设有第2部分12能够降低栅极电极的电阻。
进而，根据本实施方式，第2部分12设置在第1部分11的一部分之上，并且在第1部分11的其他的一部分之上设有第1绝缘部21，第2部分12被该第1绝缘部21包围。通过采用这种构成，能够使第2部分12与源极电极31之间的X方向上的距离变长，能够抑制栅极电极10与源极电极31之间的静电电容的增加。
即，根据本实施方式，能够在降低栅极电极10的电阻的同时抑制栅极电极10与源极电极31之间的静电电容的增加。
并且，通过将第2部分12仅设置在第1部分11的一部分之上，从而在将绝缘层图案化来形成第1绝缘部21以及第2绝缘部22时，能够降低由于图案化位置的偏差等而导致第2部分12误露出的可能性。
即，根据涉及本实施方式的半导体装置，能够使半导体装置的良品率提高。
并且，通过以使第1绝缘部21的一部分以及第2绝缘部22的一部分位于n+型源极区域3之上的方式设置第1绝缘部21以及第2绝缘部22，能够更进一步降低由于图案化位置的偏差而导致第2部分12误露出的可能性。
(第2实施方式)
使用图5来说明涉及第2实施方式的半导体装置的一例。
图5是表示涉及第2实施方式的半导体装置200的一部分的立体剖面图。
半导体装置200在与半导体装置100的比较中，例如在第2部分12的构造上具有差异。
半导体装置200中，第2部分12设置在第1部分11的一部分之上，并且被第1部分11的其他的一部分沿着X－Y面包围。
在图5所示的例中，第2部分12的下端与n+型源极区域3在X方向上排列，但第2部分12的下端也可以与p型基底区域2或n－型半导体区域1在X方向上排列。第2部分12的下端的位置越深，则越可能使第2部分12的体积增加。
根据本实施方式，与第1实施方式相比由于第2部分12的体积较大，因此能够更进一步降低栅极电极10的电阻。
另外，在上述的各实施方式的说明中，对在MOSFET中采用了涉及各实施方式的发明的情况的一例进行了说明。但是，涉及各实施方式的发明不限定于MOSFET，例如也能够适用于IGBT。该情况下，例如在n+型漏极区域5与漏极电极30之间设有p+型的半导体区域。
关于以上说明的各实施方式中的、各半导体区域之间的杂质浓度的相对的高低，能够使用例如SCM(扫描型静电电容显微镜)来确认。另外，各半导体区域中的载流子浓度能够视为与各半导体区域中被活性化的杂质浓度相等的浓度。从而，关于各半导体区域之间的载流子浓度的相对的高低也能够使用SCM来确认。
关于各半导体区域中的杂质浓度，能够通过例如SIMS(二次离子质量分析法)来测定。
并且，关于栅极电极10的各部中包含的材料，能够使用例如SIMS(二次离子质量分析法)、GD－OES(辉光放电发光分光分析法)、XPS(X射线光电子分光法)等来确认。
以上，说明了本发明的一些实施方式，但这些实施方式是作为例而提示的，不意图限定发明的范围。这些新的实施方式能够以其他的各种形态来实施，在不脱离发明的主旨的范围中能够进行各种的省略、置换、变更。关于实施方式所包含的例如n+型漏极区域5、n－型半导体区域1、p型基底区域2、n+型源极区域3、p+型接触区域4、栅极绝缘层15、漏极电极30、源极电极31等的各要素的具体的构成，本区域技术人员能够从公知的技术中适当选择。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书记载的发明和其等价的范围中。并且，上述的各实施方式能够相互组合来实施。

Claims (5)

1.一种半导体装置，具备：
第1电极；
第1导电型的第1半导体区域，设置在上述第1电极之上；
第2导电型的第2半导体区域，设置在上述第1半导体区域之上；
第1导电型的第3半导体区域，选择性地设置在上述第2半导体区域之上；
栅极电极，具有第1部分和第2部分，上述第1部分与上述第2半导体区域排列在与从上述第1电极朝向上述第1半导体区域的第1方向垂直的第2方向上，且上述第1部分含有多晶硅，上述第2部分设置在上述第1部分的一部分之上，且上述第2部分含有金属；
栅极绝缘层，设置在上述栅极电极与上述第1半导体区域之间、上述栅极电极与上述第2半导体区域之间、以及上述栅极电极与上述第3半导体区域之间；
第1绝缘部，设置在上述第1部分的其他的一部分之上，包围上述第2部分；
第2绝缘部，设置在上述第2部分之上以及上述第1绝缘部之上；以及
第2电极，设置在上述第3半导体区域之上以及上述第2绝缘部之上，上述第2电极与上述第2部分在上述第2方向上排列。
2.如权利要求1记载的半导体装置，
上述第2部分被上述第1部分的上述其他的一部分包围。
3.如权利要求1或2记载的半导体装置，
上述第2部分在上述第1方向上的长度比上述第1部分在上述第2方向上的长度短。
4.如权利要求1或2记载的半导体装置，
上述第2部分在上述第1方向上的一端与上述第3半导体区域在上述第2方向上排列。
5.如权利要求1或2记载的半导体装置，
上述第1绝缘部的一部分以及上述第2绝缘部的一部分设置在上述第3半导体区域之上。
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