CN104064604B - 半导体装置的制造方法及半导体装置 - Google Patents

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Abstract

一种半导体装置的制造方法及半导体装置，以较高的成品率制造高性能的结FET。该方法包括如下工序：（a）在形成于n+型SiC基板的上部的n‑型漂移层的表面形成n+型源极层；（b）在（a）工序之后，将在n‑型漂移层的上部形成的氧化硅膜（21）作为掩模，对n‑型漂移层的表面进行蚀刻，由此形成按照预定的间隔配置的多个浅槽；（c）在（b）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n‑型漂移层中掺杂氮，由此形成n型反掺杂层；（d）在（c）工序之后，在氧化硅膜及浅槽各自的侧壁形成侧阱间隔物；（e）在（d）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n‑型漂移层中掺杂铝，由此形成p型栅极层。

Description

半导体装置的制造方法及半导体装置
技术领域
本发明涉及半导体装置的制造方法及半导体装置，尤其涉及有效地应用于在SiC（碳化硅）基板上形成结型场效应晶体管（Junction Field Effect Transistor：JFET）的半导体装置的技术。
背景技术
作为大功率半导体元件的一种有将pn结作为栅极来控制沟道的结型场效应晶体管（下面称为结FET）。尤其是基板材料使用SiC的结FET，由于SiC的绝缘破坏电场比Si大，因而耐压特性良好，而且pn结的扩散电位高，因而能够实现即使对栅极施加负电压时也能够使沟道完全耗尽的所谓常闭型的FET。
专利文献1和专利文献2公开了隧道型结FET。在这些文献中记载的结FET，在通过在SiC基板上外延生长的n-型漂移层上形成隧道，并结合倾斜离子注入法和垂直离子注入法在隧道的侧壁及底面掺杂Al（铝）等p型杂质，由此形成p型栅极区域。
作为表示结FET的性能的重要特性之一的导通电阻，能够通过扩大相邻的栅极区域的间隔而降低，但是这样也导致逆偏置时的源极、漏极耐压降低。即，导通电阻与源极、漏极耐压存在以栅极区域的间隔为参数的取舍关系。因此，为了使结FET高性能化，该参数的控制非常重要。
在非专利文献1中报告了通过使p型栅极区域的杂质浓度属性变陡峻，能够改善上述导通电阻与源极、漏极耐压的取舍关系。虽然该文献没有记载使杂质浓度属性变陡峻的方法，但是可以考虑例如使用倾斜离子注入法在隧道的侧壁掺杂n型杂质（例如氮），来补偿p型栅极区域的端部的杂质浓度的方法（该文献，图3）。
专利文献3涉及平面型结FET，通过将p型栅极区域的宽度设为在漏极侧比在源极侧宽的逆向（retrograde）属性，能够使结FET进一步高性能化。在此，根据杂质的离子注入能量及投配量调整p型栅极区域的宽度。
另一方面，涉及隧道型结FET的专利文献4公开了这样的方法，通过使在隧道的侧壁进行离子注入时的加速电压小于在隧道的底面离子注入杂质时的加速电压，使p型栅极区域的宽度在漏极侧比在源极侧宽（该文献，图5）。
【现有技术文献】
【专利文献】
【专利文献1】日本特开2007－128965号公报
【专利文献2】日本特开2011－171421号公报
【专利文献3】日本特开平10－294471号公报
【专利文献4】日本特开2004－134547号公报
【非专利文献】
【非专利文献1】Mater.Sci,Forum600-603.1059(2009)
发明内容
在上述现有的隧道型结FET中，为了高精度地控制相邻的p型栅极区域彼此的间隔以及p型栅极区域的杂质浓度属性，不仅控制隧道的加工尺寸，而且应该控制隧道的锥部角度、被用作隧道的蚀刻掩模的氧化膜的膜厚和形状、离子注入装置的角度精度等，控制参数比较多。因此，在考虑到批量生产的情况下，将难以确保用于得到稳定的较高的成品率的工艺余量。
另外，为了结FET的性能提高、尤其是降低导通电阻，要求增加源极在有源区域中占据的面积比率，但为此将需要缩小栅极区域的宽度。然而，在现有技术中，由于利用倾斜离子注入法在隧道的侧壁掺杂杂质来形成栅极区域，因而隧道的宽度变狭窄，隧道的深度与宽度之比（纵横尺寸比）增大，导致难以在隧道的侧壁掺杂杂质。即，在利用倾斜离子注入法在隧道的侧壁掺杂杂质来形成栅极区域的现有方法中，将难以缩小栅极区域的宽度。
关于其它的课题和新的特征，根据本说明书的记述以及附图即可明确。
本申请的一个实施方式是在第1导电型的半导体基板的主面形成结型场效应晶体管的半导体装置的制造方法，包括：
（a）在形成于所述半导体基板的上部的第1导电型的漂移层的表面形成第1导电型的源极层的工序；
（b）在所述（a）工序之后，将在所述漂移层的上部形成的第1绝缘膜作为掩模，对所述漂移层的所述表面进行蚀刻，由此形成按照预定的间隔配置的多个槽的工序；
（c）在所述（b）工序之后，使用垂直离子注入法在所述多个槽各自的下部的所述漂移层中掺杂杂质，由此形成第1导电型的反掺杂层的工序；
（d）在所述（c）工序之后，在所述第1绝缘膜及所述槽各自的侧壁形成侧阱间隔物的工序；
（e）在所述（d）工序之后，使用垂直离子注入法在所述多个槽各自的下部的所述漂移层中掺杂杂质，由此形成第2导电型的栅极层的工序。
根据上述一个实施方式，能够以较高的成品率制造高性能的结FET。
附图说明
图1是表示形成有实施方式1的纵型结FET的SiC基板的有源区域的一部分的剖视图。
图2是表示实施方式1的纵型结FET的制造方法的SiC基板的主要部分剖视图。
图3是表示实施方式1的纵型结FET的制造方法的SiC基板的主要部分俯视图。
图4是表示承接图2的纵型结FET的制造方法的SiC基板的主要部分剖视图。
图5是表示承接图2的纵型结FET的制造方法的SiC基板的主要部分俯视图。
图6是表示承接图4的纵型结FET的制造方法的SiC基板的主要部分剖视图。
图7是表示承接图6的纵型结FET的制造方法的SiC基板的主要部分剖视图。
图8是表示承接图7的纵型结FET的制造方法的SiC基板的主要部分剖视图。
图9是表示承接图8的纵型结FET的制造方法的SiC基板的主要部分剖视图。
图10是表示实施方式1的变形例的纵型结FET的制造方法的SiC基板的主要部分剖视图。
图11是表示承接图10的纵型结FET的制造方法的SiC基板的主要部分剖视图。
图12是表示承接图11的纵型结FET的制造方法的SiC基板的主要部分剖视图。
图13是表示形成有实施方式1的变形例的纵型结FET的SiC基板的有源区域的一部分的剖视图。
图14是表示实施方式2的纵型结FET的制造方法的SiC基板的主要部分剖视图。
图15是表示承接图14的纵型结FET的制造方法的SiC基板的主要部分剖视图。
图16是表示形成有实施方式2的纵型结FET的SiC基板的有源区域的一部分的剖视图。
图17是表示形成有实施方式3的纵型结FET的SiC基板的有源区域的一部分的剖视图。
图18是表示形成有实施方式3的纵型结FET的SiC基板的主要部分剖视图。
图19是表示承接图18的纵型结FET的制造方法的SiC基板的主要部分剖视图。
图20是表示承接图19的纵型结FET的制造方法的SiC基板的主要部分剖视图。
图21是表示形成有另一个实施方式的纵型结FET的SiC基板的有源区域的一部分的剖视图。
具体实施方式
下面，根据附图详细说明实施方式。另外，在用于说明实施方式的所有附图中，对具有相同功能的部件标注相同的标号，并省略其重复说明。并且，在实施方式中，除特殊需要时之外，原则上不重复相同或者同样的部分的说明。另外，在用于说明实施方式的附图中，为了容易理解结构，存在即使是俯视图也附加阴影的情况、和即使是剖视图也省略阴影的情况。
（实施方式1）
图1是表示形成有本实施方式1的纵型结FET的SiC基板的有源区域的一部分的剖视图。
在作为纵型结FET的漏极区域的n+型SiC基板1的主面上形成有杂质浓度比n+型SiC基板1低的n-型漂移层2，在n-型漂移层2的表面上，按照预定的间隔形成有杂质浓度比n+型SiC基板1高的多个n+型源极层3。这些n+型源极层3沿着n+型SiC基板1的主面的第一方向（与纸面垂直的方向）呈条带状地延伸。
在n+型源极层3的表面形成有由Ni（镍）硅化物膜构成的源极接触层11。源极接触层11通过在覆盖n+型源极层3的层间绝缘膜28上形成的接触孔15与源极电极16电连接。层间绝缘膜28由氧化硅膜构成，源极电极16由以Al（铝）为主体的金属膜构成。
在n-型漂移层2的表面上，在相邻的n+型源极层3之间沿着n+型源极层3的延伸方向（第一方向）形成有浅槽4，在这些浅槽4的下部的n-型漂移层2形成有p型栅极层7。并且，在浅槽4的侧壁形成有由氧化硅膜构成的侧阱间隔物14。另外，在侧阱间隔物14的下部的n-型漂移层2上，与p型栅极层7相邻地形成有n型反掺杂（counter dope）层5。
本实施方式1的纵型结FET的特征之一在于，如图1所示，浅槽4的底面位于比n+型源极层3靠下方的位置，而且在浅槽4的侧壁形成有由绝缘材料（氧化硅）构成的侧阱间隔物14，因而n+型源极层3和p型栅极层7处于不接触状态。
另外，本实施方式1的纵型结FET的另一个特征在于，如后面所述，通过使用垂直离子注入法在浅槽4的下部的n-型漂移层2中掺杂杂质，形成n型反掺杂层5和p型栅极层7。
在形成于浅槽4的下部的n-型漂移层2的p型栅极层7的表面，形成有由Ni硅化物膜构成的栅极接触层12。栅极接触层12在未图示的有源区域的端部通过形成于层间绝缘膜28的接触孔，与和源极电极16为相同层的由金属膜构成的栅极电极（后述的栅极电极17）电连接。
在n+型SiC基板1的主面的最上部形成有由聚酰亚胺树脂膜构成的表面保护膜19。如图1所示，在表面保护膜19形成有开口29，由露出于该开口29的底部的源极电极16构成源极焊盘。在表面保护膜19还形成有另一个开口，由露出于该开口的底部的栅极电极17构成栅极焊盘，但省略了图示。
图1仅示出了n+型SiC基板1的有源区域的一部分，但在该图中未示出的有源区域的周围，形成有以有源区域的电场缓解为目的的终结层（后述的p-型终结层8）。p-型终结层8是通过在有源区域的周围的n-型漂移层2中离子注入杂质而形成的p型半导体区域。并且，在终结层的外侧即n+型SiC基板1的外周部形成有保护环（后述的n+型保护环层3G和保护环配线18）。n+型保护环层3G是通过在n+型SiC基板1的外周部的n-型漂移层2中离子注入杂质而形成的n型半导体区域，保护环配线18由与源极电极16及栅极电极17为相同层的金属膜构成。
另一方面，在n+型SiC基板1的背面形成有漏极电极30。漏极电极30由以Ni（镍）硅化物为主体的导电膜构成。这样，本实施方式1的纵型结FET形成为3端子构造，即具有：在n+型SiC基板1的主面侧设置的源极焊盘及栅极焊盘、和在n+型SiC基板1的背面侧设置的漏极电极30。
本实施方式1的纵型结FET的动作基本上与现有的纵型结FET的动作相同，通过控制从p型栅极层7延伸到沟道（n+型源极层3的下方的n-型漂移层2）的耗尽层的宽度，切换在源极、漏极之间流过的电流的导通、截止。即，在截止状态下，通过对栅极（p型栅极层7）施加负电压、并使耗尽层从栅极延伸到沟道，使载流子（电子）不在源极、漏极之间流动。并且，在导通状态下，通过对栅极和漏极施加正电压，使耗尽层缩小，使载流子（电子）从源极流向漏极。
下面，关于本实施方式1的纵型结FET的制造方法，参照附图并按照工序顺序进行说明。另外，在此假设是耐压600V以上的纵型结FET。
首先，如图2（a）所示，在高浓度地掺杂了n型杂质（氮）的n+型SiC基板1的主面上，使用外延生长法形成n-型漂移层2。n-型漂移层2的杂质（氮）浓度约为2×1016atom/cm3。并且，n-型漂移层2的厚度约为6μm。
然后，如图2（b）所示，使用CVD法在n+型SiC基板1的主面上堆积氧化硅膜（第1绝缘膜）20，然后通过以光致抗蚀剂膜（未图示）为掩模的干式蚀刻，对氧化硅膜20进行图案加工。然后，以该氧化硅膜20为掩模在n-型漂移层2中离子注入n型杂质（氮），由此形成n+型源极层3。此时，也在n+型SiC基板1的外周部的n-型漂移层2中离子注入n型杂质，形成包围有源区域的n+型保护环层3G。n+型源极层3和n+型保护环层3G的杂质浓度约为1×1020atom/cm3。
然后，在去除氧化硅膜20后，如图2（c）所示，使用CVD法在n+型SiC基板1的主面上堆积氧化硅膜21，通过以光致抗蚀剂膜为掩模的干式蚀刻，对氧化硅膜21进行图案加工。然后，以该氧化硅膜21为掩模对n+型源极层3及其下方的n-型漂移层2进行干式蚀刻，由此形成多个浅槽4。此时，也对有源区域的端部的n-型漂移层2进行干式蚀刻，形成宽度比浅槽4宽的浅槽4C。
如图2（c）所示，浅槽4、4C形成为其底面位于比n+型源极层3靠下方的位置。从n-型漂移层2的表面到浅槽4、4C的底面的深度约为0.5μm。并且，通过在有源区域的n-型漂移层2形成多个浅槽4，n+型源极层3通过浅槽4被相互分离。n+型源极层3的宽度（S）、换言之相邻的浅槽4彼此的间隔约为0.1μm。并且，浅槽4的宽度（W）约为1.0μm。
如图3所示，在有源区域的n-型漂移层2形成的浅槽4沿着n+型SiC基板1的主面的一个方向呈条带状地延伸。
在n-型漂移层2形成浅槽4、4C的目的之一在于，在后面的离子注入工序中将杂质（用于形成n型反掺杂层5的杂质和用于形成p型栅极层7的杂质）掺杂到n-型漂移层2的较深的区域中。因此，在使用加速电压较高的能量离子注入装置掺杂杂质的情况下，也可以使浅槽4、4C的深度比n+型源极层3的深度浅。
然后，如图4（a）所示，以氧化硅膜21为掩模，在浅槽4、4C的下部的n-型漂移层2中离子注入n型杂质（氮），由此形成n型反掺杂层5。利用垂直离子注入法进行n型杂质的离子注入，使n型反掺杂层5的杂质（氮）浓度约为1×1017atom/cm3。并且，通过改变加速电压的多阶段注入来进行n型杂质的离子注入，使n型反掺杂层5的深度相对于n-型漂移层2的表面约为0.8～1μm。
n型反掺杂层5是基于如下目的而形成的，即对在后面的工序中形成的p+型栅极层7的杂质（铝）向横方向（沟道方向）上的扩散进行补偿，使p+型栅极层7的杂质浓度属性变陡峻。
然后，如图4（b）和图5所示，在氧化硅膜21及浅槽4、4C的侧壁形成侧阱间隔物6。使用CVD法在n+型SiC基板1的主面上堆积氧化硅膜，然后对该氧化硅膜进行各向异性蚀刻，由此形成侧阱间隔物6。
然后，如图6（a）所示，以氧化硅膜21和侧阱间隔物6为掩模，在浅槽4的下部的n-型漂移层2中离子注入p型杂质（铝或硼），由此形成自适应侧阱间隔物6的p型栅极层7。此时，也在有源区域的端部的n-型漂移层2中离子注入p型杂质，形成宽度比p型栅极层7宽的p型栅极层7C。
利用垂直离子注入法进行p型杂质的离子注入，使p型栅极层7、7C的杂质浓度约为1×1018cm-3。并且，通过改变加速电压的多阶段注入来进行p型杂质的离子注入，使p型栅极层7、7C的深度与n型反掺杂层5的深度大致相同（相对于n-型漂移层2的表面约为0.8～1μm）。
这样，在本实施方式1中，在浅槽4的侧壁形成侧阱间隔物6，然后使用垂直离子注入法在浅槽4的下部的n-型漂移层2中离子注入p型杂质，由此形成自适应侧阱间隔物6的p型栅极层7。
由此，能够使p型栅极层7的宽度（G）比浅槽4的宽度（W）狭窄。即，在使浅槽4的宽度（W）狭窄至加工临界的情况下，能够使p型栅极层7的宽度（G）比该加工临界还狭窄。并且，通过规定作为侧阱间隔物6的材料的氧化硅膜的膜厚，能够高精度地控制在浅槽4的侧壁形成的侧阱间隔物6的宽度，因而也能够高精度地控制p型栅极层7的宽度（G）。另外，通过以在浅槽4的侧壁形成侧阱间隔物6的状态形成p型栅极层7，能够使n+型源极层3和p型栅极层7不接触。尤其是在本实施方式1中，由于使浅槽4形成为比n+型源极层3深，因而能够更加可靠地使n+型源极层3和p型栅极层7不接触。
然后，在去除氧化硅膜21和侧阱间隔物6后，如图6（b）所示，使用CVD法在n+型SiC基板1的主面上堆积氧化硅膜22，通过以光致抗蚀剂膜为掩模的干式蚀刻对氧化硅膜22进行图案加工。然后，以该氧化硅膜22为掩模，在有源区域的周围的n-型漂移层2中离子注入p型杂质（铝或硼），由此形成p-型终结层8。p-型终结层8是以有源区域的电场缓解为目的的半导体区域，形成于比p型栅极层7C深的区域中。并且，p-型终结层8的杂质浓度约为1×1017atom/cm3。
然后，在去除氧化硅膜21和侧阱间隔物6后，对n+型SiC基板1进行退火，由此将在截止到此的工序中被掺杂于n-型漂移层2中的n型杂质（氮）和p型杂质（铝或硼）激活。在此，n+型SiC基板1的退火温度为约1700～约1800℃。在对n+型SiC基板1进行退火时，如图6（c）所示用碳层9覆盖n+型SiC基板1的主面侧和背面侧，以防止构成n+型SiC基板1的Si的气化。
然后，在去除碳层9后，如图7（a）所示，使用CVD法在n+型SiC基板1的主面上堆积氧化硅膜23，然后使用溅射法在氧化硅膜23的上部堆积由TiN（氮化钛）膜构成的屏蔽金属膜24。
然后，如图7（b）所示，通过对有源区域的屏蔽金属膜24及氧化硅膜23进行各向异性蚀刻，在浅槽4的侧壁形成由屏蔽金属膜24和氧化硅膜23的层压膜构成的侧阱间隔物10。此时，有源区域的外侧被在n+型保护环层3G的上部设置开口25的光致抗蚀剂膜26覆盖，通过对开口25的底部的屏蔽金属膜24和氧化硅膜23进行蚀刻，使n+型保护环层3G的表面露出。
然后，在去除光致抗蚀剂膜26后，如图7（c）所示，使用溅射法在n+型SiC基板1的主面上堆积Ni膜27。然后，对n+型SiC基板1进行退火，由此使n+型源极层3和p型栅极层7、7C分别与Ni膜27反应（硅化反应）。
然后，去除未反应的Ni膜27和屏蔽金属膜24。由此，如图8（a）所示，在n+型源极层3的表面形成有由Ni硅化物膜构成的源极接触层11，在p型栅极层7、7C各自的表面形成有由Ni硅化物膜构成的栅极接触层12。并且，在n+型保护环层3G的表面形成有由Ni硅化物膜构成的保护环接触层13。
源极接触层11是用于将n+型源极层3和在后面的工序中形成的源极电极16欧姆连接的导电层，栅极接触层12是用于将p型栅极层7、7C和在后面的工序中形成的栅极电极欧姆连接的导电层。并且，保护环接触层13是用于将n+型保护环层3G和在后面的工序中形成的保护环配线18欧姆连接的导电层。
另外，通过去除构成侧阱间隔物10的一部分的屏蔽金属膜24，在浅槽4、4C的侧壁形成由氧化硅膜23构成的侧阱间隔物14。
然后，如图8（b）所示，使用CVD法在n+型SiC基板1的主面上堆积由氧化硅膜构成的层间绝缘膜28，然后通过以光致抗蚀剂膜为掩模的干式蚀刻对层间绝缘膜28进行图案加工，在n+型源极层3、p型栅极层7C及n+型保护环层3G各自的上部形成接触孔15。并且，在未图示的区域中，在p型栅极层7的上部的氧化硅膜28也形成接触孔。
然后，如图8（c）所示，使用溅射法在n+型SiC基板1的主面上堆积以Al为主体的金属膜，然后通过以光致抗蚀剂膜为掩模的干式蚀刻对该金属膜进行图案加工。由此，形成与n+型源极层3的表面的源极接触层11电连接的源极电极16、与p型栅极层7C的栅极接触层12电连接的栅极电极17、以及与n+型保护环层3G的表面的保护环接触层13电连接的保护环配线18。栅极电极17也在未图示的区域中与p型栅极层7的表面的栅极接触层12电连接。
然后，如图9（a）所示，在n+型SiC基板1的主面的最上部形成由聚酰亚胺树脂膜构成的表面保护膜19，然后在源极电极16的上部的表面保护膜19形成开口29。由露出于该开口29的底部的源极电极16构成源极焊盘。并且，在未图示的区域中，在栅极电极17的上部的表面保护膜19形成开口29，由此形成栅极焊盘。
然后，如图9（b）所示，在n+型SiC基板1的背面整体形成漏极电极30，由此完成图1所示的本实施方式1的纵型结FET。漏极电极30由Ni硅化物膜构成，其表面被实施镀金（Au）。
根据如上所述构成的本实施方式1的纵型结FET，能够得到如下所述的效果。
由于使用垂直离子注入法在n-型漂移层2形成n型反掺杂层5和p型栅极层7，因而与结合倾斜离子注入法和垂直离子注入法在隧道的侧壁及底面掺杂p型杂质来形成p型栅极区域的现有的隧道型结FET的制造方法相比，能够高精度地控制p型栅极层7的杂质浓度属性。
另外，由于不需要考虑根据倾斜离子注入法而产生的杂质向横方向的扩散偏差，因而能够提高p型栅极层7的宽度（G）的尺寸精度。这意味着容易确保用于得到稳定的高成品率的工艺余量，并确保耐压余量，而且能够实现更加严格的导通电阻设计。
另外，通过形成自适应在浅槽4的侧壁形成的侧阱间隔物6的p型栅极层7，能够使p型栅极层7的宽度（G）狭窄至加工临界以下。由此，能够增加作为电流路径的n+型源极层3在有源区域中占据的面积比率，因而能够提高在源极、漏极之间流过的电流的密度，作为芯片整体能够降低导通电阻。换言之，能够在不降低电流密度的情况下缩小芯片尺寸。
在n+型源极层3和p型栅极层7接触的构造中，担心在两者的结部产生泄露电流（参照专利文献2），然而通过使n+型源极层3和p型栅极层7不接触，能够抑制泄露电流。
（实施方式1的变形例）
在前述的实施方式1中，在n-型漂移层2形成浅槽4，然后在浅槽4的下部的n-型漂移层2中离子注入杂质来形成n型反掺杂层5和p型栅极层7C，然而也可以省略浅槽4，利用如下所述的方法形成n型反掺杂层5和p型栅极层7C。
首先，如图10（a）所示，利用与实施方式1相同的方法在n+型SiC基板1的主面上形成n-型漂移层2，然后如图10（b）所示，使用CVD法在n+型SiC基板1的主面上堆积氧化硅膜31，通过以光致抗蚀剂膜为掩模的干式蚀刻对氧化硅膜31进行图案加工。然后，以该氧化硅膜31为掩模在n-型漂移层2中离子注入n型杂质（氮），由此形成n+型源极层3。
然后，如图10（c）所示，使用CVD法在n+型SiC基板1的主面上堆积氮化硅膜32，然后使用化学机械研磨法对氮化硅膜32进行研磨，使氮化硅膜32后退直到露出氧化硅膜31的表面。
然后，如图11（a）所示，利用氧化硅膜31与氮化硅膜32的蚀刻速度之差，有选择地对氧化硅膜31进行蚀刻，由此使氮化硅膜32残留在n+型源极层3的上部。
然后，如图11（b）所示，以氮化硅膜32为掩模在n-型漂移层2中离子注入n型杂质（氮），由此形成n型反掺杂层5。与实施方式1相同地，使用垂直离子注入法，通过改变加速电压的n型杂质的多阶段注入，进行n型反掺杂层5的形成。
然后，如图12（a）所示，使用CVD法在n+型SiC基板1的主面上堆积氮化硅膜，然后对该氮化硅膜进行各向异性蚀刻，由此在氮化硅膜32的侧壁形成侧阱间隔物33。
然后，如图12（b）所示，以氮化硅膜32和侧阱间隔物33为掩模在n-型漂移层2中离子注入p型杂质（铝或硼），由此形成自适应侧阱间隔物33的p型栅极层7。使用垂直离子注入法，通过改变加速电压的p型杂质的多阶段注入，进行p型栅极层7的形成。
以后的工序与实施方式1大致相同，因而省略说明。图13是表示形成有本实施方式2的纵型结FET的SiC基板的有源区域的一部分的剖视图。
在本变形例中，通过使用垂直离子注入法的杂质掺杂来形成n型反掺杂层5和p型栅极层7，因而与现有的隧道型结FET的制造方法相比，能够提高p型栅极层7的宽度（G）的尺寸精度。
另外，由于能够增加n+型源极层3在有源区域中占据的面积比率，因而能够提高在源极、漏极之间流过的电流的密度，作为芯片整体能够降低导通电阻。
另外，由于隔着n型反掺杂层5使n+型源极层3和p型栅极层7不接触，因而也能够抑制泄露电流。
（实施方式2）
关于本实施方式2的纵型结FET的制造方法，参照附图并按照工序顺序进行说明。
首先，如图14（a）所示，在n+型SiC基板1的主面上形成n-型漂移层2，然后在有源区域的n-型漂移层2中离子注入n型杂质（氮），由此形成n+型源极层3。然后，如图14（b）所示，对在n+型SiC基板1的主面上堆积形成的氧化硅膜21进行图案加工，然后以该氧化硅膜21为掩模对n+型源极层3及其下部的n-型漂移层2进行干式蚀刻，由此形成多个浅槽4。截止到此的工序与实施方式1的图2（a）～图2（c）所示的工序相同。
然后，如图15（a）所示，以该氧化硅膜21为掩模在浅槽4的下部的n-型漂移层2中离子注入p型杂质（铝或硼），由此形成p型栅极层（第1栅极层）35。此时，与实施方式1的p型栅极层7相同地，利用垂直离子注入法进行p型杂质的离子注入，然而是在高达大约200～600keV的加速电压下进行的，使p型栅极层35形成于n-型漂移层2的较深的区域中。
然后，如图15（b）所示，利用与实施方式1相同的方法，在氧化硅膜21及浅槽4的侧壁形成由氧化硅膜构成的侧阱间隔物6，然后以氧化硅膜21和侧阱间隔物6为掩模，在浅槽4的下部的n-型漂移层2中离子注入p型杂质（铝或硼），由此形成p型栅极层36（第2栅极层）。此时，与实施方式1的p型栅极层7相同地，利用垂直离子注入法进行p型杂质的离子注入，然而是在低至不足200keV的加速电压下进行的，使p型栅极层36形成于n-型漂移层2的较浅的区域、p型栅极层35的上部。并且，p型栅极层36的杂质浓度与p型栅极层35的杂质浓度大致相同。
由此，p型栅极层形成为由在n-型漂移层2的较深的区域中形成的宽幅较宽的p型栅极层35、和在n-型漂移层2的较浅的区域中形成的宽幅较窄的p型栅极层36构成的逆向构造。
以后的工序与实施方式1大致相同，因而省略说明。图16是表示形成有本实施方式2的纵型结FET的SiC基板的有源区域的一部分的剖视图。
根据本实施方式2，由于通过使用垂直离子注入法的杂质的掺杂来形成p型栅极层35、36，因而能够提高p型栅极层35、36的宽度的尺寸精度。
并且，通过使p型栅极层形成为如上所述的逆向构造，能够使纵型结FET高性能化。
另外，通过使n+型源极层3与p型栅极层35、36不接触，能够抑制泄露电流。
（实施方式3）
本实施方式3的纵型结FET是将实施方式1的纵型结FET和实施方式2的纵型结FET相结合而得到的。即，如图17所示，本实施方式3的纵型结FET是在实施方式1的纵型结FET中，使p型栅极层形成为如实施方式2那样的逆向构造。
关于本实施方式3的纵型结FET的制造方法，参照附图并按照工序顺序进行说明。
首先，如图18（a）所示，在n+型SiC基板1的主面上形成n-型漂移层2，然后在n-型漂移层2上形成n+型源极层3，然后通过以氧化硅膜21为掩模的干式蚀刻，在n-型漂移层2形成多个浅槽4。
然后，如图18（b）所示，以氧化硅膜21为掩模在浅槽4的下部的n-型漂移层2中离子注入n型杂质（氮），由此形成n型反掺杂5。截止到此的工序与实施方式1的图2（a）～图4（a）所示的工序相同。
然后，如图19（a）所示，以氧化硅膜21为掩模在浅槽4的下部的n-型漂移层2中离子注入p型杂质（铝），由此形成p型栅极层35。该p型杂质的离子注入是利用垂直离子注入法进行的，然而与实施方式2相同地是在高达约200～约600keV的加速电压下进行的，使p型栅极层35形成于n-型漂移层2的较深的区域中。
然后，如图19（b）所示，利用与实施方式1相同的方法，在氧化硅膜21及浅槽4的侧壁形成由氧化硅膜构成的侧阱间隔物6，然后如图20所示，以氧化硅膜21和侧阱间隔物6为掩模，在浅槽4的下部的n-型漂移层2中离子注入p型杂质（铝），由此形成p型栅极层35。该p型杂质的离子注入是利用垂直离子注入法进行的，然而与实施方式2相同地是在低至不足200keV的加速电压下进行的，使p型栅极层36形成于n-型漂移层2的较浅的区域中。
由此，p型栅极层形成为由在n-型漂移层2的较深的区域中形成的宽幅较宽的p型栅极层35、和在n-型漂移层2的较浅的区域中形成的宽幅较窄的p型栅极层36构成的逆向构造。并且，与形成于较浅的区域中的p型栅极层36相邻地配置n型反掺杂层5。
根据本实施方式3，能够得到前述的实施方式1的效果以及实施方式2的效果。
以上根据实施方式具体说明了由本发明者完成的发明，但本发明不限于截止到此所记述的实施方式，当然可以在不脱离其宗旨的范围内进行各种变更。
例如，在前述实施方式3中，将实施方式1的纵型结FET和实施方式2的纵型结FET相结合，但也可以按照图21所示，将实施方式1的变形例的纵型结FET和实施方式2的纵型结FET相结合。
另外，将在实施方式中记述的内容的一部分记述如下。
（1）一种在第1导电型的半导体基板的主面形成结型场效应晶体管的半导体装置的制造方法，包括：
（a）在所述第1导电型的半导体基板的上部形成第1导电型的漂移层的工序；
（b）以在所述漂移层的上部形成的第1绝缘膜为掩模，在所述漂移层中掺杂第1杂质，由此在所述漂移层的表面形成按照预定的间隔配置的多个第1导电型的源极层的工序；
（c）在所述（b）工序之后，去除第1绝缘膜，在所述多个源极层各自的上部形成第2绝缘膜的工序；
（d）使用所述第2绝缘膜作为掩模，利用垂直离子注入法在所述漂移层中掺杂第2杂质，由此在所述漂移层形成第1导电型的反掺杂层的工序；
（e）在所述（d）工序之后，在所述第2绝缘膜的侧壁形成由第3绝缘膜构成的侧阱间隔物的工序；
（f）使用所述第2绝缘膜和所述侧阱间隔物作为掩模，利用垂直离子注入法在所述漂移层中掺杂第3杂质，由此在所述漂移层形成第2导电型的栅极层的工序。
（2）在根据（1）所述的半导体装置的制造方法中，使所述反掺杂层的杂质浓度比所述源极层的杂质浓度低。
（3）在根据（1）所述的半导体装置的制造方法中，使所述反掺杂层形成为与所述栅极层的侧面接触。
（4）在根据（1）所述的半导体装置的制造方法中，所述半导体基板由碳化硅构成，所述第1及第2杂质是氮，所述第3杂质是铝或者硼。

Claims (26)

1.一种半导体装置的制造方法，在第1导电型的半导体基板的主面形成结型场效应晶体管，该半导体装置的制造方法包括：
(a)在所述半导体基板的上部形成第1导电型的漂移层的工序；
(b)通过在所述漂移层中掺杂第1杂质，在所述漂移层的表面形成第1导电型的源极层的工序；
(c)在所述(b)工序之后，将在所述漂移层的上部形成的第1绝缘膜作为掩模，对所述漂移层的所述表面进行蚀刻，由此在所述漂移层的所述表面形成按照预定的间隔配置的多个槽的工序；
(d)在所述(c)工序之后，使用垂直离子注入法在所述多个槽的各自的下部的所述漂移层中掺杂第2杂质，由此在所述多个槽的各自的下部的所述漂移层形成第1导电型的反掺杂层的工序；
(e)在所述(d)工序之后，在所述第1绝缘膜及所述槽的各自的侧壁形成由第2绝缘膜构成的侧阱间隔物的工序，所述槽的底部仅有一部分区域被所述侧阱间隔物覆盖，但所述槽的底部的另一部分区域不被所述侧阱间隔物覆盖而露出；以及
(f)在所述(e)工序之后，使用垂直离子注入法在所述多个槽的各自的下部的所述漂移层中掺杂第3杂质，由此在所述多个槽的各自的下部的所述漂移层形成第2导电型的栅极层的工序，所述源极层与所述栅极层不接触。
2.根据权利要求1所述的半导体装置的制造方法，其中，
所述槽形成为其底面位于比所述源极层靠下方的位置。
3.根据权利要求1所述的半导体装置的制造方法，其中，
使所述反掺杂层的杂质浓度比所述源极层的杂质浓度低。
4.根据权利要求1所述的半导体装置的制造方法，其中，
所述反掺杂层形成为与所述栅极层的侧面接触。
5.根据权利要求1所述的半导体装置的制造方法，其中，
所述半导体基板由碳化硅构成，所述第1杂质及第2杂质是氮，所述第3杂质是铝或者硼。
6.一种半导体装置的制造方法，在第1导电型的半导体基板的主面形成结型场效应晶体管，该半导体装置的制造方法包括：
(a)在所述半导体基板的上部形成第1导电型的漂移层的工序；
(b)通过在所述漂移层中掺杂第1杂质，在所述漂移层的表面形成第1导电型的源极层的工序；
(c)在所述(b)工序之后，将在所述漂移层的上部形成的第1绝缘膜作为掩模，对所述漂移层的所述表面进行蚀刻，由此在所述漂移层的所述表面形成按照预定的间隔配置的多个槽的工序；
(d)在所述(c)工序之后，使用垂直离子注入法在所述多个槽的各自的下部的所述漂移层中掺杂第2杂质，由此在比所述多个槽的各自的底面深的区域的所述漂移层形成第2导电型的第1栅极层的工序；
(e)在所述(d)工序之后，在所述第1绝缘膜及所述槽的各自的侧壁形成由第2绝缘膜构成的侧阱间隔物的工序，所述槽的底部仅有一部分区域被所述侧阱间隔物覆盖，但所述槽的底部的另一部分区域不被所述侧阱间隔物覆盖而露出；以及
(f)在所述(e)工序之后，使用垂直离子注入法在所述多个槽的各自的下部的所述漂移层中掺杂第3杂质，由此在所述第1栅极层的上部的所述漂移层形成第2导电型的第2栅极层的工序，所述源极层与所述第1栅极层和所述第2栅极层不接触。
7.根据权利要求6所述的半导体装置的制造方法，其中，
在所述(c)工序之后、在所述(d)工序之前还包括：使用垂直离子注入法在所述多个槽的各自的下部的所述漂移层中掺杂第4杂质，由此在所述多个槽的各自的下部的所述漂移层形成第1导电型的反掺杂层的工序。
8.根据权利要求6所述的半导体装置的制造方法，其中，
所述槽形成为其底面位于比所述源极层靠下方的位置。
9.根据权利要求6所述的半导体装置的制造方法，其中，
所述半导体基板由碳化硅构成，所述第1杂质是氮，所述第2杂质及第3杂质是铝或者硼。
10.根据权利要求7所述的半导体装置的制造方法，其中，
所述第4杂质是氮。
11.一种半导体装置，具有在第1导电型的半导体基板的主面形成的结型场效应晶体管，该半导体装置具有：
第1导电型的漂移层，形成于所述半导体基板的上部；
多个第1导电型的源极层，按照预定的间隔形成于所述漂移层的表面；
多个槽，在所述漂移层的所述表面中形成于相邻的所述源极层之间的区域中；
侧阱间隔物，由在所述多个槽的各自的侧壁形成的绝缘膜构成，所述槽的底部仅有一部分区域被所述侧阱间隔物覆盖，但所述槽的底部的另一部分区域不被所述侧阱间隔物覆盖而露出；
第2导电型的栅极层，形成于所述多个槽的各自的下部的所述漂移层，所述源极层与所述栅极层不接触；以及
第1导电型的反掺杂层，以与所述栅极层的侧面接触的方式，形成于所述侧阱间隔物的各自的下部的所述漂移层。
12.根据权利要求11所述的半导体装置，其中，
所述栅极层由第1栅极层和第2栅极层构成，该第2栅极层形成于所述第1栅极层的上部，宽度比所述第1栅极层窄，
所述反掺杂层形成为与所述第2栅极层的侧面接触。
13.根据权利要求11所述的半导体装置，其中，
所述槽的底面位于比所述源极层靠下方的位置。
14.根据权利要求11所述的半导体装置，其中，
所述反掺杂层的杂质浓度比所述源极层的杂质浓度低。
15.根据权利要求11所述的半导体装置，其中，
所述半导体基板由碳化硅构成。
16.一种半导体装置，具有在第1导电型的半导体基板的主面上形成的结型场效应晶体管，该半导体装置包括：
第1导电型的漂移层，形成于所述半导体基板上；
多个所述第1导电型的源极层，按照预定的间隔形成于所述漂移层的表面上；
多个槽，在所述漂移层的所述表面上的相邻的源极层之间的区域处形成于所述漂移层中；
侧阱间隔物，由在所述多个槽的各自的侧壁上形成的绝缘膜构成，所述槽的底部仅有一部分区域被所述侧阱间隔物覆盖，但所述槽的底部的另一部分区域不被所述侧阱间隔物覆盖而露出；
第2导电型的栅极层，形成于所述多个槽的各自的下部的所述漂移层中，所述源极层与所述栅极层不接触；以及
所述第1导电型的反掺杂层，以与所述栅极层的侧面接触的方式，形成于所述侧阱间隔物的各自的下部的所述漂移层中，
其中，所述栅极层具有到所述漂移层的所述表面的第一深度，
其中，所述反掺杂层具有到所述漂移层的所述表面的第二深度，并且
其中，所述第一深度与所述第二深度大致相同。
17.根据权利要求16所述的半导体装置，其中，
所述栅极层包括第1栅极层和第2栅极层，该第2栅极层形成于所述第1栅极层上，宽度比所述第1栅极层的宽度窄，
所述反掺杂层形成为与所述第2栅极层的侧面接触。
18.根据权利要求16所述的半导体装置，其中，
所述槽的各自的底面位于比所述源极层低的位置。
19.根据权利要求16所述的半导体装置，其中，
所述反掺杂层的杂质浓度比所述源极层的杂质浓度低。
20.根据权利要求16所述的半导体装置，其中，
所述半导体基板由碳化硅构成。
21.一种半导体装置，具有结型场效应晶体管，该半导体装置包括：
具有第1导电型的基板；
所述第1导电型的漂移层，形成于所述基板上；
所述第1导电型的源极层，在第一方向上延伸，并且在与所述第一方向交叉的第二方向上按照预定的间隔布置于所述漂移层的主面上，所述源极层在所述第二方向上被由绝缘膜形成的侧阱间隔物夹住；
第2导电型的栅极层，在所述第一方向上延伸，并且在所述第二方向上设置于所述源极层的各自的两侧以便夹住所述漂移层，所述栅极层的顶面仅有一部分区域被所述侧阱间隔物覆盖，但所述栅极层的顶面的另一部分区域不被所述侧阱间隔物覆盖而露出；以及
所述第1导电型的反掺杂层，介于所述栅极层和所述漂移层之间，
其中，所述栅极层具有到所述漂移层的所述主面的第一深度，所述源极层与所述栅极层不接触，
其中，所述反掺杂层具有到所述漂移层的所述主面的第二深度，并且
其中，所述第一深度与所述第二深度大致相同。
22.根据权利要求21所述的半导体装置，其中，
所述反掺杂层的杂质浓度比所述漂移层的杂质浓度高。
23.根据权利要求21所述的半导体装置，其中，
所述栅极层的顶面在深度方向上比所述源极层的底部低。
24.根据权利要求22所述的半导体装置，其中，
所述栅极层中的一个在所述第二方向上的宽度比在所述第二方向上在相邻于所述栅极层中的所述一个的所述源极层之间的间隙窄。
25.根据权利要求24所述的半导体装置，其中，
所述基板的杂质浓度比所述漂移层的杂质浓度高。
26.根据权利要求25所述的半导体装置，其中，
所述基板由碳化硅制成。
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