CN102376764A - 半导体装置及其制造方法 - Google Patents

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篠原仁
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Abstract

半导体装置及制造方法，具备：第一导电型第一半导体区，具有包括第一主面的第一部分和在与该主面正交的第一方向延伸的第二部分；第一导电型第二半导体区，具有在第一部分一侧设成比第二部分沿第一方向的长度短的第三部分和邻接第二部分且向第一方向延伸的第四部分；第二导电型第三半导体区，具有在第三部分的一侧设成比第四部分沿第一方向的长度短的第五部分和邻接第四部分且向第一方向延伸的第六部分；第一导电型第四半导体区，第五部分上设成邻接第六部分；栅区，设于在与第一方向正交的方向且第二、三和四半导体区形成的沟道内；栅绝缘膜，设于沟道内壁和栅区之间；第二导电型电场缓和区，设于第三和第五部分之间，杂质浓度低于第三半导体区。

Description

半导体装置及其制造方法
本申请基于并要求于2010年8月18日提交的申请号为2010-183398的在先日本专利申请的优先权，该申请的内容通过引用被全部包含于此。
技术领域
本发明涉及一种半导体装置及其制造方法。
背景技术
以往，例如作为电力用MOSFET(Metal-Oxide-Semiconductor FieldEffect Transistor，金属-氧化物-半导体场效应管)的结构，采用平面型MOSFET或沟槽型MOSFET。此外，还能够想到将MOSFET的沟道宽度设置在基板的深度方向上的、所谓3D(three-dimensional)型。但是，在所谓3D型MOSFET中，要求进一步提高耐压。
发明内容
本发明的实施方式提供一种提高了耐压的半导体装置及其制造方法。
本实施方式所涉及的半导体装置具备：第一导电型的第一半导体区，具有第一部分和第二部分，该第一部分包括第一主面，该第二部分在与所述第一主面正交的第一方向上延伸；第一导电型的第二半导体区，具有第三部分和第四部分，该第三部分在所述第一部分的一侧设置成比所述第二部分沿所述第一方向延伸的长度短；该第四部分与所述第二部分邻接，从所述第三部分的上表面的一部分向所述第一方向延伸；第二导电型的第三半导体区，具有第五部分和第六部分，该第五部分在所述第三部分的一侧设置成比所述第四部分沿所述第一方向延伸的长度短；该第六部分与所述第四部分邻接，从所述第五部分的上表面的一部分向所述第一方向延伸；第一导电型的第四半导体区，在所述第五部分之上设置成与所述第六部分邻接；栅区，设置在沟道内，该沟道在与所述第一方向正交的第二方向上形成在所述第二半导体区、所述第三半导体区及所述第四半导体区；栅绝缘膜，设置于所述沟道的内壁和所述栅区之间；以及第二导电型的电场缓和区，设置于所述第三部分和所述第五部分之间，具有比所述第三半导体区的杂质浓度低的杂质浓度。
其他实施方式所涉及的半导体装置的制造方法包括：形成第一导电型的第一半导体区的工序，该第一导电型的第一半导体区具有第一部分和第二部分，该第一部分包括第一主面，该第二部分在与所述第一主面正交的第一方向上延伸；用第一导电型的第二半导体区覆盖所述第一半导体区，形成第三部分和第四部分的工序，该第三部分在所述第一部分的一侧设置成比所述第二部分沿所述第一方向延伸的长度短，该第四部分与所述第二部分邻接，从所述第三部分的上表面的一部分向所述第一方向延伸；在所述三部分的与所述第一主面对置的第二主面上形成第二导电型的电场缓和区的工序；用第二导电型的第三半导体区覆盖所述第二半导体区，形成第五部分和第六部分的工序，该第五部分在所述第三部分的一侧设置成比所述第四部分沿所述第一方向延伸的长度短，该第六部分与所述第四部分邻接，从所述第五部分的上表面的一部分向所述第一方向延伸；用第一导电型的第四半导体区覆盖所述第三半导体区的工序；对所述第四半导体区、所述第三半导体区及所述第二半导体区进行去除，直到所述第二部分露出的工序；以及在与所述第一方向正交的第二方向，在所述第二半导体区、所述第三半导体区及所述第四半导体区形成沟道，在所述沟道内隔着栅绝缘膜形成栅区的工序。
根据本发明的实施方式，能够提高半导体装置的耐压。
附图说明
图1是对实施方式所涉及的半导体装置的结构进行示例的示意性立体图。
图2是对参考例所涉及的半导体装置进行示例的示意性立体图。
图3是对实施方式所涉及的半导体装置的电场状态进行示例的示意性立体图。
图4～图10是说明实施方式所涉及的半导体装置的制造方法的示意性立体图。
具体实施方式
下面，根据附图，说明本发明的实施方式。
另外，附图只是示意性地或概念性地示出本发明，各部分的厚度与宽度之间的关系、部分之间的尺寸比例系数等，并一定为与实际相同。此外，有时在表示相同部分的情况下也会因附图的不同而彼此的尺寸或比例系数表示为有所不同。
此外，在本申请说明书和各图中，对于与已在针对前面的附图进行了说明的部分相同的要素，赋予相同的符号，适当省略详细说明。
此外，在下面的说明中，作为半导体的一例，举出如下具体例，即，使用硅(Si)，将第一导电型设为n型，将第二导电型设为p型。此外，在下面的说明中，n+、n、n-和p+、p、p-的标记表示各导电型上的杂质浓度的相对高低。即，n+相比于n而言n型杂质浓度相对较高，n-相比于n而言n型杂质浓度相对较低。此外，p+相比于p而言p型杂质浓度相对较高，p-相比于p而言p型杂质浓度相对较低。
(第一实施方式)
图1是对实施方式所涉及的半导体装置的结构进行示例的示意性立体图。
如图1所示，在本实施方式所涉及的半导体装置110中，采用MOSFET的沟道宽度沿着基板的深度方向设置的、所谓3D(three-dimensional)型。
半导体装置110具备第一半导体区10、第二半导体区20、第三半导体区30、第四半导体区40、栅区50、栅绝缘膜60及电场缓和区70。
第一半导体区10是具有第一部分11和第二部分12的第一导电型的区域，第一部分11包括第一主面11a，第二部分12在与第一主面11a正交的第一方向上延伸。
另外，在本实施方式中，将第二部分12延伸的第一方向设为Z方向，将与第一方向正交的方向之一(第二方向)设为X方向，将与第一方向和第二方向正交的第三方向设为Y方向。此外，在本实施方式中，为了便于说明，沿着Z方向，将第二部分12延伸前进的方向设为“上”，将与其相反的方向设为“下”。
在本实施方式中，第一半导体区10例如是在硅晶片上涂布磷(P)的n+漏区。
第二半导体区20是具有第三部分23和第四部分24的第一导电型的区域。
第三部分23在第一部分11之上设置成比第二部分12沿着Z方向延伸的长度短。第四部分24设置成与第二部分12邻接，从第三部分23的上表面的一部分向Z方向延伸。
即，第二半导体区20通过在相互正交的方向上设置的第三部分23和第四部分24，设置成在XZ平面的截面图上观看时呈沿着第一部分11和第二部分12的大致L字型。
在本实施方式中，第二半导体区20例如是通过外延生长而形成在第一半导体区10的表面上的膜。第二半导体区20例如是在外延生长膜上涂布了磷(P)的n-漏区。第二半导体区20是MOSFET中的漂移区。
第三半导体区30是具有第五部分35和第六部分36的第二导电型的区域。
第五部分35在第三部分23之上设置成比第四部分24沿Z方向延伸的长度短。第六部分36设置成与第四部分24邻接，从第五部分35的上表面的一部分向Z方向延伸。
即，第三半导体区30通过在相互正交的方向上设置的第五部分35和第六部分36，设置成在XZ平面的截面图上观看时呈沿着第三部分23和第四部分24的大致L字型。
第三半导体区30沿Z方向延伸的长度h3比第二半导体区20沿Z方向延伸的长度h4短。
在本实施方式中，第三半导体区30例如是通过外延生长而形成在第二半导体区20的表面上的膜。第三半导体区30例如是在外延生长膜上涂布了硼(B)的p-基区。
第四半导体区40是在第五部分35之上与第六部分36邻接设置的第一导电型的区域。
即，第四半导体区40在第三半导体区30之上设置成沿Z方向延伸。由此，第四半导体区40在XZ平面上的截面图上观看时，被埋在第三半导体区30的大致L字型的内侧。
第四半导体区40沿Z方向延伸的长度h2比第三半导体区30沿Z方向延伸的长度h3短。
在本实施方式中，第四半导体区40例如是通过外延生长而形成在第三半导体区30上的膜。第四半导体区40例如是在外延生长膜上涂布了磷(P)的n+源区。
栅区50设置在沟道100T内，该沟道100T沿X方向贯穿第二半导体区20、第三半导体区30及第四半导体区40。
即，第二半导体区20的第四部分24、第三半导体区30的第六部分36及第四半导体区40沿X方向邻接。沟道100T设置成，沿X方向贯穿该邻接的第四部分24、第六部分36及第四半导体区40。栅区50隔着后述的栅绝缘膜60埋设在沟道100T内。
此外，栅区50以沿Z方向延伸的方式设置在沟道100T内。栅区50以长度h1沿Z方向设置。长度h1例如比第四半导体区的长度h2短。作为栅区50，例如使用多晶硅。
栅绝缘膜60设置在沟道100T的内壁和栅区50之间。作为栅绝缘膜60，例如使用氧化硅膜。
电场缓和区70设置在第二半导体区20的第三部分23和第三半导体区30的第五部分35之间。电场缓和区70是杂质浓度比第三半导体区30的杂质浓度低的第二导电型的区域。电场缓和区70例如是在第三部分23上涂布了硼(B)的p-区。
电场缓和区70设置成从第三部分23和第五部分35之间延伸至第四部分24的一部分为止。即，在XZ平面的截面图上观看时，电场缓和区70设置于第三半导体区30的大致L字型的角部外侧周边。若设置有这种电场缓和区70，则p-型第三半导体区30和n-型第二半导体区20之间的急剧的杂质浓度变化得到缓和。即，在本实施方式所涉及的半导体装置110中，电场缓和区70作为降低表面电场(Reduce Surface Field：RESURF)区发挥作用，使得在第三半导体区30的大致L字型的角部周边处的电场集中得到缓和。
在本实施方式所涉及的半导体装置110中，对栅区50施加导通电压，从而在与栅绝缘膜60邻接的第三半导体区30即p-基区形成沟道。在半导体装置110中，第三半导体区30沿X方向延伸的长度与沟道长度对应。此外，在半导体装置110中，第三半导体区30沿Z方向延伸的长度中的与栅区50对应的深度h1与沟道宽度对应。若在第三半导体区30的沟道长度方向的全长上形成沟道，则电流从作为源区的第四半导体区40，经由作为漂移区的第二半导体区20，流向作为漏区的第一半导体区10。
另一方面，在未对栅区50施加导通电压的状态下，不会在作为第三半导体区30的p-基区形成沟道，不流动电流。在本实施方式所涉及的半导体装置110中，由于在第三半导体区30和第二半导体区20之间设置有电场缓和区70，所以耗尽层从沟道区达到电场缓和区70。由此，能够缓和在第三半导体区30的角部周边处的电场集中，能够提高耐压。
图2是对参考例所涉及的半导体装置进行示例的示意性立体图。
如图2所示，参考例所涉及的半导体装置190中未设置图1所示的半导体装置110那样的电场缓和区70。
图2所示的虚线表示在MOSFET处于截止状态下施加到第三半导体区30和第二半导体区20之间的电场。在该半导体装置190中，电场集中在第三半导体区30的角部周边。
在半导体装置190中，由第一半导体区10的第一部分11和第二部分12包围第二半导体区20的两个面(XY平面和YZ平面)。而且，在该第二半导体区20的内侧设置有第三半导体区30。因此，第三半导体区30在正交的两个面(XY平面和YZ平面)上与第二半导体区20相接。由此，在第三半导体区30的被上述两个面夹持的角部，电场容易集中。
可以认为第三半导体区30的从第五部分35朝向第一半导体区10的第一部分11的区域与所谓的3D-MOSFET的末端区等效。因此，若在第三半导体区30的被上述两个面夹持的角部周边处电场集中，则与末端区处的耐压下降相同，导致半导体装置190整体的耐压下降。
图3是对本实施方式所涉及的半导体装置的电场状态进行示例的示意性立体图。
图3所示的虚线表示本实施方式所涉及的半导体装置110的MOSFET处于截止状态下施加到第三半导体区30和第二半导体区20之间的电场。
在本实施方式所涉及的半导体装置110中，如之前所说明的那样，具备电场缓和区70，所以在第三半导体区30和第二半导体区20之间、尤其在第三半导体区30的角部周边处的电场集中能够得到缓和。由此，与图2所示的参考例所涉及的半导体装置190相比，能够提高末端区的耐压，能够提高半导体装置110整体的耐压。
在图1所示例的半导体装置110中，第一半导体区10的第二部分12设置成沿着Y方向延伸。此外，在半导体装置110中，第三半导体区30和第四半导体区40沿着Y方向延伸。进而，在半导体装置110中，沿着Y方向配置有多个栅区50和栅绝缘膜60。
由此，与在Y方向上延伸的第二部分12对应地具备多个MOSFET结构。多个MOSFET结构中的各栅区例如并联连接。此外，多个MOSFET结构中的各源区例如并联连接。
此外，在图1所示的半导体装置110中，以第二部分12为中心，在沿着X方向的两侧，设置第二半导体区20、第三半导体区30、第四半导体区、多个栅区50及多个栅绝缘膜60。
在半导体装置110中，也可以采用如下结构，沿着X方向配置多个第二部分12，以各第二部分12为中心，在沿着X方向的两侧具备多个MOSFET结构。
在这种本实施方式所涉及的半导体装置110中，通过缓和在第三半导体区30的角部周边处的电场集中，从而能够实现耐压的提高。
(第二实施方式)
接着，说明第二实施方式。第二实施方式是第一实施方式所涉及的半导体装置的制造方法。
图4～图10是说明第一实施方式所涉及的半导体装置的制造方法的示意性立体图。
首先，如图4(a)所示，准备例如硅晶片10W。在晶片10W上例如涂布有磷(P)而成为n+，以便形成作为第一半导体区10的漏区。晶片10W的杂质浓度为例如4.5×1019cm-3。
接着，在晶片10W上形成例如氧化硅膜15，通过光刻和蚀刻来形成图案。通过形成图案，氧化硅膜15只有形成后述的第二部分12的部分被留下。
接着，如图4(b)所示，将形成了图案的氧化硅膜15作为掩模，对晶片10W进行蚀刻。蚀刻例如采用RIE(Reactive Ion Etching：反应离子刻蚀)。通过晶片10W的蚀刻而残留的部分成为第一部分11。此外，被氧化硅膜15遮蔽而未被蚀刻的部分成为第二部分12。由此，形成具有第一部分11和第二部分12的第一半导体区10。
在此，晶片10W的蚀刻深度例如为15微米(μm)～20μm。由此，第二部分12沿Z方向延伸的长度h5为15μm～20μm。
对晶片10W进行了蚀刻之后，对氧化硅膜15进行去除。
接着，如图5(a)所示，在第一半导体区10的表面对第二半导体区20进行成膜。第二半导体区20例如通过外延生长形成在第一半导体区10的表面上。第二半导体区20通过外延生长形成为约2μm厚。第二半导体区20以覆盖第一半导体区10的第一部分11和第二部分12的表面的方式形成。由此，在第一部分11之上形成第三部分23，并形成与第二部分12邻接的第四部分24。
外延生长之后，在第二半导体区20上涂布例如磷(P)。由此，第二半导体区20成为n-的漏区。第二半导体区20的杂质浓度例如为2×1016cm-3。
接着，如图5(b)所示，从第二半导体区20上面注入离子。离子注入作为杂质注入例如硼(B)离子，形成p-。在此，硼(B)离子被注入到第二半导体区20的上表面20c及与第一半导体区10的第一主面10a对置的第二主面20a。其中，由注入到第二主面20a的硼(B)形成的p-区成为电场缓和区70。
p-区(电场缓和区70)的杂质浓度比后面形成的第三半导体区30的杂质浓度低。在此进行的离子注入，例如以1×1014cm-2的注入量注入硼。由此，p-区(电场缓和区70)的杂质浓度小于1×1018cm-3。
此外，注入离子时的离子入射角度设定成使得第二半导体区20的第二主面20a被注入离子而第二半导体区的与第二部分12的侧面对置的第三主面20b不被注入离子的角度。离子的入射角度例如相对于与第二主面20a垂直的方向成约3度。由此，即使离子碰撞到第二半导体区20的第三主面20b，也会被弹回，而不被注入到第三主面20b，而注入到第二主面20a。另外，虽然上表面20c也被注入杂质，但在后面的工序中将要通过研磨去除。
向第二半导体区20注入了杂质之后，通过热处理，使杂质扩散。
接着，如图6(a)所示，在第二半导体区20的表面对第三半导体区30进行成膜。第三半导体区30例如通过外延生长形成在第二半导体区20的表面上。第三半导体区30通过外延生长形成为约0.35μm厚。由此，在第三部分23之上形成第五部分35，并形成与第四部分24邻接的第六部分36。
外延生长之后，在第三半导体区30上涂布例如硼(B)，形成p-的基区。第三半导体区30的杂质浓度例如为1×1018cm-3。即，比前面形成的电场缓和区70的杂质浓度高。
接着，如图6(b)所示，在第三半导体区30的表面对第四半导体区40进行成膜。第四半导体区40通过例如外延生长形成在第三半导体区30的表面上。第四半导体区40通过外延生长形成为约0.55μm厚。由此，第四半导体区40在第五部分35之上与第六部分36邻接设置。
外延生长后，在第四半导体区40涂布例如磷(P)，形成n+的源区。第四半导体区40的杂质浓度例如为3×1019cm-3。
接着，如图7(a)所示，对第四半导体区40、第三半导体区30及第二半导体区20进行去除，直到第一半导体区10的第二部分12露出为止。该去除方法采用例如CMP(Chemical Mechanical Polishing：化学机械研磨)。通过CMP来形成第二部分12的露出面被平坦化的结构体100。
接着，如图7(b)所示，在结构体100上形成掩模构件16。掩模构件16例如使用氧化硅。掩模构件16例如采用CVD(Chemical Vapor Deposition：化学气相沉积)法来形成。形成了掩模构件16之后，通过光刻和蚀刻，对掩模构件16进行图案形成。例如，在掩模构件16上涂布抗蚀剂(未图示)，通过光刻和蚀刻来形成图案。之后，将抗蚀剂作为掩模，通过例如RIE对掩模构件16进行蚀刻，形成图案。在形成图案时，掩模构件16仅在形成栅区50和栅绝缘膜60的部分上形成开口。在掩模构件16的图案形成之后，去除抗蚀剂。
接着，如图8(a)所示，将形成图案的掩模构件16作为掩模，对结构体100进行蚀刻。通过该蚀刻，掩模构件16的开口部分的结构体100被切开，形成沟道100T。沟道100T以沿着X方向将第二半导体区20、第三半导体区30及第四半导体区40贯穿的方式设置。此外，沟道100T形成为沿Y方向延伸的宽度为约1μm、沿Z方向延伸的长度ht1为约15μm～20μm。在本实施方式中，沟道100T沿Z方向延伸的长度ht1比第四半导体区40沿Z方向延伸的长度h2短。此外，根据需要，沿着Y方向和X方向设置多个沟道100T。
形成了沟道100T之后，去除掩模构件16。
接着，如图8(b)所示，在形成有沟道100T的结构体100之上对栅绝缘膜60进行成膜。栅绝缘膜60例如是氧化硅膜。氧化硅膜例如通过热氧化来形成。栅绝缘膜60形成为例如100纳米(nm)厚。
接着，如图9(a)所示，在栅绝缘膜60之上形成栅极材料50A。栅极材料50A例如是多晶硅。栅极材料50A被埋设在结构体100的上表面和沟道100T内。
接着，对栅极材料50A进行回蚀。由此，如图9(b)所示，在沟道100T中形成隔着栅绝缘膜60设置的栅区50。通过栅极材料50A的回蚀形成的栅区50的上表面在Z方向上比沟道100T的开口略低。
接着，如图10(a)所示，在结构体100之上形成层间绝缘膜17。层间绝缘膜17形成在结构体100的上表面的整个面上。然后，例如通过RIE对层间绝缘膜17进行蚀刻。如图10(b)所示，该蚀刻进行到第二部分12、第二半导体区20、第三半导体区30及第四半导体区40露出为止。由此，成为在栅区50上残留有层间绝缘膜17的状态。
之后，在栅区50、作为第一半导体区10的漏区及作为第四半导体区40的源区上形成导通的未图示的电极(栅电极、漏电极以及源电极)。电极例如使用铝(Al)。电极通过光刻和时刻形成为预定的图案形状。然后，形成例如聚酰亚胺等的保护膜(未图示)。由此，完成半导体装置110。
根据这种第二实施方式，能够制造在第三半导体区30和第二半导体区20之间具备电场缓和区70、能够缓和电场集且提高耐压的半导体装置110。
另外，在上述的各实施方式中，说明了第一导电型为n型、第二导电型为p型的情况，但是，即使第一导电型为p型、第二导电型为n型，也能够实施本发明。进而，在上述的各实施方式中，说明了作为半导体使用了硅(Si)的MOSFET，但是作为半导体，也能够使用例如碳化硅(SiC)或氮化镓(GaN)等的化合物半导体、或金刚石等的宽带隙半导体。
进而，在上述的各实施方式和各变形例中，示出了MOSFET的例子，但本发明不限于此，半导体装置还可以采用例如MOSFET和SBD(SchottkyBarrier Diode：肖特基二极管)的混搭元件，或者IGBT(Insulated Gate BipolarTransistor：绝缘栅双极型晶体管)等元件。
如上所述，根据本实施方式，能够提高半导体装置的耐压。
以上说明了本发明的几个实施方式，这些实施方式是作为例子而示出的，并不限定本发明的范围。这些新颖的实施方式也可以采用其他各种方式实施，能够在不脱离发明宗旨的范围内进行各种省略、替换、变更。这些实施方式及其变形也被包括在发明的范围或宗旨内，此外也被包括在权利要求书中记载的发明及其等同范围内。

Claims (16)

1.一种半导体装置，其特征在于，具备：
第一导电型的第一半导体区，具有第一部分和第二部分，该第一部分包括第一主面，该第二部分在与所述第一主面正交的第一方向上延伸；
第一导电型的第二半导体区，具有第三部分和第四部分，该第三部分在所述第一部分的一侧设置成比所述第二部分沿所述第一方向延伸的长度短；该第四部分与所述第二部分邻接，从所述第三部分的上表面的一部分向所述第一方向延伸；
第二导电型的第三半导体区，具有第五部分和第六部分，该第五部分在所述第三部分的一侧设置成比所述第四部分沿所述第一方向延伸的长度短；该第六部分与所述第四部分邻接，从所述第五部分的上表面的一部分向所述第一方向延伸；
第一导电型的第四半导体区，在所述第五部分之上设置成与所述第六部分邻接；
栅区，设置在沟道内，该沟道在与所述第一方向正交的第二方向上形成在所述第二半导体区、所述第三半导体区及所述第四半导体区；
栅绝缘膜，设置于所述沟道的内壁和所述栅区之间；以及
第二导电型的电场缓和区，设置于所述第三部分和所述第五部分之间，具有比所述第三半导体区的杂质浓度低的杂质浓度。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二部分沿着与所述第一方向和所述第二方向正交的第三方向设置。
3.根据权利要求2所述的半导体装置，其特征在于，
沿着所述第三方向设置有多个所述栅区和多个所述栅绝缘膜。
4.根据权利要求2所述的半导体装置，其特征在于，
所述第二半导体区、所述第三半导体区及所述第四半导体区沿着所述第三方向延伸。
5.根据权利要求1所述的半导体装置，其特征在于，
所述栅区沿所述第一方向延伸的第一长度比所述第四半导体区沿所述第一方向延伸的第二长度短。
6.根据权利要求1所述的半导体装置，其特征在于，
所述第四半导体区沿所述第一方向延伸的第二长度比所述第三半导体区沿所述第一方向延伸的第三长度短。
7.根据权利要求1所述的半导体装置，其特征在于，
所述第三半导体区沿所述第一方向延伸的第三长度比所述第二半导体区沿所述第一方向延伸的第四长度短。
8.根据权利要求1所述的半导体装置，其特征在于，
所述电场缓和区设置成从所述第三部分和所述第五部分之间延伸至所述第四部分的一部分。
9.根据权利要求8所述的半导体装置，其特征在于，
所述电场缓和区设置于所述第三半导体区的大致L字型的角部外侧周边。
10.根据权利要求1所述的半导体装置，其特征在于，
所述电场缓和区是降低表面电场区。
11.一种半导体装置的制造方法，其特征在于，包括：
形成第一导电型的第一半导体区的工序，该第一导电型的第一半导体区具有第一部分和第二部分，该第一部分包括第一主面，该第二部分在与所述第一主面正交的第一方向上延伸；
用第一导电型的第二半导体区覆盖所述第一半导体区，形成第三部分和第四部分的工序，该第三部分在所述第一部分的一侧设置成比所述第二部分沿所述第一方向延伸的长度短，该第四部分与所述第二部分邻接，从所述第三部分的上表面的一部分向所述第一方向延伸；
在所述第三部分的与所述第一主面对置的第二主面上形成第二导电型的电场缓和区的工序；
用第二导电型的第三半导体区覆盖所述第二半导体区，形成第五部分和第六部分的工序，该第五部分在所述第三部分的一侧设置成比所述第四部分沿所述第一方向延伸的长度短，该第六部分与所述第四部分邻接，从所述第五部分的上表面的一部分向所述第一方向延伸；
用第一导电型的第四半导体区覆盖所述第三半导体区的工序；
对所述第四半导体区、所述第三半导体区及所述第二半导体区进行去除，直到所述第二部分露出的工序；以及
在与所述第一方向正交的第二方向，在所述第二半导体区、所述第三半导体区及所述第四半导体区形成沟道，在所述沟道内隔着栅绝缘膜形成栅区的工序。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，
在形成所述电场缓和区的工序中，对所述第二主面注入第二导电型的杂质的离子。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，
所述离子的入射角度为使得所述第二主面被注入所述离子而所述第四部分的与所述第二部分侧面对置的第三主面不被注入所述离子的角度。
14.根据权利要求12所述的半导体装置的制造方法，其特征在于，
注入所述杂质的离子之后，通过热处理使所述杂质扩散。
15.根据权利要求11所述的半导体装置的制造方法，其特征在于，
将所述第四半导体区沿所述第一方向延伸的第二长度形成得比所述第三半导体区沿所述第一方向延伸的第三长度短。
16.根据权利要求11所述的半导体装置的制造方法，其特征在于，
所述第三半导体区沿所述第一方向延伸的第三长度比所述第二半导体区沿所述第一方向延伸的第四长度短。
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