CN103296089A - 半导体器件及其制造方法 - Google Patents

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四户孝
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Abstract

本发明公开了一种半导体器件及其制造方法。根据一个实施例，所述半导体器件包括：第一、第二、第三、第四和第五半导体区，绝缘膜，控制电极以及第一和第二电极。所述第一、第二、第三、第四和第五半导体区包括碳化硅。所述第一半导体区具有第一杂质浓度，并且具有第一部分。在所述第一半导体区上设置所述第二半导体区。在所述第二半导体区上设置第三半导体区。在所述第一部分与所述第二半导体区之间设置所述第四半导体区。在所述第一部分与所述第三半导体区之间设置所述第四半导体区。所述第五半导体区包括设置在所述第一部分与所述第二半导体区之间的第一区，并且具有高于所述第一杂质浓度的第二杂质浓度。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于2012年2月29日提交的在先日本专利申请No.2012-043040并要求享有其优先权权益；其全部内容通过引用并入本文中。
技术领域
本文描述的实施例通常涉及半导体器件以及用于制造该半导体器件的方法。
背景技术
与硅（Si）相比，碳化硅（SiC）具有三倍的带隙、约十倍的击穿电场强度以及约三倍的热导率的优秀物理特性。利用SiC的这种特征，能够实现具有低损耗和优秀高温工作的半导体器件。在使用SiC的半导体器件中，期望进一步减小导通电阻。
附图说明
图1是示意性地示出根据第一实施例的半导体器件的结构的截面图；
图2是示意性地示出图1中的沟道周边的放大截面图；
图3A和3B是示意性地示出根据本实施例的半导体器件与根据参考示例的半导体器件的比较的截面图；
图4A和4B是示意性地示出第五半导体区的杂质浓度分布的曲线图；
图5是示意性地示出根据第二实施例的半导体器件的结构的截面图；
图6是示出根据第三实施例的制造半导体器件的方法的流程图；
图7A至10B是示意性地示出制造半导体器件的方法的截面图；以及
图11是示意性地示出根据第四实施例的半导体器件的截面图。
具体实施方式
通常，根据一个实施例，半导体器件包括：第一半导体区、第二半导体区、第三半导体区、第四半导体区、第五半导体区、绝缘膜、控制电极、第一电极以及第二电极。所述第一半导体区包括第一导电类型的碳化硅。所述第一半导体区具有第一杂质浓度。所述第一半导体区具有第一部分。所述第二半导体区设置在所述第一半导体区上。所述第二半导体区包括第二导电类型的碳化硅。所述第三半导体区设置在所述第二半导体区上。所述第三半导体区包括所述第一导电类型的碳化硅。所述第四半导体区设置在所述第一部分与所述第二半导体区之间。所述第四半导体区设置在所述第一部分与所述第三半导体区之间。所述第四半导体区包括所述第二导电类型的碳化硅。所述第五半导体区包括设置在所述第一部分与所述第二半导体区之间的第一区。所述第五半导体区包括所述第一导电类型的碳化硅。所述第五半导体区具有高于所述第一杂质浓度的第二杂质浓度。所述绝缘膜设置在所述第一半导体区、所述第三半导体区和所述第四半导体区上。所述控制电极设置在所述绝缘膜上。所述第一电极电连接至所述第三半导体区。所述第二电极电连接至所述第一半导体区。
在下文中，将参照附图描述各个实施例。
附图是示意性和概念性的，因此每个部分的厚度与宽度之间的关系、相应部分的尺寸之间的比例等不必与在实际部分相同。此外，即使在示出相同部分的情况下，根据附图所示的部分的尺寸和比例可以不同。
此外，在说明书和每一附图中，对与参照先前附图所描述的元件相同的元件给出相同的附图标记，并且将适当省略其描述。
此外，在实施例中，将描述第一导电类型是n型且第二导电类型是p型的特定示例。
此外，在以下描述中，n+、n、n－、p+、p和p－的标示表示各个导电类型的杂质浓度的相对水平。即，与n相比n+具有相对较高的n型杂质浓度，与n相比n－具有相对较低的n型杂质浓度。此外，与p相比p+具有相对较高的p型杂质浓度，与p相比p-具有相对较低的p型杂质浓度。
第一实施例
图1是示意性地示出根据第一实施例的半导体器件的结构的截面图。
图2是示意性地示出图1中的沟道周边的放大截面图。
如图1所示，根据第一实施例的半导体器件110包括第一半导体区10、第二半导体区20、第三半导体区30、第四半导体区40、第五半导体区50、绝缘膜60、控制电极G、第一电极D1以及第二电极D2。根据第一实施例的半导体器件110是使用碳化硅（SiC）的DIMOSFET（双注入MOSFET）。
第一半导体区10包括向上突起的第一部分11。第一半导体区10包括第一导电类型（n－－型）的SiC。该半导体区10具有第一杂质浓度。
在本实施例中，第一半导体区10形成在衬底S的上表面S1上，衬底S例如包括外延生长的第一导电类型（n+型）的SiC。
在这里，在本实施例中，与衬底S的上表面S1正交的方向被称作Z方向，与Z方向正交的一个方向被称作X方向，与Z方向和X方向正交的方向被称作Y方向。此外，从衬底S指向第一半导体区10的方向被称作上（上侧），从第一半导体区10指向衬底S的方向被称作下（下侧）。
第一半导体区10包括第一部分11和第二部分12。第一部分11设置在第二部分12的一部分上。第一部分11是DIMOSFET的JFET（结型场效应晶体管）区。第二部分是DIMOSFET的漂移区。
第二半导体区20设置在第一半导体区10上且与第一部分11平行，第二半导体区20包括第二导电类型（p型）的SiC。第二半导体区20设置在第二部分12上设置有第一部分11的部分以外的部分中。第二半导体区20是DIMOSFET的P型阱。第二半导体区20设置在第一半导体区10的第二部分12与第三半导体区30之间，稍后将描述第三半导体区30。
第三半导体区30包括设置在第二半导体区20上的第一导电类型（n+型）的SiC。第三半导体区30是DIMOSFET的源极区。
在第二半导体区20上邻近于第三半导体区30设置接触区25。接触区25是p+型的，其杂质浓度高于第二半导体区20的杂质浓度。
第四半导体区40包括设置在第二半导体区20和第三半导体区30与第一部分11之间的第二导电类型（p－型）的SiC。第四半导体区40用作DIMOSFET的沟道区。
第五半导体区50包括设置在第二半导体区20与第一部分11之间的第一区51。第五半导体区50包括第一导电类型（n－型）的SiC。即，第五半导体区50具有第二杂质浓度。第二杂质浓度高于作为第一半导体区10的杂质浓度的第一杂质浓度。因此，第五半导体区50用作调节DIMOSFET的耗尽层的扩展的区域。
第一区51设置在第四半导体区40与第二部分12之间以及第二半导体区20与第一部分11之间。第一区51在连接第二半导体区20和第一部分11的方向（Y方向）上的长度近似等于第四半导体区40在Y方向上的长度。即，第一区51设置成一台阶部分，该台阶部分包括第二半导体区20的第一部分11侧以及第四半导体区40的第二部分12侧的端部。
在本实施例中，第五半导体区50包括连接至第一区51的第二区52。第二区52设置在第二半导体区20与第三半导体区30相对的一侧，即，在第二半导体区20与第一半导体区10的第二部分12之间。因此，第五半导体区50从第四半导体区40的下侧沿第二半导体区20的侧表面和底表面而设置。
绝缘膜60设置在第一半导体区10、第三半导体区30和第四半导体区40上。当第一半导体区10的第一部分11的上表面被暴露及其延长面被表示为第一主表面10a时，绝缘膜60具有沿第一主表面10a连续设置的部分。设置在第一主表面10a与稍后将会描述的控制电极G之间的绝缘膜60的一部分是DIMOSFET的栅极绝缘膜。此外，绝缘膜60用作形成稍后将会描述的控制电极G与第一电极D1之间的绝缘的膜。
例如，使用氧化硅、氮化硅和高介电常数材料（高K材料）作为绝缘膜60。
控制电极G设置在绝缘膜60上。即，通过过绝缘膜60的设置在主表面10a上的一部分（栅极绝缘膜）而设置控制电极G。因此，控制电极用作DIMOSFET的栅极电极。例如，使用多晶硅和金属材料（TiN、Al、Ru、W、TaSiN等）作为控制电极G。
第一电极D1电连接至第三半导体区30。第一电极D1通过绝缘膜60与控制电极G电绝缘。第一电极D1与暴露于第一主表面10a的第三半导体区30接触。第一电极D1是DIMOSFET的源极电极。在本实施例中，第一电极D1还与暴露于第一主表面10a的接触区25接触。因此，第一电极D1用作DIMOSFET的源极区和P型阱的共用电极。
第二电极D2电连接至第一半导体区10。第一半导体区10在第一半导体区10的第二主表面10b上连接至衬底S，第二主表面10b是与第一主表面10a相对的表面。第二电极D2设置在与衬底S的上表面S1相对的下表面S2上。第二电极D2是DIMOSFET的漏极电极。
在根据第一实施例的半导体器件110中，当半导体器件110处于导通状态时，由于第五半导体区50而调节耗尽层向第一部分11的扩展。即，在半导体器件110中，与未设置第五半导体区50的情况相比，抑制了导通状态下耗尽层的扩展。即，减小了JFET电阻以降低导通电阻。
在根据本实施例的半导体器件110中，设置了一对半导体区20、一对第三半导体区30、一对第四半导体区40以及一对第五半导体区50，在其间夹置有作为第一部分11的JFET区。该JEFT区是一对第四半导体区40之间和一对第二半导体区20之间的区域。
此外，绝缘膜60连续设置在第一部分11上、一对第三半导体区30上以及一对第四半导体区40上。控制电极G设置在绝缘膜60上。相应地，使用一个控制电极G来控制一对第四半导体区40（一对沟道）。
如图2所示，第二半导体区20在Z方向上的底部20b的位置是与第一主表面10a隔开t2的位置。从第一主表面10a至Z方向上t3的位置形成第三半导体区30。从第一主表面10a至t4的位置形成第四半导体区40。当第一主表面10a是基准时，t2大于t3。此外，t4大于t3且小于t2。即，从第一主表面10a至Z方向上第二半导体区20的中间形成第四半导体区40。
第五半导体区50的第一区51是被第二半导体区20的侧表面20S、第一部分11以及第二半导体区20的底部20b在Y方向上的延长线EL所包围的区域。
作为第一部分11的JFET区在Y方向上的长度根据在Z方向上的位置而变化。即，在其间夹置有第一部分11的一对第四半导体区40之间的在Y方向上的间隔（长度L1）短于在其间夹置有第一部分11的一对第二半导体区20之间的间隔（长度L2）。例如，作为沟道的第四半导体区40的在Y方向上的长度大于等于0.3μm且小于等于1.5μm，例如，长度L2大于等于1.5μm且小于等于5.0μm。
以这种方式，在作为第一部分11的JFET区中，由于在作为沟道的一对第四半导体区40之间的间隔（长度L1）短于在一对第二半导体区20之间的间隔（长度L2），所以降低了JFET电阻且实现了DIMOSFET的导通电阻的降低。
在这里，将会描述各个层的深度和杂质密度。
例如漂移层（第一半导体区10）的深度大于等于5μm且小于等于10μm，并且例如其杂质浓度大于等于5×1015cm-3且小于等于2×1016cm-3。此外，为了应对高击穿电压，例如深度大于等于5μm且小于等于50μm，并且例如杂质浓度大于等于1×1015cm-3且小于等于2×1016cm-3。因而，实现了具有数百伏（V）至6500V或更大的击穿电压的DIMOSFET。
例如，与p型阱（第二半导体区20）的深度相对应的t2大于等于0.5μm且小于等于1.5μm，并且例如，其杂质浓度大于等于1×1017cm-3且小于等于5×1018cm-3。
例如，与源极区（第三半导体区30）的深度相对应的t3大于等于0.1μm且小于等于0.3μm，并且例如，根据p侧阱的深度，t3大于等于0.1μm且小于等于0.5μm，并且例如，其杂质浓度大于等于1×1019cm-3且小于等于5×1020cm-3。
接触区25（见图1）的深度大于等于0.1μm且小于等于0.5μm，并且例如，其杂质浓度大于等于1×1019cm-3且小于等于5×1020cm-3。
与沟道（第四半导体区40）的深度相对应的t4深于与第三半导体区30的深度相对应的t3，并且例如，t4大于等于0.2μm且小于等于0.5μm，并且例如，杂质浓度大于等于1×1016cm-3且小于等于2×1018cm-3。作为第四半导体区40的杂质浓度，期望其上侧近似为大于等于5×1015cm-3且小于等于5×1016cm-3，且其下侧近似为1×1018cm-3。
第五半导体区50的第一区51被第二半导体区20的侧表面20S、第一部分11以及第二半导体区20的底部20b在Y方向上的延长线EL所包围的区域。例如，第一区51在Z方向上的长度t51大于等于0.2μm且小于等于0.6μm。此外，例如，第五半导体区50的杂质浓度大于等于1×1016cm-3且小于等于5×1017cm-3，其小于或等于第二半导体区20的杂质浓度。
例如，与栅极绝缘膜相对应的绝缘膜60的部分的厚度大于等于40nm且小于等于60nm。
图3A和3B是示意性地示出根据本实施例的半导体器件与根据参考示例的半导体器件的比较的截面图。
图3A示出了根据本实施例的半导体器件110的耗尽层DL1的扩展，图3B示出了根据参考示例的半导体器件190的耗尽层DL2的扩展。
根据参考示例的半导体器件190与根据本实施例的半导体器件110的不同之处在于未设置第五半导体区50。
如图3A和3B所示，在半导体器件110和190中，在DIMOSFET的导通状态下，由于第二半导体区20与第一半导体区10之间的pn结，出现了耗尽层DL1和DL2的扩展。
在此时，在根据图3A中所示的实施例的半导体器件110中，与根据图3B中所示的参考示例的半导体器件190相比，抑制了耗尽层DL1的扩展。即，在根据本实施例的半导体器件110中，由于设置了杂质浓度高于第一半导体区10的杂质浓度的第五半导体区50（耗尽层调节区），所以与根据参考示例的半导体器件190相比，减小了在导通状态下耗尽层DL1的扩展。
相应地，在根据本实施例的半导体器件110中，与根据参考示例的半导体器件190相比，抑制了在导通状态下由JFET区中耗尽层DL1的扩展所致的JFET电阻的增大，因而实现了导通电阻的降低。
此外，在根据本实施例的半导体器件110中，通过设置在第二半导体区20与第一半导体区10的第二部分12之间的第五半导体区50的第二区52，抑制了从第二半导体区20向第一半导体区10的第二部分侧的耗尽层DL1的扩展。
在DIMOSFET的导通状态下，电流从JFET区（第一部分11）流向漂移区（第二部分12），并且在漂移区中扩展以流向漏极电极（第二电极D2）。
在根据本实施例的半导体器件110中，由于与根据参考示例的半导体器件190相比，抑制了从第二半导体区20向第二部分侧的耗尽层DL1的扩展，所以电流容易从JFET区扩展到漂移区。因此，实现了导通电阻的降低。
图4A和4B是示意性地示出第五半导体区的杂质浓度分布的曲线图。
图4A示出了示意性地示出第五半导体区50的一部分的放大截面图，图4B示出了在第一区51的Y轴长度的中央位置处沿Z方向截取的线（线a-a）中的杂质浓度变化。
如图4B的浓度变化C1所示，在根据本实施例的半导体器件110中，第一区51和第二区52这两者的杂质浓度都高于第一半导体区10的杂质浓度。
此外，在根据本实施例的半导体器件110中，可以改变第一区51的杂质浓度。例如，如图4B的浓度变化C2和C3所示，可以在移动远离第四半导体区40的方向（从第四半导体区40指向第一半导体区10的第二部分12的方向）上逐渐增大第一区51的杂质浓度。在浓度变化C2中，逐渐增大第一区51的杂质浓度。表示浓度变化C2的浓度具有两个阶段，但是可以是三个阶段或更多。此外，在浓度变化C3中，第一区51的杂质浓度是连续增大的。该连续增大可以是线性的或曲线的。
在浓度变化C2和C3中，第一区51的第四半导体区40侧的杂质浓度低于第一区51的第二部分12侧的杂质浓度。因此，在JFET区中的一对第二半导体区20之间的部分中，与第四半导体区40分隔得越远，越能抑制耗尽层的扩展，因此实现了导通电阻的降低。此外，在接近成为沟道的第四半导体区40的部分中，由于耗尽的扩展而实现了击穿电压的提高。即，在根据本实施例的半导体器件110中，调节第一区51的杂质浓度，因此实现了导通电阻的降低与击穿电压的提高的平衡。
如浓度变化C3中所示，第二区52的杂质浓度可以在移动远离第二半导体区20的方向上逐渐减小。根据第一区51和第二区52的杂质浓度的变化，调节导通状态下耗尽层的扩展，并且实现了导通电阻的降低与击穿电压的提高之间的平衡。
第二实施例
图5是示意性地示出根据第二实施例的半导体器件的结构的截面图。
如图5所示，根据第二实施例的半导体器件120与根据图1所示的第一实施例的半导体器件110的不同之处在于未设置第五半导体区50的第二区52。即，在半导体器件120中，仅设置第一区51作为第五半导体区50。
即使在半导体器件120中仅使用第一区51作为第五半导体区50，也抑制了导通状态下的第一部分11（JFET区）中耗尽层的扩展，因此实现了导通电阻的降低。第一区51的杂质浓度分布与图4A和4B中所示的示例相同。
第三实施例
接下来将描述作为第三实施例的制造半导体器件的方法。
图6是示出根据第三实施例的制造半导体器件的方法的流程图；
即，该制造方法包括第一掩模图案形成工艺（步骤S101）、第二掩模图案形成工艺（步骤S102）、第二半导体区形成工艺（步骤S103）、第三半导体区形成工艺（步骤S104）、第二掩模图案去除工艺（步骤S105）、第四半导体区形成工艺（步骤S106）以及第五半导体区形成工艺（步骤S107）。
接下来将会描述制造方法的特定示例。
图7A至10B是示意性地示出制造半导体器件的方法的截面图。
在图7A至10B中，作为示例而示出制造根据第一实施例的半导体器件110的方法。
首先，如图7A所示，制备包括SiC的衬底S。例如，衬底S包括作为n型杂质的、杂质浓度约为1×1019cm-3的磷（P）或氮（N），并且例如，衬底S的厚度为300μm。
接着，在衬底S的上表面S1上形成第一半导体区10。例如，第一半导体区10由外延生长形成。例如，第一半导体区10包括作为n型杂质的、具有大于等于5×1015cm-3且小于等于2×1016cm-3的杂质浓度的氮（N），并且例如，具有大于等于5μm且小于等于10μm的厚度。此外，如果需要更高的击穿电压，例如，第一半导体区10可以包括具有大于等于1×1015cm-3且小于等于2×1016cm-3的杂质浓度的N，并且例如，可以具有大于等于5μm且小于等于50μm的厚度。
接着，在第一半导体区10的主表面10a上形成第一掩模图案M1。例如，通过对氧化硅执行光刻和蚀刻来形成第一掩模图案M1。如在Z方向上所观察的，第一掩模图案M1形成在与JFET区重叠的位置上。然后，形成第一膜80。例如，使用氧化硅作为第一膜80。
第一掩模图案M1可以与第一膜80一体形成。
接着，如图7B所示，在第一膜80和第一掩模图案M1上形成第二膜81。例如，使用多晶硅作为第二膜81。例如，可以通过CVD（化学气相沉积）来形成第二膜81以覆盖第一膜80和第一掩模图案M1。
然后，如图8A所示，对第二膜81进行蚀刻，以使得具有预定厚度的第二膜81保留在第一掩模图案M1的侧表面上。保留的第二膜81成为第二掩模图案M2。第二掩模图案的厚度（在Y方向上从第一掩模图案M1的侧表面的长度）与作为沟道区的第四半导体区40的长度相对应。
接着，如图8B所示，通过第二掩模图案M2对第一半导体区10执行离子注入以形成第二半导体区20。例如，将作为p型杂质的铝（Al）离子注入至第一半导体区10以形成作为p型阱的第二半导体区20。
例如，第二半导体区20的深度大于等于0.5μm且小于等于0.8μm，并且例如，其杂质浓度大于等于1×1017cm-3且小于等于5×1018cm-3。在这里，为了调节第二半导体区20的最终浓度，可以给离子注入添加作为n型杂质的N。
接着，通过第二掩模图案M2类似地对第二半导体区20执行离子注入以形成第三半导体区30。例如，将作为n型杂质的P离子注入至第二半导体区20以在第二半导体区20上形成第三半导体区30。
例如，第三半导体区30的深度大于等于0.1μm且小于等于0.3μm，并且例如，其杂质浓度大于等于1×1019cm-3且小于等于5×1020cm-3。
在形成第二半导体区20和第三半导体区30之后，去除第二掩模图案M2。在第二掩模图案M2的去除中，使用仅蚀刻第二掩模图案M2的材料而不蚀刻第一掩模图案M1和第一膜80的蚀刻剂。因此，如图9A所示，第一膜80和第一掩模图案M1保留在第一主表面10a上。
然后，通过第一掩模图案M1对第一半导体区10执行离子注入以形成第四半导体区40。例如，将作为p型杂质的Al离子注入至第一半导体区10以形成作为沟道区的第四半导体区40。第四半导体区40的深度大于与第三半导体区30的深度相对应的t3。例如，该深度大于等于0.2μm且小于等于0.5μm，并且例如，其杂质浓度大于等于1×1016cm-3且小于等于2×1018cm-3。如在Z方向上所观察的，第四半导体区40设置在第一掩模图案M1与第三半导体区30之间的第一半导体区10上。在本实施例中，由于作为沟道区的第四半导体区40是单独形成的，所以容易调节沟道区的杂质浓度。
接着，如图9B所示，通过第一掩模图案M1在第一半导体区10上形成第五半导体区50。第五半导体区50的第一区51形成在第四半导体区40的下侧，第二区52形成在第二半导体区的下侧。例如，将作为n型杂质的N或P离子注入至第一半导体区10以形成第五半导体区50。
例如，第五半导体区50的杂质浓度大于等于1×1016cm-3且小于等于5×1017cm-3。此外，第五半导体区50的杂质浓度低于第二半导体区20的杂质浓度。在本实施例中，通过形成第四半导体区40时所使用的第一掩模图案M1来形成第五半导体区50。相应地，为了形成第五半导体区50，不必形成另一掩模图案。
接着，如图10A所示，去除第一掩模图案M1（参见图9B）和第一膜80（参见图9B）。然后，如图10B所示，通过已知的半导体工艺形成接触区25、绝缘膜60、控制电极G和第一电极D1。此外，在衬底S的下表面S2上形成第二半导体D2。由此，完全形成半导体器件110。
在根据本实施例的制造半导体器件的方法中，由于通过形成第四半导体区40时所使用的第一掩模图案M1来形成第五半导体区50，所以简化了掩模图案形成工艺。因此，容易且稳定地形成了半导体器件110。
第四实施例
图11是示意性地示出根据第四实施例的半导体器件的截面图。
如图11所示，根据第四实施例的半导体器件130是IGBT（绝缘栅双极型晶体管）。
在半导体器件130中，衬底SS的导电类型不同于根据第一实施例的半导体器件110的衬底S的导电类型。即，半导体器件130的衬底SS的导电类型是p+型，而半导体器件110的衬底S的导电类型是n+型。除了衬底S与SS的导电类型彼此不同之外，半导体器件130与半导体器件110相同。
衬底SS是六方晶体SiC衬底，其例如包括作为p型杂质的Al，具有约5×1018cm-3至1×1019cm-3的杂质浓度。在作为IGBT的半导体器件130中，控制电极G是栅极电极，第一电极D1是发射极电极，第二电极D2是集电极电极。在半导体器件130中，按照与半导体器件110类似的方式实现了导通电阻的降低。
如上所述，根据本实施例的半导体器件及其制造方法，能够降低半导体器件的导通电阻。
例如，在上述各个实施例中，第一导电类型是n型且第二导电类型是p型，但是本发明还可以应用于第一导电类型是p型且第二导电类型是n型的情况。此外，半导体器件110和120还可以应用于除DIMOSFET之外的MOSFET。
虽然已经描述了特定实施例，但是仅仅通过示例的方式来提出这些实施例，并不意在限制本发明的范围。实际上，本文所描述的新颖实施例可以以各种其它形式来体现；另外，在不脱离本发明的精神的情况下，可以做出以本文所描述的实施例的形式的各种省略、替代和变化。所附权利要求及其等同形式意在覆盖将会落入本发明的范围和精神内的这种形式或修改。

Claims (20)

1.一种半导体器件，包括：
第一半导体区，包括第一导电类型的碳化硅，所述第一半导体区具有第一杂质浓度，所述第一半导体区具有第一部分；
第二半导体区，设置在所述第一半导体区上，所述第二半导体区包括第二导电类型的碳化硅；
第三半导体区，设置在所述第二半导体区上，所述第三半导体区包括所述第一导电类型的碳化硅；
第四半导体区，设置在所述第一部分与所述第二半导体区之间，所述第四半导体区设置在所述第一部分与所述第三半导体区之间，所述第四半导体区包括所述第二导电类型的碳化硅；
第五半导体区，包括设置在所述第一部分与所述第二半导体区之间的第一区，所述第五半导体区包括所述第一导电类型的碳化硅，所述第五半导体区具有高于所述第一杂质浓度的第二杂质浓度；
绝缘膜，设置在所述第一半导体区、所述第三半导体区和所述第四半导体区上；
控制电极，设置在所述绝缘膜上；
第一电极，电连接至所述第三半导体区；以及
第二电极，电连接至所述第一半导体区。
2.根据权利要求1所述的器件，其中：所述第五半导体区包括第二区，所述第二区设置在所述第二半导体区的与所述第三半导体区相对的一侧上，所述第二区连接至所述第一区。
3.根据权利要求1所述的器件，其中：
所述第二半导体区具有第三杂质浓度，并且
所述第四半导体区具有第四杂质浓度，所述第四杂质浓度等于或低于所述第三杂质浓度。
4.根据权利要求1所述的器件，其中：所述第一区的杂质浓度在远离所述第四半导体区的方向上逐渐增大。
5.根据权利要求1所述的器件，其中：所述第五半导体区在连接所述第三半导体区和所述第一部分的方向上的长度与所述第四半导体区在所述方向上的长度相同。
6.根据权利要求1所述的器件，还包括：衬底，设置在所述第一半导体区与所述第二电极之间，所述衬底包括碳化硅。
7.根据权利要求6所述的器件，其中：所述衬底具有所述第一导电类型的导电类型。
8.根据权利要求6所述的器件，其中：所述衬底具有所述第二导电类型的导电类型。
9.根据权利要求1所述的器件，其中：设置一对所述第二半导体区、一对所述第三半导体区、一对所述第四半导体区以及一对所述第五半导体区，且所述第一部分夹置在所述区之间。
10.根据权利要求9所述的器件，其中：在连接所述第三半导体区与所述第一部分的方向上所述一对第四半导体区之间的间隔短于在所述方向上所述一对第二半导体区之间的间隔。
11.一种用于制造半导体器件的方法，包括：
在第一半导体区的主表面上形成第一膜，所述第一膜包括第一导电类型的碳化硅，所述第一膜具有第一杂质浓度，并且在所述第一膜上形成第一掩模图案；
在所述第一膜和所述第一掩模图案上形成第二膜；
利用借助对所述第二膜的蚀刻而保留在所述第一掩模图案的侧表面上的所述第二膜，形成第二掩模图案；
通过借助所述第二掩模图案向所述第一半导体区注入离子来形成第二半导体区，所述第二半导体区包括第二导电类型的碳化硅；
通过借助所述第二掩模图案向所述第二半导体区注入离子来在所述第二半导体区上形成第三半导体区，所述第三半导体区包括所述第一导电类型的碳化硅；
去除所述第二掩模图案；
如在与所述主表面正交的方向上所观察的，通过借助所述第一掩模图案向所述第一半导体区注入离子来在所述第二半导体区及所述第三半导体区与所述第一掩模图案之间的所述第一半导体区的区域中形成第四半导体区，所述第四半导体区包括所述第二导电类型的碳化硅；以及
通过借助所述第一掩模图案向所述第一半导体区注入离子来在所述第四半导体区的下侧、邻近于所述第二半导体区的第一区中形成第五半导体区，所述第五半导体区包括所述第一导电类型的碳化硅，所述第五半导体区具有高于所述第一杂质浓度的第二杂质浓度。
12.根据权利要求11所述的方法，其中：所述第五半导体区的形成包括形成设置在所述第二半导体区与所述第一半导体区之间的第二区，所述第二区连接至所述第一区。
13.根据权利要求11所述的方法，其中：在所述第五半导体区的形成中，形成所述第五半导体区，以使得所述第一区的杂质浓度在从所述第四半导体区朝向所述第一部分的方向上逐渐增大。
14.根据权利要求11所述的方法，其中：所述第五半导体区的形成包括形成设置在所述第二半导体区与所述第一半导体区之间的第二区，所述第二区连接至所述第一区。
15.根据权利要求11所述的方法，其中：所述第三半导体区的形成包括将所述第三半导体区的杂质浓度设定成第三杂质浓度，并且
所述第四半导体的形成包括将所述第四半导体区的杂质浓度设定成第四杂质浓度，所述第四杂质浓度等于或低于所述第三杂质浓度。
16.根据权利要求11所述的方法，其中：所述第五半导体区的形成包括将所述第一区的所述杂质浓度设定成在远离所述第四半导体区的方向上逐渐增大。
17.根据权利要求11所述的方法，其中：所述第五半导体区的形成包括将所述第五半导体区的宽度设定成等于所述第四半导体区的宽度。
18.根据权利要求11所述的方法，其中：所述第一掩模图案的形成包括在衬底上形成所述第一半导体区，所述衬底包括碳化硅。
19.根据权利要求11所述的方法，其中：
所述第二半导体区的形成包括借助所述第二掩模图案形成一对所述第二半导体区，
所述第三半导体区的形成包括借助所述第二掩模图案形成一对所述第三半导体区，
所述第四半导体区的形成包括借助所述第一掩模图案形成一对所述第四半导体区，
所述第五半导体区的形成包括借助所述第一掩模图案形成一对所述第五半导体区。
20.根据权利要求19所述的方法，其中：所述第四半导体区的形成包括将在连接所述第三半导体区与所述第一部分的方向上所述一对第四半导体区之间的间隔设定成短于在所述方向上所述一对第二半导体区之间的间隔。
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