CN112420818A - 半导体装置 - Google Patents

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Abstract

提供能够提高雪崩耐量的半导体装置。该半导体装置具有第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、导电性的含金属部、绝缘部、栅极电极、第二电极、第一布线层、以及第二布线层。第一半导体区域设于第一电极之上。第二半导体区域设于第一半导体区域之上。第三半导体区域及含金属部设于第二半导体区域之上。绝缘部在第二方向上与第一半导体区域的一部分、第二半导体区域以及第三半导体区域并排。栅极电极以及第二电极设于绝缘部中。第一布线层隔着第一绝缘层设于含金属部的一部分及栅极电极之上，与栅极电极电连接。第二布线层与第一布线层分离地设置，与含金属部以及第二电极电连接。

Description

半导体装置
关联申请
本申请享受以日本专利申请2019－152717号(申请日：2019年8月23日)为基础申请的优先权。本申请通过参照该基础申请，包括该基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
为了使耐压提高，有具备场板电极(以下称作FP电极)的半导体装置。关于该半导体装置，要求提高雪崩耐量。
发明内容
本发明的实施方式提供能够提高雪崩耐量的半导体装置。
实施方式的半导体装置具有第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、导电性的含金属部、绝缘部、栅极电极、第二电极、第一布线层、以及第二布线层。所述第一半导体区域设于所述第一电极之上，与所述第一电极电连接。所述第二半导体区域设于所述第一半导体区域之上。所述第三半导体区域设于所述第二半导体区域的一部分之上。所述含金属部设于述第二半导体区域的另一部分之上。所述绝缘部在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上与所述第一半导体区域的一部分、所述第二半导体区域以及所述第三半导体区域并排。所述栅极电极设于所述绝缘部中，在所述第二方向上隔着栅极绝缘层与所述第二半导体区域对置。所述第二电极设于所述绝缘部中，具有在所述第二方向上与所述第一半导体区域对置的部分，并与所述栅极电极电分离。所述第一布线层隔着第一绝缘层设于所述含金属部的一部分以及所述栅极电极之上，与所述栅极电极电连接。所述第二布线层与所述第一布线层分离地设置，与所述含金属部以及所述第二电极电连接。
附图说明
图1是表示第一实施方式的半导体装置的俯视图。
图2是表示图1的部分II的俯视图。
图3是图2的III－III剖面图。
图4是图2的IV－IV剖面图。
图5的(a)～图8的(b)是表示第一实施方式的半导体装置的制造工序的工序剖面图。
图9是表示第一实施方式的第一变形例的半导体装置的一部分的俯视图。
图10是表示第一实施方式的第二变形例的半导体装置的一部分的俯视图。
图11是表示第一实施方式的第三变形例的半导体装置的一部分的俯视图。
图12是表示第一实施方式的第三变形例的半导体装置的一部分的俯视图。
图13是表示第一实施方式的第四变形例的半导体装置的一部分的俯视图。
图14是图13的XIV－XIV剖面图。
图15是图13的XV－XV剖面图。
图16是表示第二实施方式的半导体装置的俯视图。
图17是图16的XVII－XVII剖面图。
图18是图16的XVIII－XVIII剖面图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
附图是示意性或概念性的，各部分的厚度与宽度之间的关系、部分间的大小的比率等不一定与现实的相同。即使在表示相同部分的情况下，也有根据附图而将彼此的尺寸或比率不同地表示的情况。
在本申请说明书和各图中，对于与已经说明过的要素相同的要素赋予相同的标号并适当省略详细的说明。
以下的说明以及附图中，n+、n－以及p标记表示各杂质浓度的相对的高低。即，带有“+”的标记表示与不带有“+”以及“－”中的任何一个的标记相比杂质浓度相对高，带有“－”的标记表示与不带有“+”以及“－”中的任何一个的标记相比杂质浓度相对低。在各个区域中包含p型杂质和n型杂质双方的情况下，这些标记表示这些杂质相互补偿后的净杂质浓度的相对高低。
对于以下说明的各实施方式，也可以使各半导体区域的p型与n型反型来实施各实施方式。
(第一实施方式)
图1是表示第一实施方式的半导体装置的俯视图。
图2是表示图1的部分II的俯视图。在图2中，省略了n+型源极区域3、源极焊盘22、第一绝缘层31、第二绝缘层32、以及第二连接部42。
图3是图2的III－III剖面图。图4是图2的IV－IV剖面图。
第一实施方式的半导体装置100例如是MOSFET。如图1～图4所示，第一实施方式的半导体装置100具有n－型漂移区域1(第一半导体区域)、p型基底区域2(第二半导体区域)、n+型源极区域3(第三半导体区域)、n+型漏极区域4、栅极电极10、漏极电极11(第一电极)、FP电极12(第二电极)、含金属部20、栅极布线层21(第一布线层)、源极焊盘22(第二布线层)、栅极焊盘24、绝缘部30、第一绝缘层31、第二绝缘层32、第一连接部41、第二连接部42、以及第三连接部43。
在实施方式的说明中，使用第一方向D1、第二方向D2、以及第三方向D3。将从漏极电极11朝向n－型漂移区域1的方向设为第一方向D1。将与第一方向D1垂直的一方向设为第二方向D2。将与第一方向D1垂直且与第二方向D2交叉的方向设为第三方向D3。此外，为了便于说明，将从漏极电极11朝向n－型漂移区域1的方向称为“上”，将其相反方向称为“下”。这些方向基于漏极电极11与n－型漂移区域1的相对的位置关系，与重力方向无关。
如图1所示，在半导体装置100的上表面设有源极焊盘22以及栅极焊盘24。源极焊盘22与栅极焊盘24相互电分离。
如图3以及图4所示，在半导体装置100的下表面设有漏极电极11。在漏极电极11之上，隔着n+型漏极区域4设有n－型漂移区域1。n－型漂移区域1经由n+型漏极区域4而与漏极电极11电连接。p型基底区域2设于n－型漂移区域1之上。n+型源极区域3设于p型基底区域2的一部分之上。含金属部20为导电性的，设于p型基底区域2的另一部分之上。例如含金属部20的下表面位于比n+型源极区域3的下表面靠下方。
绝缘部30在第二方向D2上与n－型漂移区域1的一部分、p型基底区域2、以及n+型源极区域3并排。栅极电极10以及FP电极12设于绝缘部30中。栅极电极10在第二方向D2以及第三方向D3上隔着作为绝缘部30的一部分的栅极绝缘层10a而与p型基底区域2对置。在半导体装置100中，栅极电极10还隔着栅极绝缘层10a与n－型漂移区域1的一部分以及n+型源极区域3的一部分对置。
FP电极12的一部分在第二方向D2以及第三方向D3上与n－型漂移区域1对置。另外，FP电极12的另一部分在第二方向D2以及第三方向D3上与栅极电极10对置。在栅极电极10与FP电极12之间设有绝缘部30的一部分。由此，栅极电极10与FP电极12相互电分离。
如图3所示，栅极布线层21隔着第一绝缘层31设于含金属部20的一部分以及栅极电极10之上。例如含金属部20的所述一部分的上表面位于比n+型源极区域3的上表面靠上方。第一连接部41设于栅极电极10与栅极布线层21之间，将栅极电极10与栅极布线层21电连接。
源极焊盘22隔着第二绝缘层32设于栅极布线层21之上。第二连接部42设于FP电极12与源极焊盘22之间，将FP电极12与源极焊盘22电连接。第三连接部43设于含金属部20的另一部分与源极焊盘22之间，将含金属部20与源极焊盘22电连接。换言之，第三连接部43在未设有栅极布线层21的位置将含金属部20与源极焊盘22电连接。
栅极焊盘24例如设于第二绝缘层32之上，并与源极焊盘22分离。栅极布线层21与栅极焊盘24利用贯通第二绝缘层32的未图示的连接部相互电连接。或者，栅极焊盘24也可以设于第一绝缘层31之上。在该情况下，栅极焊盘24位于比源极焊盘22靠下方。
如图2所示，在半导体装置100中，栅极电极10、FP电极12、以及绝缘部30在第二方向D2以及第三方向D3上设有多个。在从第一方向D1观察时，栅极电极10的形状为环状。FP电极12位于栅极电极10的内侧。p型基底区域2、n+型源极区域3、以及含金属部20在第二方向D2以及第三方向D3上设于各绝缘部30的周围。栅极布线层21在第三方向D3上设有多个，各栅极布线层21沿第二方向D2延伸。各栅极布线层21设于沿第二方向D2排列的栅极电极10之上，并与沿第二方向D2排列的栅极电极10电连接。如图3所示，源极焊盘22隔着第二绝缘层32设于多个栅极布线层21之上。
对半导体装置100的动作进行说明。
在相对于源极焊盘22而言向漏极电极11施加了正电压的状态下，向栅极电极10施加阈值以上的电压。由此，在p型基底区域2形成沟道(反型层)，半导体装置100成为导通状态。电子通过沟道从源极焊盘22流向漏极电极11。之后如果施加到栅极电极10的电压变得比阈值低，则p型基底区域2中的沟道消失，半导体装置100成为截止状态。
如果半导体装置100切换为截止状态，则相对于源极焊盘22而言向漏极电极11施加的正电压增大。通过正电压的增大，耗尽层从绝缘部30与n－型漂移区域1的界面朝向n－型漂移区域1扩展。通过该耗尽层的扩展，能够提高半导体装置100的耐压。或者，能够在维持半导体装置100的耐压的状态下，提高n－型漂移区域1中的n型杂质浓度，减小半导体装置100的导通电阻。
另外，在耗尽层在n－型漂移区域1中扩展时，由于在耗尽层中加速的电子，产生雪崩击穿。若雪崩击穿产生，则生成载流子(电子以及空穴)。此时，电子通过n+型漏极区域4而从漏极电极11排出。空穴通过第三连接部43而向源极焊盘22排出。
对半导体装置100的各构成要素的材料的一个例子进行说明。
n－型漂移区域1、p型基底区域2、n+型源极区域3、以及n+型漏极区域4包含硅、碳化硅、氮化镓、或者砷化镓作为半导体材料。在作为半导体材料而使用硅的情况下，作为n型杂质可以使用砷、磷或锑。作为p型杂质，可以使用硼。
栅极电极10以及FP电极12包含多晶硅等导电材料。导电材料中也可以添加有杂质。
绝缘部30、第一绝缘层31、以及第二绝缘层32包含氧化硅或者氮化硅等绝缘材料。
漏极电极11、栅极布线层21、源极焊盘22、以及栅极焊盘24包含铝或者铜等金属。
含金属部20包含从由铝、钨、铜、钛、钴以及镍构成的组中选择的至少一个金属。含金属部20也可以包含所述金属的化合物。例如含金属部20也可以包含从由硅和钛、钴以及镍构成的组中选择的至少一个金属的化合物(硅化物)。
第一连接部41、第二连接部42、以及第三连接部43包含钨或者铜等金属。
对实施方式的半导体装置100的制造方法的一个例子进行说明。
图5～图8是表示第一实施方式的半导体装置的制造工序的工序剖面图。图5～图8表示与第一方向D1以及第二方向D2平行的剖面中的制造工序。
准备具有n+型半导体层4a和n－型半导体层1a的半导体基板S。去除n－型半导体层1a的一部分，如图5(a)所示那样形成开口OP1。开口OP1在第二方向D2以及第三方向D3上形成多个。
通过热氧化，沿多个开口OP1的内表面以及n－型半导体层1a的上表面形成绝缘层IL1。在绝缘层IL1之上形成填埋多个开口OP1的导电层。例如导电层包含添加有杂质的多晶硅。使导电层的上表面后退，如图5的(b)所示，在各个开口OP1的内侧形成FP电极12。
去除设于FP电极12的上部的周围以及n－型半导体层1a的上表面的绝缘层IL1。由此，FP电极12的上部以及n－型半导体层1a的上表面露出。通过热氧化，如图6的(a)所示，沿露出的部分形成绝缘层IL2。
将包含多晶硅的导电层形成于绝缘层IL2之上，使导电层的上表面后退。由此，在各FP电极12的上部的周围形成栅极电极10。在n－型半导体层1a的表面将p型杂质进行离子注入，形成p型基底区域2。在p型基底区域2的表面将n形杂质进行离子注入，如图6的(b)所示，形成n+型源极区域3。
在绝缘层IL2以及多个栅极电极10之上形成绝缘层IL3，使绝缘层IL3的上表面平坦化。将绝缘层IL3的一部分、绝缘层IL2的一部分、n+型源极区域3的一部分以及p型基底区域2的一部分去除，如图7的(a)所示那样形成开口OP2。图7的(a)所示的各开口OP2利用未图示的部分相互相连。
将填埋开口OP2的金属层形成于绝缘层IL3之上。金属层例如包含钨。通过使金属层的上表面后退，如图7的(b)所示，形成含金属部20。此时，含金属部20的上表面的位置与绝缘层IL3的上表面的位置实质上相同。即，含金属部20的上表面位于比n+型源极区域3的上表面靠上方。
在绝缘层IL3以及含金属部20之上形成绝缘层IL4，使绝缘层IL4的上表面平坦化。形成贯通绝缘层IL3以及IL4并到达栅极电极10的多个开口。形成包含钨的金属层，将各开口填埋。使金属层的上表面后退，形成分别连接于多个栅极电极10的多个第一连接部41。
在绝缘层IL4以及多个第一连接部41之上形成包含铝的金属层，使金属层图案化。由此，如图8的(a)所示，形成与第一连接部41连接的栅极布线层21。此时，栅极布线层21的一部分位于含金属部20的一部分之上。
在绝缘层IL4之上形成将多个栅极布线层21覆盖的绝缘层IL5，使绝缘层IL5的上表面平坦化。将绝缘层IL3～IL5各自的一部分去除，形成分别到达FP电极12以及含金属部20的多个开口。多个开口形成于未设有栅极布线层21的位置。
形成包含钨的金属层，将各开口填埋。使金属层的上表面后退，形成分别连接于FP电极12以及含金属部20的第二连接部42以及第三连接部43。在绝缘层IL5之上形成包含铝的金属层，使金属层图案化。由此，如图8的(b)所示，形成源极焊盘22和未图示的栅极焊盘24。源极焊盘22与各第二连接部42以及各第三连接部43连接。
对n+型半导体层4a的背面进行研磨，直到n+型半导体层4a成为规定的厚度。之后，在n+型半导体层4a的背面形成漏极电极11，从而制造出图1～图4所示的半导体装置100。
在上述制造工序中，在各构成要素的形成中能够使用化学气相淀积(CVD)或者溅射。在各构成要素的一部分的去除中能够使用湿式蚀刻、化学干式蚀刻(CDE)、或者反应性离子蚀刻(RIE)。在各构成要素的上表面的后退或者平坦化中能够使用湿式蚀刻、CDE、或者化学机械研磨(CMP)。
对第一实施方式的效果进行说明。
第一实施方式的半导体装置100具有FP电极12。通过设置FP电极12，能够在维持半导体装置100的耐压的同时提高n－型漂移区域1的杂质浓度。由此，能够减少半导体装置100的导通电阻。
另外，在半导体装置100中，栅极电极10在第二方向D2以及第三方向D3上设有多个。根据该构造，在半导体装置100为导通状态时，在各栅极电极10的周围形成沟道。因此，与栅极电极10沿一个方向连续地延伸的情况相比，能够使每单位面积的沟道的面积增大，且能够使成为电流路径的n－型漂移区域1的体积增大。其结果，能够进一步减少半导体装置100的导通电阻。
若半导体装置100的导通电阻降低，则能够提高流经半导体装置100的电流密度。通过电流密度的提高，能够使半导体装置100小型化。或者，能够减少为了流过规定的电流所需的半导体装置100的数量。
这里，半导体装置100包含以n－型漂移区域1为集电极、以p型基底区域2为基底、以n+型源极区域3为发射极的寄生双极晶体管(以下，称作寄生晶体管)。在空穴流经p型基底区域2时，若p型基底区域2的电位上升，则寄生晶体管可能动作。若寄生晶体管动作，则有半导体装置100中流过较大的电流、半导体装置100被破坏的可能性。
在半导体装置100中，栅极电极10在第二方向D2以及第三方向D3上相互分离地设有多个。栅极电极10利用设于其之上的栅极布线层21与栅极焊盘24电连接。在该构造的情况下，如图3所示，p型基底区域2的一部分位于栅极布线层21之下。在设有栅极布线层21的位置不存在第三连接部43。因而，流到栅极布线层21下的p型基底区域2的空穴所对应的电阻高于流到第三连接部43下的p型基底区域2的空穴所对应的电阻。因此，在雪崩击穿时，在栅极布线层21下的p型基底区域2中，与第三连接部43下的p型基底区域2相比，电压下降增大，电位容易上升。即，在栅极布线层21下的区域中，与第三连接部43下的区域相比，寄生晶体管容易动作。
特别是，通过设置FP电极12，将栅极电极10沿第二方向D2以及第三方向D3设置多个，能够大幅提高电流密度。另一方面，若电流密度提高，则在雪崩击穿时产生的载流子的量也增大。因此，在栅极布线层21下的p型基底区域2中，电位容易进一步上升，寄生晶体管动作的可能性进一步提高。
关于该课题，在第一实施方式的半导体装置100中，在p型基底区域2之上设有与源极焊盘22电连接的含金属部20。含金属部20包含金属。因此，含金属部20的电阻率比p型基底区域2的电阻率低。另外，含金属部20如图3所示，并非仅设于第三连接部43之下，也设于栅极布线层21之下。由此，不仅是第三连接部43下的区域的电阻，栅极布线层21下的区域的电阻也能够减少。因此，能够减少向栅极布线层21下的p型基底区域2流过的空穴向源极焊盘22排出为止的电阻。通过减少对空穴的电阻，从而能够抑制雪崩击穿时的p型基底区域2的电位的上升，能够减少寄生晶体管动作的可能性。即，根据第一实施方式，能够提高雪崩耐量。
除此之外，若利用含金属部20降低栅极布线层21下的区域中的电阻，则也能够减少半导体装置100的导通电阻。由此，能够进一步提高电流密度。
另外，栅极电极10以及FP电极12设于一个绝缘部30中。在一个绝缘部30中，FP电极12的一部分位于比栅极电极10靠下方。FP电极12的所述一部分与n－型漂移区域1之间的绝缘部30的厚度也可以比栅极绝缘层10a的厚度大。因此，若设有FP电极12，则与未设有FP电极12的情况相比，第一方向D1上的n－型漂移区域1与栅极电极10之间的距离变长。另外，通过设置与源极焊盘22电连接的FP电极12，栅极电极10利用源极电位而被从漏极电位屏蔽。由此，与未设有FP电极12的情况相比，能够减少与n－型漂移区域1电连接的漏极电极11和栅极电极10之间的容量CGD。通过容量CGD的减少，例如能够使半导体装置100的开关速度提高，减少开关损失。
源极焊盘22也可以在第二方向D2或者第三方向D3上与栅极布线层21并排，但优选的是隔着第二绝缘层32设于栅极布线层21之上。根据该构造，源极焊盘22的配置以及大小不被栅极布线层21的配置以及大小限制。因此，能够进一步扩展源极焊盘22的面积。例如在将半导体装置100与外部的装置连接时，布线向源极焊盘22的连接变得容易。
如图3所示，第一连接部41优选的是在第一方向D1上设于栅极电极10与栅极布线层21之间。根据该构造，与第一连接部41在栅极电极10与栅极布线层21之间以外的区域中环绕的情况相比，能够减少栅极电极10与栅极布线层21之间的电阻。若栅极电极10与栅极布线层21之间的电阻降低，则例如信号向栅极电极10的传递变得更快。由此，能够提高半导体装置100的开关速度，能够减少开关损失。
第二连接部42优选的是在第一方向D1上设于FP电极12与源极焊盘22之间。根据该构造，与第二连接部42在FP电极12与源极焊盘22之间以外的区域中环绕的情况相比，能够减少FP电极12与源极焊盘22之间的电阻。
例如在半导体装置100从导通状态切换为截止状态、漏极电极11的电位上升时，有从n－型漂移区域1向FP电极12通过绝缘部30而流过电流的情况。若由于该电流的流动而FP电极12的电位上升，则FP电极12与n－型漂移区域1之间的电位差带来的耗尽层的扩展暂时地变小。若耗尽层的扩展变小，则半导体装置100的耐压降低。
若FP电极12与源极焊盘22之间的电阻降低，则能够抑制从n－型漂移区域1向FP电极12流过电流时的FP电极12的电位的变动。因此，能够抑制FP电极12的电位的变动带来的耐压的降低。
在半导体装置100中，如图2所示，在第三方向D3上相邻的两个栅极电极10之上设有一个栅极布线层21。因此，在第三方向D3上相邻的栅极布线层21彼此之间的距离Di1比在第三方向D3上相邻的FP电极12彼此之间的距离Di2长。例如与第一方向D1以及第二方向D2垂直的方向上的栅极布线层21的间距Pi1与所述垂直的方向上的栅极电极10的间距Pi2相同。
根据该构造，能够减少与沿第三方向D3排列的多个栅极电极10的电连接所需的栅极布线层21的数量。栅极布线层21的数量越少，能够配置第三连接部43的面积越大。因此，能够减少含金属部20与源极焊盘22之间的电阻，能够进一步提高雪崩耐量。
另外，多个构成要素间的距离对应于将一个构成要素上的任意的点和另一构成要素上的任意的点连结的线段的长度中的最短者。另外，间距Pi1以所述垂直的方向上的栅极布线层21的中心为基准而算出。间距Pi2以所述垂直的方向上的栅极电极10的中心为基准而算出。
另外，在半导体装置100中，如图2所示，包含栅极电极10、FP电极12、以及绝缘部30的多个构造体ST以交错状排列。例如多个构造体ST具有构造体ST1和在第三方向D3上与构造体ST1相邻的构造体ST2。构造体ST1的栅极电极10(第一栅极电极)的第二方向D2上的位置与构造体ST2的栅极电极10(第二栅极电极)的第二方向D2上的位置不同。根据该构造，能够使位于构造体ST彼此之间的n－型漂移区域1的宽度更均匀。由此，在构造体ST彼此之间，能够使n－型漂移区域1更均匀地耗尽，能够提高半导体装置100的耐压。
在图2的例子中，从第一方向D1观察时的构造体ST的形状为六边形。多个构造体ST在与第一方向D1垂直的面上以成为最密的方式排列成蜂窝状。通过将正六边形状的构造体ST以成为最密的方式排列，能够使位于构造体ST彼此之间的n－型漂移区域1的宽度更均匀。由此，能够进一步提高半导体装置100的耐压。
作为具体构造的一个例子，构造体ST1具有第二方向D2上的中心C1。中心C1也是构造体ST1的栅极电极10以及FP电极12的中心。构造体ST2具有第二方向D2上的中心C2。中心C2也是构造体ST2的栅极电极10以及FP电极12的中心。构造体ST在第二方向D2上以间距Pi3排列。构造体ST在第三方向D3上以间距Pi4排列。间距Pi3以及Pi4分别以第二方向D2以及第三方向D3上的构造体ST的中心为基准而计算。间距Pi3与间距Pi4相同。另外，中心C1的第二方向D2上的位置与中心C2的第二方向D2上的位置偏离开间距Pi3的一半。
另外，优选的是位于栅极布线层21下的含金属部20的一部分的上表面位于比n+型源极区域3的上表面靠上方。根据该构造，能够进一步加长含金属部20的第一方向D1上的长度，能够减少含金属部20的电阻。由此，能够使雪崩耐量进一步提高，且进一步减少导通电阻。
(第一变形例)
图9是表示第一实施方式的第一变形例的半导体装置的一部分的俯视图。
图9所示的半导体装置110的栅极布线层21的形状与半导体装置100不同。在半导体装置100中，栅极布线层21以沿着各栅极电极10的一部分的方式弯曲。
具体而言，栅极布线层21具有第一侧面S1以及第二侧面S2。第二侧面S2位于第一侧面S1的相反侧。第一侧面S1具有第一顶部S1a以及第一底部S1b。第二侧面S2具有第二顶部S2a以及第二底部S2b。第一顶部S1a以及第二顶部S2a位于含金属部20之上。第一底部S1b以及第二底部S2b位于栅极电极10之上或者栅极电极10与FP电极12之间的绝缘部30之上。第一顶部S1a在与第一方向D1以及第二方向D2垂直的方向上与第二底部S2b并排。第一底部S1b在所述垂直的方向上与第二顶部S2a并排。
例如第一顶部S1a与第二底部S2b之间的所述垂直的方向上的距离与第一底部S1b与第二顶部S2a之间的所述垂直的方向上的距离相同。第一底部S1b的所述垂直的方向上的位置位于第一顶部S1a的所述垂直的方向上的位置和第二底部S2b的所述垂直的方向上的位置之间。第二底部S2b的所述垂直的方向上的位置位于第一底部S1b的所述垂直的方向上的位置和第二顶部S2a的所述垂直的方向上的位置之间。
根据半导体装置110，栅极布线层21以沿着各栅极电极10的一部分的方式弯曲，因此能够增大栅极布线层21与栅极电极10对置的面积。因此，栅极布线层21与栅极电极10的连接变得容易。例如在第一连接部41的位置偏离所设计的位置时，能够减少在栅极布线层21与栅极电极10之间产生连接不良的可能性。或者，能够增大与栅极布线层21以及栅极电极10连接的第一连接部41的面积，减少栅极布线层21(栅极焊盘24)与栅极电极10之间的电阻。由此，能够提高半导体装置100的开关速度，减少开关损失。
(第二变形例)
图10是表示第一实施方式的第二变形例的半导体装置的一部分的俯视图。
在图10所示的半导体装置120中，与半导体装置100以及110相比，设有更多的栅极布线层21。
具体而言，在第三方向D3上相邻的栅极布线层21彼此之间的距离Di1比在第三方向D3上相邻的FP电极12彼此之间的距离Di2短。与第一方向D1以及第二方向D2垂直的方向上的栅极布线层21的间距Pi1是所述垂直的方向上的栅极电极10的间距Pi2的一半。
根据半导体装置120，与半导体装置100相比，能够减少栅极焊盘24与栅极电极10之间的电阻。由此，与半导体装置100相比，能够使开关速度提高，减少开关损失。
(第三变形例)
图11以及图12是表示第一实施方式的第三变形例的半导体装置的一部分的俯视图。
在图11所示的半导体装置131中，包含栅极电极10、FP电极12、以及绝缘部30的构造体ST的形状在从第一方向D1观察时为圆形。在图12所示的半导体装置132中，构造体ST的形状在从第一方向D1观察时为四边形。另外，在半导体装置132中，构造体ST在相互正交的第二方向D2以及第三方向D3上设有多个。或者，在半导体装置131中，构造体ST的形状也可以在从第一方向D1观察时为四边形。在半导体装置132中，构造体ST的形状也可以在从第一方向D1观察时为圆形。
如此，栅极电极10、FP电极12、以及绝缘部30的形状以及排列能够适当变更。在任一种方式中，都在栅极布线层21之下设置有含金属部20的一部分。由此，能够提高半导体装置的雪崩耐量。
(第四变形例)
图13是表示第一实施方式的第四变形例的半导体装置的一部分的俯视图。
图14是图13的XIV－XIV剖面图。
图15是图13的XV－XV剖面图。
第四变形例的半导体装置140如图13～图15所示，还具有源极布线层23(第三布线层)以及连接部44。
源极布线层23隔着第一绝缘层31设于含金属部20以及FP电极12之上。源极布线层23在第三方向D3上与栅极布线层21并排。
在FP电极12与源极布线层23之间设有第二连接部42，FP电极12与源极布线层23电连接。在含金属部20与源极布线层23之间设有第三连接部43，含金属部20与源极布线层23电连接。
在源极布线层23与源极焊盘22之间设有连接部44，源极布线层23与源极焊盘22电连接。换言之，FP电极12以及含金属部20经由第二连接部42、第三连接部43、源极布线层23、以及连接部44而与源极焊盘22电连接。
源极布线层23例如在第三方向D3上设有多个，分别沿第二方向D2延伸。在第三方向D3上，多个栅极布线层21与多个源极布线层23交替地设置。
通过设置源极布线层23，与半导体装置100相比，能够缩短第二连接部42以及第三连接部43各自的Z方向上的长度。因此，第二连接部42以及第三连接部43的制作变得容易，例如能够提高半导体装置140的成品率。
另外，在半导体装置100的制造过程中，在形成第二绝缘层32所对应的绝缘层IL5时，栅极布线层21之上的绝缘层IL5的上表面的位置比除此以外的绝缘层IL5的上表面的位置高。例如在形成绝缘层IL5之后执行平坦化处理。但是，若绝缘层IL5的上表面的位置的偏差较大，则处理后的平坦性降低。
在绝缘层IL5形成用于分别形成第二连接部42以及第三连接部43的接触孔。这些接触孔的形成可使用光刻法。在光刻法中，例如在曝光前，从倾斜方向向加工对象的表面照射光，通过测定其反射光来检测焦距。如上述那样，若绝缘层IL5的上表面的位置的偏差大，则产生散焦，不能准确地检测焦距。其结果，在曝光时，在绝缘层IL5的上表面不被适当地聚焦，不能使光致抗蚀剂正常地图案化。其结果，产生第二连接部42以及第三连接部43的位置偏移、大小的偏差等，按照每个半导体装置产生特性的偏差，或降低半导体装置的成品率。
通过设置源极布线层23，能够减小栅极布线层21之上的绝缘层IL5的上表面的位置和除此以外的绝缘层IL5的上表面的位置之差。其结果，能够提高绝缘层IL5的上表面的平坦性。通过平坦性提高，从而能够提高例如光刻法中的聚焦的精度。其结果，能够减少上述每个半导体装置的特性偏差，且能够提高成品率。
例如与第一方向D1以及第二方向D2垂直的方向上的源极布线层23的长度W2比该垂直的方向上的栅极布线层21的长度W1长。由此，能够进一步减小源极布线层23的电阻。通过减小源极布线层23的电阻，使得空穴向源极焊盘22排出时的电阻变小，能够进一步提高雪崩耐量。
(第二实施方式)
图16是表示第二实施方式的半导体装置的俯视图。在图16中，包含栅极电极10、FP电极12、以及绝缘部30的构造体ST的位置以点表示。
图17是图16的XVII－XVII剖面图。图18是图16的XVIII－XVIII剖面图。
第二实施方式的半导体装置200例如是MOSFET。如图16～图18所示，第二实施方式的半导体装置200具有n－型漂移区域1(第一半导体区域)、p型基底区域2(第二半导体区域)、n+型源极区域3(第三半导体区域)、n+型漏极区域4、栅极电极10、漏极电极11(第一电极)、FP电极12(第二电极)、含金属部20、源极焊盘22(第二布线层)、栅极焊盘24(第一布线层)、绝缘部30、第一绝缘层31、第二连接部42、以及第三连接部43。
在半导体装置200中，如图16所示，包含栅极电极10、FP电极12、以及绝缘部30的构造体ST在第二方向D2上设有多个，分别沿与第一方向D1以及第二方向D2垂直的第三方向D3延伸。另外，至少一个构造体ST设于源极焊盘22以及栅极焊盘24这两方之下。例如在源极焊盘22之下设有一个构造体ST的一部分，在栅极焊盘24之下设有所述一个构造体ST的另一部分。
图17表示设于源极焊盘22之下的两个构造体ST各自的一部分。图18表示设于栅极焊盘24之下的所述两个构造体ST各自的另一部分。如图17以及图18所示，在源极焊盘22以及栅极焊盘24之下设有p型基底区域2、n+型源极区域3、绝缘部30、栅极电极10、以及FP电极12。在源极焊盘22之下设有第二连接部42以及第三连接部43。第二连接部42将FP电极12与源极焊盘22连接。第三连接部43将含金属部20与源极焊盘22连接。源极焊盘22以及栅极焊盘24隔着第一绝缘层31设于p型基底区域2、n+型源极区域3、以及含金属部20之上。
如图16所示，在栅极焊盘24连接有将源极焊盘22包围的栅极布线层21。栅极布线层21与栅极电极10的第三方向D3的端部连接。因此，在半导体装置200中，未设有用于将栅极电极10与栅极焊盘24电连接的第一连接部41。但是，也可以在栅极电极10与栅极焊盘24之间设有用于连接它们的第一连接部41。
半导体装置200的动作与半导体装置100相同。在相对于源极焊盘22而言对漏极电极11施加了正电压的状态下，若对栅极电极10施加阈值以上的电压，则半导体装置100成为导通状态。此时，即使在栅极焊盘24下的区域中，也在p型基底区域2形成沟道。电子主要通过含金属部20而从源极焊盘22流向栅极焊盘24下的区域，通过沟道而流向漏极电极11。
在半导体装置200中，雪崩击穿时产生的载流子的一部分流向栅极焊盘24下的p型基底区域2。流向栅极焊盘24下的p型基底区域2的空穴通过设于源极焊盘22下的第三连接部43而向源极焊盘22排出。因而，栅极焊盘24下的p型基底区域2的电位与第三连接部43下的p型基底区域2的电位相比容易上升。
关于该课题，在半导体装置200中，含金属部20并非仅设于第三连接部43之下，也设于栅极焊盘24之下。因此，能够减少流向栅极焊盘24下的p型基底区域2的空穴被排出到源极焊盘22为止的电阻。因而，根据第二实施方式，与第一实施方式相同，能够提高雪崩耐量。另外，若利用含金属部20使栅极焊盘24下的区域中的电阻降低，则也能够减少半导体装置200的导通电阻。由此，能够提高半导体装置200的电流密度。
第一实施方式的半导体装置中的优选的方式也能够适当应用于第二实施方式的半导体装置。例如第二连接部42优选的是在第一方向D1上设于FP电极12与源极焊盘22之间。另外，位于栅极焊盘24下的含金属部20的一部分的上表面位于比n+型源极区域3的上表面靠上方。
关于以上说明的各实施方式中的、各半导体区域之间的杂质浓度的相对高低，例如能够使用SCM(扫描型静电电容显微镜)来确认。另外，各半导体区域中的载流子浓度可以视为与在各半导体区域中活性化的杂质浓度相等。因而，关于各半导体区域之间的载流子浓度的相对高低，也能够使用SCM来确认。此外，关于各半导体区域中的杂质浓度，例如能够通过SIMS(二次离子质量分析法)来测定。
以上，例示了本发明的几个实施方式，但这些实施方式是作为例子来提示的，并没有要限定发明的范围。这些新的实施方式能够以其他多种形态实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更等。这些实施方式及其变形例包含在发明的范围及主旨中，并且包含在权利要求书中记载的发明及其等效的范围中。此外，所述的各实施方式能够相互组合而实施。

Claims (13)

1.一种半导体装置，具备：
第一电极；
第一导电型的第一半导体区域，设于所述第一电极之上，与所述第一电极电连接；
第二导电型的第二半导体区域，设于所述第一半导体区域之上；
第一导电型的第三半导体区域，设于所述第二半导体区域的一部分之上；
导电性的含金属部，设于所述第二半导体区域的另一部分之上；
绝缘部，在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上，与所述第一半导体区域的一部分、所述第二半导体区域以及所述第三半导体区域并排；
栅极电极，设于所述绝缘部中，在所述第二方向上隔着栅极绝缘层与所述第二半导体区域对置；
第二电极，设于所述绝缘部中，具有在所述第二方向上与所述第一半导体区域对置的部分，并与所述栅极电极电分离；
第一布线层，隔着第一绝缘层设于所述含金属部的一部分以及所述栅极电极之上，与所述栅极电极电连接；以及
第二布线层，与所述第一布线层分离地设置，与所述含金属部以及所述第二电极电连接。
2.如权利要求1所述的半导体装置，其中，
所述绝缘部、所述栅极电极以及所述第二电极在所述第二方向上设有多个，
所述第一布线层隔着所述第一绝缘层设于多个所述栅极电极之上，并与多个所述栅极电极电连接。
3.如权利要求1或2所述的半导体装置，其中，
所述第二布线层隔着第二绝缘层设于所述第一布线层之上。
4.如权利要求3所述的半导体装置，其中，还具备：
第一连接部，在所述第一方向上设于所述栅极电极与所述第一布线层之间，将所述第一布线层与所述栅极电极连接；以及
第二连接部，在所述第一方向上设于所述第二电极与所述第二布线层之间，将所述第二布线层与所述第二电极连接。
5.如权利要求3所述的半导体装置，其中，
还具备第三布线层，该第三布线层隔着所述第一绝缘层设于所述第二电极以及所述含金属部的另一部分之上，
所述第三布线层在所述第三方向上与所述第一布线层并排，
所述第三布线层与所述第二电极、所述含金属部以及所述第二布线层电连接。
6.如权利要求1所述的半导体装置，其中，
所述绝缘部、所述栅极电极、所述第二电极以及所述第一布线层在与所述第一方向垂直且与所述第二方向交叉的第三方向上设有多个，
多个所述第一布线层分别设于多个所述栅极电极之上，与多个所述栅极电极电连接。
7.如权利要求6所述的半导体装置，其中，
还具备将所述含金属部与所述第二布线层连接的第三连接部，
所述第三连接部在所述第三方向上设于所述第一布线层彼此之间。
8.如权利要求6或7所述的半导体装置，其中，
在所述第三方向上相邻的两个所述栅极电极之上设有一个所述第一布线层。
9.如权利要求6或7所述的半导体装置，其中，
所述第三方向上相邻的所述第一布线层彼此之间的距离比所述第三方向上相邻的所述第二电极彼此之间的距离长。
10.如权利要求6或7所述的半导体装置，其中，
多个所述栅极电极包含第一栅极电极和在所述第三方向上与所述第一栅极电极相邻的第二栅极电极，
所述第一栅极电极的所述第二方向上的位置与所述第二栅极电极的所述第二方向上的位置不同。
11.如权利要求1所述的半导体装置，其中，
所述含金属部的所述一部分的上表面位于比所述第三半导体区域的上表面靠上方。
12.如权利要求1所述的半导体装置，其中，
所述第二半导体区域、所述第三半导体区域、所述含金属部、所述绝缘部、所述栅极电极以及所述第二电极沿与所述第一方向垂直且与所述第二方向交叉的第三方向延伸，
所述第一布线层设于所述第二半导体区域、所述第三半导体区域、所述含金属部、所述绝缘部、所述栅极电极以及所述第二电极各自的一部分之上，
所述第二布线层设于所述第二半导体区域、所述第三半导体区域、所述含金属部、所述绝缘部、所述栅极电极以及所述第二电极各自的另一部分之上。
13.如权利要求1所述的半导体装置，其中，
所述含金属部包含从由铝、钨、铜、钛、钴以及镍构成的组中选择的至少一个。
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