JP6783708B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
パワー半導体装置としては、従来から、例えばトレンチゲート型で縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が知られている。
このようなトレンチゲート型で縦型のＭＯＳＦＥＴにおいてノイズが生じた場合、ノイズはドリフト領域とベース領域との間に形成されたｐｎ接合の接合容量を通過する。しかしながら、ノイズの周波数が低い場合、この接合容量のインピーダンスが大きくなる。その結果、ノイズがこの接合容量を通過しにくくなってしまうという問題がある。
この問題に対処するための半導体装置として、特許文献１（特開２００９−２６０２７１号公報）に記載された半導体装置及び特許文献２（米国特許５９９８８３３号明細書）に記載された半導体装置が提案されている。
特許文献１記載の半導体装置の半導体基板は、トレンチ型で縦型のＭＯＳＦＥＴが形成されるトレンチＭＯＳ領域と、容量形成領域とを有している。容量形成領域においては、半導体基板は、ドリフト領域中において主表面から裏面側に向かって形成された溝と、溝の表面に形成された絶縁膜と、絶縁体膜の上に形成された導電膜とを有している。導電膜は、ソース電位となっている。そのため、導電膜とドリフト領域の間に、ソース−ドレイン間容量が形成されることになる。
特許文献２記載の半導体装置は、半導体基板中に、ソース領域及びドリフト領域に挟み込まれている部分のベース領域と絶縁しながら対向するゲート電極と、ドリフト領域と絶縁しながら対向する導電膜を有している。ゲート電極及び導電膜は、半導体基板の主表面から裏面側に向かって形成された溝中に形成されている。導電膜は、ソース電位となっており、ゲート電極よりも裏面側に配置されている。そのため、導電膜とドリフト領域の間に、ソース−ドレイン間容量が形成されることになる。
特開２００９−２６０２７１号公報 米国特許５９９８８３３号明細書
特許文献１及び特許文献２記載の半導体装置によると、ソースとドレインの間に追加的な容量が形成されることになるため、ノイズの影響が低減される。しかしながら、特許文献１記載の半導体装置においては、チップ面積が増大してしまうという問題点がある。
また、特許文献２記載の半導体装置においては、通常のトレンチゲート型で縦型のＭＯＳＦＥＴと比較して、溝を深く形成する必要がある、溝内での絶縁膜の形成及びエッチングを複数回繰り返す必要があるなど、プロセスが複雑化するという問題点がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態に係る半導体装置は、第１面と、第１面の反対面である第２面とを有する半導体基板と、第１面の上に配置される第１配線及び第２配線と、第１配線に電気的に接続される第１導電膜と、ゲート電極とを備える。半導体基板は、第１面に位置する第１導電型のソース領域と、第２面に位置する第１導電型のドレイン領域と、ドレイン領域の上に位置する第１導電型のドリフト領域と、ソース領域とドリフト領域とにより挟み込まれる第１導電型の反対の導電型である第２導電型のボディ領域とを有する。ドリフト領域は、平面視においてボディ領域を取り囲むように配置される。第１配線は、平面視においてドリフト領域とボディ領域との境界を跨ぐように配置され、かつドリフト領域に電気的に接続される第１部分を有する。ゲート電極は、ソース領域とドリフト領域とにより挟み込まれるボディ領域と絶縁されながら対向する。第２配線は、ソース領域と電気的に接続される。第１導電膜は、第２配線と絶縁されながら対向する。
一実施形態に係る半導体装置によると、プロセスの複雑化及びチップ面積の増大を伴うことなく、ノイズの影響を低減することが可能となる。また、一実施形態に係る半導体装置によると、オフ耐圧を改善することが可能となる。
第１実施形態に係る半導体装置の平面図である。 図１のＩＩ−ＩＩにおける断面図である。 図１のＩＩＩ−ＩＩＩにおける断面図である。 図１のＩＶ−ＩＶにおける断面図である。 第１実施形態に係る半導体装置の等価回路図である。 第１実施形態に係る半導体装置の製造方法を示す工程図である。 フロントエンド工程での素子領域における第１実施形態に係る半導体装置の断面図である。 フロントエンド工程での外周領域における第１実施形態に係る半導体装置の断面図である。 第１層間絶縁膜形成工程での素子領域における第１実施形態に係る半導体装置の断面図である。 第１層間絶縁膜形成工程での外周領域における第１実施形態に係る半導体装置の断面図である。 第１コンタクトプラグ形成工程での素子領域における第１実施形態に係る半導体装置の断面図である。 第１コンタクトプラグ形成工程での外周領域における第１実施形態に係る半導体装置の断面図である。 第２層間絶縁膜形成工程での素子領域における第１実施形態に係る半導体装置の断面図である。 第２層間絶縁膜形成工程での外周領域における第１実施形態に係る半導体装置の断面図である。 第２コンタクトプラグ形成工程での素子領域における第１実施形態に係る半導体装置の断面図である。 第２コンタクトプラグ形成工程での外周領域における第１実施形態に係る半導体装置の断面図である。 第３層間絶縁膜形成工程での素子領域における第１実施形態に係る半導体装置の断面図である。 第３層間絶縁膜形成工程での外周領域における第１実施形態に係る半導体装置の断面図である。 第３コンタクトプラグ形成工程での素子領域における第１実施形態に係る半導体装置の断面図である。 第３コンタクトプラグ形成工程での外周領域における第１実施形態に係る半導体装置の断面図である。 ボディ領域とドリフト領域との境界の近傍における比較例に係る半導体装置の断面図である。 第２実施形態に係る半導体装置の上面図である。 図２２のＸＸＩＩＩ−ＸＸＩＩＩにおける断面図である。 図２２のＸＸＩＶ−ＸＸＶＩＶにおける断面図である。 図２２のＸＸＶ−ＸＸＶにおける断面図である。 第３実施形態に係る半導体装置の上面図である。 図２６のＸＸＶＩＩ−ＸＸＶＩＩにおける断面図である。 図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける断面図である。 図２６のＸＸＩＸ−ＸＸＩＸにおける断面図である。
以下に、実施形態について図を参照して説明する。以下の図面においては、同一又は相当する部分に同一の参照番号を付し、その説明は繰り返さない。
（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成を説明する。
図１、図２、図３及び図４に示すように、第１実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ２と、コンタクトプラグＣＰ３と、第１導電膜ＦＣＬと、第１配線ＷＬ１と、第２配線ＷＬ２と、第３配線ＷＬ３とを有している。
半導体基板ＳＵＢは、素子領域ＥＲと、外周領域ＰＥＲとを有している。外周領域ＰＥＲは、半導体基板ＳＵＢの外周部に位置している。素子領域ＥＲは、平面視におけるソース領域ＳＲとボディ領域ＢＲとの境界の内側の領域である。半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第２面ＳＳは、第１面ＦＳの反対面である。半導体基板ＳＵＢには、例えば単結晶のシリコン（Ｓｉ）が用いられる。但し、半導体基板ＳＵＢに用いられる材料は、これに限られるものではない。
半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ドリフト領域ＤＲＩと、ボディ領域ＢＲとを有している。半導体基板ＳＵＢは、コンタクト領域ＣＮＲ１と、コンタクト領域ＣＮＲ２と、カラム領域ＣＲとを有していてもよい。
ソース領域ＳＲの導電型は、第１導電型である。ドレイン領域ＤＲＡの導電型は、第１導電型である。ドリフト領域ＤＲＩの導電型は、第１導電型である。ボディ領域ＢＲの導電型は、第２導電型である。コンタクト領域ＣＮＲ１の導電型は、第２導電型である。コンタクト領域ＣＮＲ２の導電型は、第１導電型である。カラム領域ＣＲの導電型は、第２導電型である。
第２導電型は、第１導電型の反対の導電型である。例えば、第１導電型がｎ型である場合、第２導電型はｐ型である。この場合、第１導電型となる半導体基板ＳＵＢの領域（ソース領域ＳＲ、ドレイン領域ＤＲＡ、ドリフト領域ＤＲＩ及びコンタクト領域ＣＮＲ２）は、リン（Ｐ）、ヒ素（Ａｓ）等のアクセプタ元素を不純物として含んでいる。第２導電型となる半導体基板ＳＵＢの領域（ボディ領域ＢＲ、コンタクト領域ＣＮＲ１及びカラム領域ＣＲ）は、ホウ素（Ｂ）、アルミニウム（Ａｌ）等のアクセプタ元素を不純物として含んでいる。
ドリフト領域ＤＲＩの不純物濃度は、好ましくはソース領域ＳＲ及びドレイン領域ＤＲＡの不純物濃度よりも低い。コンタクト領域ＣＮＲ１の不純物濃度は、好ましくは、ボディ領域ＢＲの不純物濃度よりも高い。コンタクト領域ＣＮＲ２の不純物濃度は、好ましくはドリフト領域ＤＲＩの不純物濃度よりも高い。
ソース領域ＳＲは、第１面ＦＳに配置されている。ドレイン領域ＤＲＡは、第２面ＳＳに配置されている。ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡの上に配置されている。より具体的には、ドリフト領域ＤＲＩは、ドリフト領域ＤＲＩの第１面ＦＳ側の面の上に配置されている。ボディ領域ＢＲは、ソース領域ＳＲとドリフト領域ＤＲＩとにより挟み込まれている。コンタクト領域ＣＮＲ１は、第１面ＦＳに配置されている。コンタクト領域ＣＮＲ１は、ボディ領域ＢＲに取り囲まれている。
平面視において（第１面ＦＳに直交する方向からみて）、ソース領域ＳＲは、ボディ領域ＢＲに取り囲まれている。ボディ領域ＢＲは、平面視において、ドリフト領域ＤＲＩに取り囲まれている。ソース領域ＳＲは、平面視において、素子領域ＥＲ内に配置されている。ボディ領域ＢＲ及びドリフト領域ＤＲＩは、平面視において、外周領域ＰＥＲに達するように配置されている。コンタクト領域ＣＮＲ２は、外周領域ＰＥＲに位置する第１面ＦＳに配置されている。コンタクト領域ＣＮＲ２は、ドリフト領域ＤＲＩに取り囲まれている。カラム領域ＣＲは、ドリフト領域ＤＲＩ中に配置されている。カラム領域ＣＲは、ボディ領域ＢＲから第２面ＳＳ側に向かって延在している。
第１面ＦＳには、溝ＴＲ１が設けられている。溝ＴＲ１は、第１面ＦＳから第２面ＳＳに向かって延在している。溝ＴＲ１は、ドリフト領域ＤＲＩに達している。このことを別の観点からいえば、溝ＴＲ１の側壁からは、ソース領域ＳＲ、ボディ領域ＢＲ及びドリフト領域ＤＲＩが露出している。
ゲート絶縁膜ＧＯは、溝ＴＲ１の側壁及び底壁の上に配置されている。ゲート絶縁膜ＧＯには、例えば二酸化珪素（ＳｉＯ２）が用いられている。ゲート電極ＧＥは、ゲート絶縁膜ＧＯの上に配置されている。ゲート電極ＧＥは、溝ＴＲ１内に埋め込まれている。すなわち、ゲート電極ＧＥは、ソース領域ＳＲとドリフト領域ＤＲＩとにより挟み込まれているボディ領域ＢＲと絶縁されながら対向している。ゲート電極ＧＥには、例えば不純物元素がドープされた多結晶のＳｉが用いられる。ゲート電極ＧＥは、好ましくは、平面視において櫛形に配置されている。
層間絶縁膜ＩＬＤは、第１面ＦＳの上に配置されている。層間絶縁膜ＩＬＤは、第１層間絶縁膜ＩＬＤ１と、第２層間絶縁膜ＩＬＤ２と、第３層間絶縁膜ＩＬＤ３とを有している。第２層間絶縁膜ＩＬＤ２は、第１層間絶縁膜ＩＬＤ１の上に配置されている。第３層間絶縁膜ＩＬＤ３は、第２層間絶縁膜ＩＬＤ２の上に配置されている。層間絶縁膜ＩＬＤには、例えばＳｉＯ２が用いられる。より具体的には、第１層間絶縁膜ＩＬＤ１には、ＢＰＳＧ（Boron Phosphorous Silicate Glass）が用いられる。第２層間絶縁膜ＩＬＤ２及び第３層間絶縁膜ＩＬＤ３には、ｐ−ＳｉＯ２が用いられる。
層間絶縁膜ＩＬＤ中には、コンタクトホールＣＨ１と、コンタクトホールＣＨ２と、コンタクトホールＣＨ３とが設けられている。コンタクトホールＣＨ１、コンタクトホールＣＨ２及びコンタクトホールＣＨ３は、層間絶縁膜ＩＬＤを厚さ方向に貫通している。
コンタクトホールＣＨ１は、第１部分ＣＨ１ａと、第２部分ＣＨ１ｂと、第３部分ＣＨ１ｃとを有している。第１部分ＣＨ１ａは、第１層間絶縁膜ＩＬＤ１中に位置している。なお、第１部分ＣＨ１ａからは、ソース領域ＳＲ及びコンタクト領域ＣＮＲ１が露出している。第２部分ＣＨ１ｂは、第２層間絶縁膜ＩＬＤ２中に位置している。第３部分ＣＨ１ｃは、第３層間絶縁膜ＩＬＤ３中に位置している。
コンタクトホールＣＨ２は、第１部分ＣＨ２ａと、第２部分ＣＨ２ｂと、第３部分ＣＨ２ｃとを有している。第１部分ＣＨ２ａは、第１層間絶縁膜ＩＬＤ１中に位置している。なお、第１部分ＣＨ２ａからは、コンタクト領域ＣＮＲ２が露出している。第２部分ＣＨ２ｂは、第２層間絶縁膜ＩＬＤ２中に位置している。第３部分ＣＨ２ｃは、第３層間絶縁膜ＩＬＤ３中に位置している。
コンタクトホールＣＨ３は、第１部分ＣＨ３ａと、第２部分ＣＨ３ｂと、第３部分ＣＨ３ｃとを有している。第１部分ＣＨ３ａは、第１層間絶縁膜ＩＬＤ１中に位置している。なお、第１部分ＣＨ３ａからは、ゲート電極ＧＥが露出している。第２部分ＣＨ３ｂは、第２層間絶縁膜ＩＬＤ２中に位置している。第３部分ＣＨ３ｃは、第３層間絶縁膜ＩＬＤ３中に位置している。
コンタクトプラグＣＰ１は、第２配線ＷＬ２とソース領域ＳＲ及びボディ領域ＢＲとを電気的に接続している。コンタクトプラグＣＰ１は、第１部分ＣＨ１ａ中に配置される第１部分ＣＰ１ａと、第２部分ＣＨ１ｂ中に配置される第２部分ＣＰ１ｂと、第３部分ＣＨ１ｃ中に配置される第３部分ＣＰ１ｃとを有している。
コンタクトプラグＣＰ２は、第１配線ＷＬ１（第１部分ＷＬ１ａ）とコンタクト領域ＣＮＲ２とを電気的に接続している。これにより、第１配線ＷＬ１は、ドリフト領域ＤＲＩ及びドレイン領域ＤＲＡと電気的に接続されている。コンタクトプラグＣＰ２は、第１部分ＣＨ２ａ中に配置される第１部分ＣＰ２ａと、第２部分ＣＨ２ｂ中に配置される第２部分ＣＰ２ｂと、第３部分ＣＨ２ｃ中に配置される第３部分ＣＰ２ｃとを有している。
コンタクトプラグＣＰ３は、第３配線ＷＬ３とゲート電極ＧＥとを電気的に接続している。コンタクトプラグＣＰ３は、第１部分ＣＨ３ａ中に配置される第１部分ＣＰ３ａと、第２部分ＣＨ３ｂ中に配置される第２部分ＣＰ３ｂと、第３部分ＣＨ３ｃ中に配置される第３部分ＣＰ３ｃとを有している。
コンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３には、例えばタングステン（Ｗ）が用いられる。
第２層間絶縁膜ＩＬＤ２中には、溝ＴＲ２が設けられている。溝ＴＲ２は、第２層間絶縁膜ＩＬＤ２の第３層間絶縁膜ＩＬＤ３側の面から第２層間絶縁膜ＩＬＤ２の第１層間絶縁膜ＩＬＤ１側に面に向かって延在している。溝ＴＲ２は、第２層間絶縁膜ＩＬＤ２を厚さ方向に貫通していてもよい。第１導電膜ＦＣＬは、溝ＴＲ２中に埋め込まれている。第１導電膜ＦＣＬに用いられる材料は、コンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３に用いられる材料と同一であることが好ましい。すなわち、第１導電膜ＦＣＬには、例えばＷが用いられる。第１導電膜ＦＣＬは、コンタクトプラグＣＰ１及び第２配線ＷＬ２と層間絶縁膜ＩＬＤにより絶縁されながら対向している。第１導電膜ＦＣＬは、平面視において、素子領域ＥＲ内に配置されている。第１導電膜ＦＣＬは、平面視において、第２配線ＷＬ２と重なるように配置されている。第１導電膜ＦＣＬは、好ましくは、平面視において、ソース領域ＳＲを横切るように配置されている。第１導電膜ＦＣＬは、好ましくは、平面視において、ゲート電極ＧＥと重なるように配置されている。
第１配線ＷＬ１は、第１面ＦＳの上に配置されている。第１配線ＷＬ１は、層間絶縁膜ＩＬＤの上に配置されている。より具体的には、第１配線ＷＬ１は、第３層間絶縁膜ＩＬＤ３の上に配置されている。第１配線ＷＬ１は、第１部分ＷＬ１ａと、第２部分ＷＬ１ｂとを有している。第１部分ＷＬ１ａは、平面視において、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界を跨ぐように配置されている。第２部分ＷＬ１ｂは、平面視において、ソース領域ＳＲを取り囲むように配置されている。
第１配線ＷＬ１は第３層間絶縁膜ＩＬＤ３の上に配置されている一方、第１導電膜ＦＣＬは、第２層間絶縁膜ＩＬＤ２中に配置されている。そのため、第１配線ＷＬ１（第１部分ＷＬ１ａ）と第１面ＦＳとの距離は、第１導電膜ＦＣＬと第１面ＦＳとの距離よりも大きい。
第２配線ＷＬ２は、第１面ＦＳの上に配置されている。第２配線ＷＬ２は、層間絶縁膜ＩＬＤの上に配置されている。より具体的には、第２配線ＷＬ２は、第３層間絶縁膜ＩＬＤ３の上に配置されている。第２配線ＷＬ２は、平面視において、ソース領域ＳＲと重なるように配置されている。
第３配線ＷＬ３は、第１面ＦＳの上に配置されている。第３配線ＷＬ３は、層間絶縁膜ＩＬＤの上に配置されている。より具体的には、第３配線ＷＬ３は、第３層間絶縁膜ＩＬＤ３の上に配置されている。第３配線ＷＬ３は、第３端ＷＬ３ａと、第４端ＷＬ３ｂとを有している。第３端ＷＬ３ａと第４端ＷＬ３ｂとは、互いに離間している。第３配線ＷＬ３は、平面視において、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界を跨ぐように配置されている。第３配線ＷＬ３は、第３端ＷＬ３ａから第４端ＷＬ３ｂに向かって延在している。第３配線ＷＬ３は、好ましくは、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界に沿って延在している。第１部分ＷＬ１ａは、第３端ＷＬ３ａと第４端ＷＬ３ｂとの間を通過している。
第１配線ＷＬ１、第２配線ＷＬ２及び第３配線ＷＬ３には、例えば、アルミニウム（Ａｌ）、Ａｌ合金等が用いられる。
第３層間絶縁膜ＩＬＤ３中には、ビアホールＶＨ１が設けられている。ビアホールＶＨ１は、第３層間絶縁膜ＩＬＤ３を厚さ方向に貫通している。ビアプラグＶＰ１は、ビアホールＶＨ１中に配置されている。ビアプラグＶＰ１は、第１配線ＷＬ１（第２部分ＷＬ１ｂ）と第１導電膜ＦＣＬとを電気的に接続している。上記のとおり、第１配線ＷＬ１は、ドレイン領域ＤＲＡに電気的に接続されている。したがって、第１導電膜ＦＣＬは、ドレイン領域ＤＲＡと電気的に接続されている。ビアプラグＶＰ１には、例えばＷが用いられる。
上記のとおり、第１導電膜ＦＣＬは、ドレイン領域ＤＲＡと電気的に接続されており、かつ第２配線ＷＬ２（及びコンタクトプラグＣＰ１）と絶縁されながら対向している。そのため、図５に示すように、第１実施形態に係る半導体装置においては、第１導電膜ＦＣＬ並びに第２配線ＷＬ２及びコンタクトプラグＣＰ１により、ソース−ドレイン間容量Ｃが形成されている。
以下に、第１実施形態に係る半導体装置の製造方法を説明する。
図６に示すように、第１実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。フロントエンド工程Ｓ１においては、図７及び図８に示すように、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥとが形成される。
ドリフト領域ＤＲＩの形成は、例えばエピタキシャル成長により行われる。ボディ領域ＢＲ、ソース領域ＳＲ、コンタクト領域ＣＮＲ１、コンタクト領域ＣＮＲ２及びカラム領域ＣＲの形成は、例えばイオン注入により行われる。溝ＴＲ１の形成は、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより行われる。ゲート絶縁膜ＧＯの形成は、例えば熱酸化により行われる。ゲート電極ＧＥの形成は、例えばＣＶＤにより行われる。
バックエンド工程Ｓ２は、第１層間絶縁膜形成工程Ｓ２１と、第１コンタクトプラグ形成工程Ｓ２２と、第２層間絶縁膜形成工程Ｓ２３と、第２コンタクトプラグ形成工程Ｓ２４と、第３層間絶縁膜形成工程Ｓ２５と、第３コンタクトプラグ形成工程Ｓ２６と、配線形成工程Ｓ２７とを有している。
図９及び図１０に示すように、第１層間絶縁膜形成工程Ｓ２１においては、第１層間絶縁膜ＩＬＤ１の形成が行われる。第１層間絶縁膜ＩＬＤ１の形成は、例えばＣＶＤ（Chemical Vapor Deposition）により行われる。
図１１及び図１２に示すように、第１コンタクトプラグ形成工程Ｓ２２においては、第１部分ＣＰ１ａ及び第１部分ＣＰ２ａの形成が行われる。なお、図１１及び図１２において図示されていないが、第１コンタクトプラグ形成工程Ｓ２２においては、第１部分ＣＰ３ａの形成も行われる。
第１コンタクトプラグ形成工程Ｓ２２においては、第１に、第１層間絶縁膜ＩＬＤ１に対してＲＩＥ等の異方性エッチングを行うことにより、第１部分ＣＨ１ａ、第１部分ＣＨ２ａ及び第１部分ＣＨ３ａが形成される。第２に、第１部分ＣＰ１ａ、第１部分ＣＰ２ａ及び第１部分ＣＰ３ａを構成する材料が、例えばＣＶＤにより、第１部分ＣＨ１ａ、第１部分ＣＨ２ａ及び第１部分ＣＨ３ａへ埋め込まれる。
第３に、第１部分ＣＨ１ａ、第１部分ＣＨ２ａ及び第１部分ＣＨ３ａからはみ出した第１部分ＣＰ１ａ、第１部分ＣＰ２ａ及び第１部分ＣＰ３ａを構成する材料が、例えばＣＭＰ（Chemical Mechanical Polishing）により除去される。以上により、第１部分ＣＰ１ａ、第１部分ＣＰ２ａ及び第１部分ＣＰ３ａが形成される。
図１３及び図１４に示すように、第２層間絶縁膜形成工程Ｓ２３においては、第２層間絶縁膜ＩＬＤ２の形成が行われる。第２層間絶縁膜ＩＬＤ２の形成は、例えばＣＶＤにより行われる。
図１５及び図１６に示すように、第２コンタクトプラグ形成工程Ｓ２４においては、第２部分ＣＰ１ｂ、第２部分ＣＰ２ｂ及び第１導電膜ＦＣＬの形成が行われる。なお、図１５及び図１６に図示されていないが、第２コンタクトプラグ形成工程Ｓ２４においては、第２部分ＣＰ３ｂの形成も行われる。
第２コンタクトプラグ形成工程Ｓ２４においては、第１に、第２層間絶縁膜ＩＬＤ２に対してＲＩＥ等の異方性エッチングを行うことにより、第２部分ＣＨ１ｂ、第２部分ＣＨ２ｂ、第２部分ＣＨ３ｂ及び溝ＴＲ２が形成される。第２に、第２部分ＣＰ１ｂ、第２部分ＣＰ２ｂ、第２部分ＣＰ３ｂ及び第１導電膜ＦＣＬを構成する材料が、例えばＣＶＤにより、第２部分ＣＨ１ｂ、第２部分ＣＨ２ｂ、第２部分ＣＨ３ｂ及び溝ＴＲ２へ埋め込まれる。
第３に、第２部分ＣＨ１ｂ、第２部分ＣＨ２ｂ、第２部分ＣＨ３ｂ及び溝ＴＲ２からはみ出した第２部分ＣＰ１ｂ、第２部分ＣＰ２ｂ、第２部分ＣＰ３ｂ及び第１導電膜ＦＣＬを構成する材料が、例えばＣＭＰにより除去される。以上により、第２部分ＣＰ１ｂ、第２部分ＣＰ２ｂ、第２部分ＣＰ３ｂ及び第１導電膜ＦＣＬが形成される。
図１７及び図１８に示すように、第３層間絶縁膜形成工程Ｓ２５においては、第３層間絶縁膜ＩＬＤ３の形成が行われる。第３層間絶縁膜ＩＬＤ３の形成は、例えばＣＶＤにより行われる。
図１９及び図２０に示すように、第３コンタクトプラグ形成工程Ｓ２６においては、第３部分ＣＰ１ｃ、第３部分ＣＰ２ｃ及びビアプラグＶＰ１の形成が行われる。なお、図１９及び図２０に図示されていないが、第３コンタクトプラグ形成工程Ｓ２６においては、第３部分ＣＰ３ｃの形成も行われる。
第３コンタクトプラグ形成工程Ｓ２６においては、第１に、第３層間絶縁膜ＩＬＤ３に対して、ＲＩＥ等の異方性エッチングを行うことにより、第３部分ＣＨ１ｃ、第３部分ＣＨ２ｃ、第３部分ＣＨ３ｃ及びビアホールＶＨ１が形成される。第２に、第３部分ＣＰ１ｃ、第３部分ＣＰ２ｃ、第３部分ＣＰ３ｃ及びビアプラグＶＰ１を構成する材料が、例えばＣＶＤにより、第３部分ＣＨ１ｃ、第３部分ＣＨ２ｃ、第３部分ＣＨ３ｃ及びビアホールＶＨ１へ埋め込まれる。
第３に、第３部分ＣＨ１ｃ、第３部分ＣＨ２ｃ、第３部分ＣＨ３ｃ及びビアホールＶＨ１からはみ出した第３部分ＣＰ１ｃ、第３部分ＣＰ２ｃ、第３部分ＣＰ３ｃ及びビアプラグＶＰ１を構成する材料が、例えばＣＭＰにより除去される。以上により、第３部分ＣＰ１ｃ、第３部分ＣＰ２ｃ、第３部分ＣＰ３ｃ及びビアプラグＶＰ１が形成される。
配線形成工程Ｓ２７においては、第１配線ＷＬ１、第２配線ＷＬ２及び第３配線ＷＬ３の形成が行われる。配線形成工程Ｓ２７においては、第１に、第１配線ＷＬ１、第２配線ＷＬ２及び第３配線ＷＬ３を構成する材料がスパッタリング等により成膜される。配線形成工程Ｓ２７においては、第２に、成膜された第１配線ＷＬ１、第２配線ＷＬ２及び第３配線ＷＬ３を構成する材料が、フォトリソグラフィ、エッチングによりパターンニングされる。以上により、第１配線ＷＬ１、第２配線ＷＬ２及び第３配線ＷＬ３が形成され、図１ないし図４に示される第１実施形態に係る半導体装置の構造が形成される。
以下に、第１実施形態に係る半導体装置の効果を説明する。
まず、第１実施形態に係る半導体装置の一般的な効果を説明する。第１実施形態に係る半導体装置においては、第１導電膜ＦＣＬが、第２配線ＷＬ２と絶縁されながら対向している。また、第１実施形態に係る半導体装置においては、第１導電膜ＦＣＬがドレイン領域ＤＲＡに電気的に接続されており、第２配線ＷＬ２がソース領域ＳＲと電気的に接続されている。すなわち、第１実施形態に係る半導体装置においては、ソースドレイン間容量Ｃが平面視において素子領域ＥＲの内側に配置されている。そのため、第１実施形態に係る半導体装置においては、ソースドレイン間容量を形成するために、チップ面積を大きくする必要がない。
そして、第１導電膜ＦＣＬは、例えばコンタクトプラグを形成するための一般的な工程を用いて形成することができるため、第１導電膜ＦＣＬの形成に伴ってプロセスが複雑化することはない。したがって、第１実施形態に係る半導体装置によると、プロセスの複雑化及びチップ面積の増大を伴うことなく、ノイズの影響を低減することができる。
次に、第１実施形態に係る半導体装置の詳細な効果を、比較例と対比して説明する。図２１に示すように、比較例に係る半導体装置において、第１配線ＷＬ１は、第１部分ＷＬ１ａを有していない。また、比較例に係る半導体装置において、第１導電膜ＦＣＬは、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界を跨ぐように延在し、かつコンタクト領域ＣＮＲ２に接続されている部分を有している。比較例に係る半導体装置は、これらの点に関して、第１実施形態に係る半導体装置と異なっている。
ボディ領域ＢＲとドリフト領域ＤＲＩとのｐｎ接合の界面は、第１面ＦＳに露出している。そのため、このｐｎ接合による空乏層は、第１面ＦＳにおいて延びにくい。比較例に係る半導体装置においては、上記のとおり、第１導電膜ＦＣＬがボディ領域ＢＲとドリフト領域ＤＲＩとの境界を跨ぐように延在している。すなわち、比較例に係る半導体装置においては、ドレイン領域ＤＲＡと電気的に接続されており、かつボディ領域ＢＲとドリフト領域ＤＲＩとの境界を跨ぐ部分と第１面ＦＳとの距離が相対的に近くなる。その結果、ドレイン電位の影響により、空乏層がさらに延びにくくなる。
他方、第１実施形態に係る半導体装置においては、第１配線ＷＬ１が、第１部分ＷＬ１ａを有している。第１導電膜ＦＣＬは、第１部分ＷＬ１ａがボディ領域ＢＲとドリフト領域ＤＲＩとの境界を跨ぐように延在することにより、ドレイン領域ＤＲＡと電気的に接続されている。そのため、第１実施形態に係る半導体装置においては、ドレイン領域ＤＲＡと電気的に接続されており、かつボディ領域ＢＲとドリフト領域ＤＲＩとの境界を跨ぐ部分と第１面ＦＳとの距離が、相対的に遠くなる。その結果、第１実施形態に係る半導体装置においては、ドレイン電位の影響による空乏層の延びにくさが緩和されることになり、オフ耐圧を改善することができる。
さらに、第１実施形態に係る半導体装置のより詳細な効果を説明する。第３配線ＷＬ３は、層間絶縁膜ＩＬＤにより第１面ＦＳに対して絶縁されている。第３配線ＷＬ３は、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界を跨ぐように配置されている。そのため、ボディ領域ＢＲとの境界に位置するドリフト領域ＤＲＩ、当該ドリフト領域ＤＲＩの上に位置している第１層間絶縁膜ＩＬＤ１及び第２層間絶縁膜ＩＬＤ２並びに第３配線ＷＬ３により、ＭＯＳ（Metal Oxide Semiconductor）構造が形成されている。
第３配線ＷＬ３は、ゲート電極ＧＥに電気的に接続されている。そのため、第３配線ＷＬ３は、オフ状態において、ボディ領域ＢＲとの境界に位置するドリフト領域ＤＲＩに対して逆バイアスされる。その結果、ボディ領域ＢＲと隣接し、かつ第１面ＦＳに位置するドリフト領域ＤＲＩに空乏層が延びやすくなる。すなわち、第３配線ＷＬ３が、ボディ領域ＢＲとの境界に位置するドリフト領域ＤＲＩに対して、フィールドプレート効果を及ぼす。
そのため、第１実施形態に係る半導体装置において、第３配線ＷＬ３がボディ領域ＢＲとドリフト領域ＤＲＩとの境界を跨ぎ、かつ当該境界に沿って延在している場合には、オフ耐圧をさらに改善することができる。
第１導電膜ＦＣＬは、溝ＴＲ２内に埋め込まれている。そのため、仮に第２コンタクトプラグ形成工程Ｓ２４において溝ＴＲ２及び第２部分ＣＨ１ｂのエッチングに過不足があったとしても、溝ＴＲ２と第２部分ＣＨ１ｂとの間には第２層間絶縁膜ＩＬＤ２が残存するため、ドレイン電位となる第１導電膜ＦＣＬとソース電位となる第２部分ＣＰ１ｂとの間の絶縁性を確保しやすい。
（第２実施形態）
以下に、第２実施形態に係る半導体装置の構成を説明する。以下においては、第１実施形態に係る半導体装置の構成と異なる点について主に説明し、重複する説明は繰り返さない。
図２２、図２３、図２４及び図２５に示すように、第２実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ２と、コンタクトプラグＣＰ２と、第１配線ＷＬ１と、第２配線ＷＬ２と、第３配線ＷＬ３と、ビアプラグＶＰ１と、第１導電膜ＦＣＬとを有している。この点において、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と共通している。
第２実施形態に係る半導体装置は、第２導電膜ＳＣＬと、ビアプラグＶＰ２と、ビアプラグＶＰ３とをさらに有している。この点において、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と異なっている。
第２層間絶縁膜ＩＬＤ２中には、溝ＴＲ３が設けられている。溝ＴＲ３は、第２層間絶縁膜ＩＬＤ２の第３層間絶縁膜ＩＬＤ３側の面から第２層間絶縁膜ＩＬＤ２の第１層間絶縁膜ＩＬＤ１側に面に向かって延在している。溝ＴＲ３は、第２層間絶縁膜ＩＬＤ２を厚さ方向に貫通していてもよい。第２導電膜ＳＣＬは、溝ＴＲ３中に埋め込まれている。第２導電膜ＳＣＬには、例えばＷが用いられる。このことを別の観点からいえば、第２導電膜ＳＣＬは、第１導電膜ＦＣＬと同一材料で構成されており、かつ第１導電膜ＦＣＬと同一層中に配置されていてもよい。
溝ＴＲ３は、好ましくは、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界に沿う方向に延在していてもよい。すなわち、第２導電膜ＳＣＬは、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界に沿って延在していてもよい。
溝ＴＲ３の数は、複数であってもよい。溝ＴＲ３の各々は、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界と交差する方向に、互いに離間して配置されている。最もドリフト領域ＤＲＩ側に位置している溝ＴＲ３は、平面視においてドリフト領域ＤＲＩと重なる位置に配置されている。最もボディ領域ＢＲ側に位置している溝ＴＲ３は、平面視においてボディ領域ＢＲと重なる位置に配置されている。すなわち、第２導電膜ＳＣＬは、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界を跨ぐように配置されている。
ボディ領域ＢＲとドリフト領域ＤＲＩとの境界において、第２導電膜ＳＣＬと第１導電膜ＦＣＬとは、平面視において、互いに重なるように配置されていてもよい。
溝ＴＲ３は、幅Ｌを有している。幅Ｌは、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界に交差する方向において互いに対向している溝ＴＲ３の側壁間の距離である。幅Ｌは、０．２μｍ以上０．４μｍ以下であることが好ましい。
隣接する溝ＴＲ３は、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界に交差する方向において、間隔Ｓだけ離間して配置されている。幅Ｌを間隔Ｓで除した値は、０．５以上１以下であることが好ましい。
第２導電膜ＳＣＬは、第１端ＳＣＬａと、第２端ＳＣＬｂとを有している。第１端ＳＣＬａ及び第２端ＳＣＬｂは、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界に交差する方向における第２導電膜ＳＣＬの端である。第１端ＳＣＬａは、平面視においてドリフト領域ＤＲＩと重なる位置にある。第２端ＳＣＬｂは、平面視においてボディ領域と重なる位置にある。第１端ＳＣＬａと、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界とは、距離Ｌ１だけ離間している。第２端ＳＣＬｂと、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界とは、距離Ｌ２だけ離間している。距離Ｌ１は、３μｍ以上であることが好ましい。距離Ｌ２は、３μｍ以上であることが好ましい。
第２導電膜ＳＣＬは、第３配線ＷＬ３に電気的に接続されている。第３配線ＷＬ３は、第３端ＷＬ３ａにおいて、ビアプラグＶＰ２により第２導電膜ＳＣＬに接続されている。第３配線ＷＬ３は、第４端ＷＬ３ｂにおいて、ビアプラグＶＰ３により、第２導電膜ＳＣＬに接続されている。これにより、第２導電膜ＳＣＬは、第３配線ＷＬ３に電気的に接続されている。
以下に、第２実施形態に係る半導体装置の製造方法を説明する。以下においては、第１実施形態に係る半導体装置の製造方法と異なる点について主に説明し、重複する説明は繰り返さない。
第２実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。また、バックエンド工程Ｓ２は、第１層間絶縁膜形成工程Ｓ２１と、第１コンタクトプラグ形成工程Ｓ２２と、第２層間絶縁膜形成工程Ｓ２３と、第２コンタクトプラグ形成工程Ｓ２４と、第３層間絶縁膜形成工程Ｓ２５と、第３コンタクトプラグ形成工程Ｓ２６と、配線形成工程Ｓ２７とを有している。これらの点において、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。
第２実施形態に係る半導体装置の製造方法は、第２コンタクトプラグ形成工程Ｓ２４及び第３コンタクトプラグ形成工程Ｓ２６が、第１実施形態に係る半導体装置の製造方法と異なっている。
第２コンタクトプラグ形成工程Ｓ２４においては、第２部分ＣＰ１ｂ、第２部分ＣＰ２ｂ、第２部分ＣＰ３ｂ及び第１導電膜ＦＣＬに加えて、第２導電膜ＳＣＬの形成が行われる。
第２導電膜ＳＣＬの形成においては、第１に、溝ＴＲ３の形成が行われる。溝ＴＲ３の形成は、例えばＲＩＥ等の異方性エッチングにより行われる。第２に、溝ＴＲ３への第２導電膜ＳＣＬを構成する材料の埋め込みが行われる。溝ＴＲ３への第２導電膜ＳＣＬを構成する材料の埋め込みは、例えばＣＶＤにより行われる。第３に、溝ＴＲ３からはみ出した第２導電膜ＳＣＬを構成する材料の除去が行われる。以上により、第２導電膜ＳＣＬの形成が行われる。第２導電膜ＳＣＬの形成は、第１導電膜ＦＣＬ、第２部分ＣＰ１ｂ、第２部分ＣＰ２ｂ及び第２部分ＣＰ３ｂと同時に行われることが好ましい。
第３コンタクトプラグ形成工程Ｓ２６においては、第３部分ＣＰ１ｃ、第３部分ＣＰ２ｃ及びビアプラグＶＰ１に加えて、ビアプラグＶＰ２及びビアプラグＶＰ３の形成が行われる。ビアプラグＶＰ２及びビアプラグＶＰ３の形成は、ビアプラグＶＰ１の形成と同様の方法により行われる。
以下に、第２実施形態に係る半導体装置の効果を説明する。以下においては、第１実施形態に係る半導体装置の効果と異なる点について主に説明し、重複する説明は繰り返さない。
第２導電膜ＳＣＬは、第１層間絶縁膜ＩＬＤ１及び第２層間絶縁膜ＩＬＤ２により第１面ＦＳに対して絶縁されている。第２導電膜ＳＣＬは、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界を跨ぐように配置されている。そのため、ボディ領域ＢＲとの境界に位置しているドリフト領域ＤＲＩ、当該ドリフト領域ＤＲＩの上に位置する第１層間絶縁膜ＩＬＤ１及び第２導電膜ＳＣＬにより、ＭＯＳ構造が形成されている。
第２導電膜ＳＣＬは、ゲート電極ＧＥに電気的に接続されている。そのため、第２導電膜ＳＣＬは、オフ状態において、ボディ領域ＢＲとの境界に位置しているドリフト領域ＤＲＩに対して、逆バイアスされる。その結果、ボディ領域ＢＲとの境界に位置しているドリフト領域ＤＲＩに空乏層が延びやすくなる。すなわち、第２導電膜ＳＣＬが、ボディ領域ＢＲとの境界に位置しているドリフト領域ＤＲＩに対して、フィールドプレート効果を及ぼす。そのため、第２実施形態に係る半導体装置によると、オフ耐圧をさらに改善することができる。
幅Ｌが０．２μｍ未満である場合、溝ＴＲ３を形成するためのプロセス条件が厳しくなることがある。幅Ｌが０．４μｍを超えている場合、溝ＴＲ３に第２導電膜ＳＣＬを構成する材料を埋め込むために第２導電膜ＳＣＬを構成する材料を厚く成膜する必要があるため、プロセス時間が長くなる。そのため、幅Ｌが０．２μｍ以上０．４μｍ以下である場合、製造工程を効率化することができる。
幅Ｌを間隔Ｓで除した値が０．５未満である場合、隣接する溝ＴＲ３の間隔が広くなるため、第２導電膜ＳＣＬによるフィールドプレート効果が相対的に小さくなる。幅Ｌを間隔Ｓで除した値が１を超えている場合、隣接する溝ＴＲ３の間隔が狭くなるため、溝ＴＲ３を形成するためのプロセス条件が厳しくなることがある。そのため、幅Ｌを間隔Ｓで除した値が０．５以上１以下である場合には、製造工程を効率化しつつ、オフ耐圧を改善することができる。
距離Ｌ１及び距離Ｌ２が３μｍ以上である場合、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界に交差する方向において、ボディ領域ＢＲとの境界に位置しているドリフト領域ＤＲＩ、当該ドリフト領域ＤＲＩの上に位置する第１層間絶縁膜ＩＬＤ１及び第２層間絶縁膜ＩＬＤ２並びに第２導電膜ＳＣＬにより構成されるＭＯＳ構造の幅を確保することが可能となる。そのため、この場合には、オフ耐圧をさらに改善することができる。
第２導電膜ＳＣＬが第１部分ＷＬ１ａと平面視において重なるように配置されている場合、第１部分ＷＬ１ａによるドレイン電位の影響を、第２導電膜ＳＣＬがシールドする。そのため、この場合には、オフ耐圧をさらに改善することができる。
第２導電膜ＳＣＬがボディ領域ＢＲとドリフト領域ＤＲＩとの境界に沿って延在している場合、ボディ領域ＢＲとの境界に位置しているドリフト領域ＤＲＩ、当該ドリフト領域ＤＲＩの上に位置する第１層間絶縁膜ＩＬＤ１及び第２層間絶縁膜ＩＬＤ２並びに第２導電膜ＳＣＬにより構成されるＭＯＳ構造が、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界に沿って形成される。すなわち、第２導電膜ＳＣＬによるフィールドプレート効果が、ボディ領域ＢＲとドリフト領域ＤＲＩとの境界に沿って及ぼされる。そのため、この場合には、オフ耐圧をさらに改善することができる。
第３配線ＷＬ３が、第３端ＷＬ３ａ及び第４端ＷＬ３ｂにおいてビアプラグＶＰ２及びビアプラグＶＰ３を介して第２導電膜ＳＣＬに接続されている場合、第２導電膜ＳＣＬにゲート電位を給電しつつ、第３配線ＷＬ３の配線抵抗を低減することができる。
（第３実施形態）
以下に、第３実施形態に係る半導体装置の構成を説明する。以下においては、第２実施形態に係る半導体装置の構成と異なる点について主に説明し、重複する説明は繰り返さない。
図２６、図２７、図２８及び図２９に示すように、第３実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、層間絶縁膜ＩＬＤとを有している。第３実施形態に係る半導体装置は、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ２と、コンタクトプラグＣＰ２と、第１配線ＷＬ１と、第２配線ＷＬ２と、第３配線ＷＬ３と、ビアプラグＶＰ１と、ビアプラグＶＰ２と、ビアプラグＶＰ３と、第１導電膜ＦＣＬと、第２導電膜ＳＣＬとを有している。これらの点において、第３実施形態に係る半導体装置は、第２実施形態に係る半導体装置と共通している。
第３実施形態に係る半導体装置は、第２導電膜ＳＣＬの構成の詳細に関して、第２実施形態に係る半導体装置と異なっている。
第２導電膜ＳＣＬは、第１層間絶縁膜ＩＬＤ１の上に配置されている。第２導電膜ＳＣＬは、一体に形成されている。第２導電膜ＳＣＬに用いられる材料は、例えばＡｌ、Ａｌ合金等である。第２導電膜ＳＣＬに用いられる材料は、第１導電膜ＦＣＬに用いられる材料並びに第２部分ＣＰ１ｂ、第２部分ＣＰ２ｂ及び第２部分ＣＰ３ｂに用いられる材料と同一であることが好ましい。
以下に、第３実施形態に係る半導体装置の製造方法を説明する。以下においては、第２実施形態に係る半導体装置の製造方法と異なる点について主に説明し、重複する説明は繰り返さない。
第３実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。また、バックエンド工程Ｓ２は、第１層間絶縁膜形成工程Ｓ２１と、第１コンタクトプラグ形成工程Ｓ２２と、第２層間絶縁膜形成工程Ｓ２３と、第２コンタクトプラグ形成工程Ｓ２４と、第３層間絶縁膜形成工程Ｓ２５と、第３コンタクトプラグ形成工程Ｓ２６と、配線形成工程Ｓ２７とを有している。これらの点において、第３実施形態に係る半導体装置の製造方法は、第２実施形態に係る半導体装置の製造方法と共通している。
第３実施形態に係る半導体装置の製造方法においては、第２コンタクトプラグ形成工程Ｓ２４が第１コンタクトプラグ形成工程Ｓ２２の後であって第２層間絶縁膜形成工程Ｓ２３の前に行われる。この点について、第３実施形態に係る半導体装置の製造方法は、第２実施形態に係る半導体装置の製造方法と異なっている。
第２コンタクトプラグ形成工程Ｓ２４においては、第２部分ＣＰ１ｂ、第２部分ＣＰ２ｂ、第２部分ＣＰ３ｂ、第１導電膜ＦＣＬ及び第２導電膜ＳＣＬの形成が行われる。第２コンタクトプラグ形成工程Ｓ２４においては、第１に、第２部分ＣＰ１ｂ、第２部分ＣＰ２ｂ、第２部分ＣＰ３ｂ、第１導電膜ＦＣＬ及び第２導電膜ＳＣＬを構成する材料が、スパッタリング等により成膜される。第２に、成膜された第２部分ＣＰ１ｂ、第２部分ＣＰ２ｂ、第２部分ＣＰ３ｂ、第１導電膜ＦＣＬ及び第２導電膜ＳＣＬを構成する材料が、フォトリソグラフィ、エッチングによりパターンニングされる。以上により、第２部分ＣＰ１ｂ、第２部分ＣＰ２ｂ、第２部分ＣＰ３ｂ、第１導電膜ＦＣＬ及び第２導電膜ＳＣＬが形成される。
以下に、第３実施形態に係る半導体装置の効果を説明する。以下においては、第２実施形態に係る半導体装置の効果と異なる点について主に説明し、重複する説明は繰り返さない。
第３実施形態に係る半導体装置においては、第２導電膜ＳＣＬが一体に形成されているため、第２導電膜ＳＣＬが複数の部分に分割されている第２実施形態に係る半導体装置と比較し、第２導電膜ＳＣＬによるフィールドプレート効果をさらに高めることができる。そのため、第３実施形態に係る半導体装置によると、オフ耐圧をさらに改善することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
ＢＲ ボディ領域、Ｃ ソース−ドレイン間容量、ＣＨ１ コンタクトホール、ＣＨ１ａ 第１部分、ＣＨ１ｂ 第２部分、ＣＨ１ｃ 第３部分、ＣＨ２ コンタクトホール、ＣＨ２ａ 第１部分、ＣＨ２ｂ 第２部分、ＣＨ２ｃ 第３部分、ＣＨ３ コンタクトホール、ＣＨ３ａ 第１部分、ＣＨ３ｂ 第２部分、ＣＨ３ｃ 第３部分、ＣＮＲ１ コンタクト領域、ＣＮＲ２ コンタクト領域、ＣＰ１ コンタクトプラグ、ＣＰ１ａ 第１部分、ＣＰ１ｂ 第２部分、ＣＰ１ｃ 第３部分、ＣＰ２ コンタクトプラグ、ＣＰ２ａ 第１部分、ＣＰ２ｂ 第２部分、ＣＰ２ｃ 第３部分、ＣＰ３ コンタクトプラグ、ＣＰ３ａ 第１部分、ＣＰ３ｂ 第２部分、ＣＰ３ｃ 第３部分、ＣＲ カラム領域、ＤＲＡ ドレイン領域、ＤＲＩ ドリフト領域、ＥＲ 素子領域、ＦＣＬ 第１導電膜、ＦＳ 第１面、ＧＥ ゲート電極、ＧＯ ゲート絶縁膜、ＩＬＤ 層間絶縁膜、ＩＬＤ１ 第１層間絶縁膜、ＩＬＤ２ 第２層間絶縁膜、ＩＬＤ３ 第３層間絶縁膜、Ｌ 幅、Ｌ１，Ｌ２ 距離、ＰＥＲ 外周領域、Ｓ 溝の間隔、ＳＣＬ 第２導電膜、ＳＣＬａ 第１端、ＳＣＬｂ 第２端、ＳＲ ソース領域、ＳＳ 第２面、ＳＵＢ 半導体基板、Ｓ１ フロントエンド工程、Ｓ２ バックエンド工程、Ｓ２１ 第１層間絶縁膜形成工程、Ｓ２２ 第１コンタクトプラグ形成工程、Ｓ２３ 第２層間絶縁膜形成工程、Ｓ２４ 第２コンタクトプラグ形成工程、Ｓ２５ 第３層間絶縁膜形成工程、Ｓ２６ 第３コンタクトプラグ形成工程、Ｓ２７ 配線形成工程、ＴＲ１，ＴＲ２，ＴＲ３ 溝、ＶＨ１ ビアホール、ＶＰ１，ＶＰ２，ＶＰ３ ビアプラグ、ＷＬ１ 第１配線、ＷＬ１ａ 第１部分、ＷＬ１ｂ 第２部分、ＷＬ２ 第２配線、ＷＬ３ 第３配線、ＷＬ３ａ 第３端、ＷＬ３ｂ 第４端。

Claims (12)

  1. 第１面と、前記第１面の反対面である第２面とを有する半導体基板と、
    前記第１面の上に配置される第１配線及び第２配線と、
    前記第１配線に電気的に接続される第１導電膜と、
    ゲート電極とを備え、
    前記半導体基板は、前記第１面に位置する第１導電型のソース領域と、前記第２面に位置する前記第１導電型のドレイン領域と、前記ドレイン領域の上に位置する前記第１導電型のドリフト領域と、前記ソース領域と前記ドリフト領域とにより挟み込まれる前記第１導電型の反対の導電型である第２導電型のボディ領域とを有し、
    前記ドリフト領域は、平面視において前記ボディ領域を取り囲むように配置され、
    前記第１配線は、平面視において前記ドリフト領域と前記ボディ領域との境界を跨ぐように配置され、かつ前記ドリフト領域に電気的に接続される第１部分を有し、
    前記ゲート電極は、前記ソース領域と前記ドリフト領域とにより挟み込まれる前記ボディ領域と絶縁されながら対向し、
    前記第２配線は、前記ソース領域と電気的に接続され、
    前記第１導電膜は、前記第２配線と絶縁されながら対向する、半導体装置。
  2. 前記境界を跨ぐように配置され、かつ前記ゲート電極に電気的に接続される第２導電膜をさらに備える、請求項１に記載の半導体装置。
  3. 前記第２導電膜は、前記境界に沿って延在する、請求項２に記載の半導体装置。
  4. 前記第２導電膜は、平面視において、前記第１部分と重なるように配置される、請求項２に記載の半導体装置。
  5. 前記第２導電膜は、前記ドレイン領域の上に位置する第１端と、前記第１端の反対側の端である第２端とを有し、
    前記境界と前記第１端との距離は、３μｍ以上であり、
    前記境界と前記第２端との距離は、３μｍ以上である、請求項２に記載の半導体装置。
  6. 前記第１導電膜と前記第２導電膜とは、同一層内に位置し、かつ同一材料により構成される、請求項２に記載の半導体装置。
  7. 前記第１面の上に配置され、かつ前記ゲート電極に電気的に接続される第３配線をさらに備え、
    前記第３配線は、前記境界を跨ぎ、かつ前記境界に沿って延在し、
    前記第３配線は、第３端と、前記第３端から離間して配置される第４端とを有し、
    前記第１部分は、平面視において前記第３端と前記第４端との間を通過する、請求項２に記載の半導体装置。
  8. 前記第３配線は、前記第３端及び前記第４端において、前記第２導電膜に電気的に接続される、請求項７に記載の半導体装置。
  9. 前記第１面の上に配置される層間絶縁膜をさらに備え、
    前記層間絶縁膜中には、前記第２導電膜が埋め込まれる少なくとも１以上の溝が設けられる、請求項２に記載の半導体装置。
  10. 前記溝の数は複数であり、
    前記溝の幅を互いに隣接する前記溝の間隔で除した値は、０．５以上１以下である、請求項９に記載の半導体装置。
  11. 前記溝の前記幅は、０．２μｍ以上０．４μｍ以下である、請求項１０に記載の半導体装置。
  12. 前記第２導電膜は、一体に形成されている、請求項２に記載の半導体装置。
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