TWI776892B - 半導體裝置 - Google Patents

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Abstract

本發明一實施形態之半導體裝置包含有具有第1面(FS)及第1面之反面亦即第2面(SS)的半導體基板(SUB)、配置於第1面上之第1配線(WL1)及第2配線(WL2)、電性連接於第1配線之第1導電膜(FCL)、及閘極電極(GE)。半導體基板具有源極區(SR)、汲極區(DRA)、漂移區(DRI)、及基體區(BR)。漂移區配置成俯視時包圍基體區。第1配線具有配置成俯視時跨越漂移區與基體區的交界且電性連接於漂移區之第1部分。第2配線與源極區電性連接。第1導電膜與第2配線絕緣且對向。

Description

半導體裝置
本發明係有關於一種半導體裝置。
迄今已知功率半導體裝置有例如溝槽式閘極型之直立式MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金屬氧半導體場效應電晶體)。
在此種溝槽式閘極型之直立式MOSFET產生雜訊時，雜訊通過形成於漂移區與基極區之間的pn接面之接面電容。然而，當雜訊之頻率低時，此接面電容之阻抗增大。結果，有雜訊不易通過此接面電容之問題。
用來因應此問題之半導體裝置，已有人提出了記載於日本專利公開公報2009-260271號(專利文獻1)之半導體裝置及記載於美國專利第5998833號說明書(專利文獻2)之半導體裝置。
記載於專利文獻1之半導體裝置的半導體基板具有形成溝槽型之直立式MOSFET的溝槽型MOS區、電容形成區。在電容形成區，半導體基板具有在漂移區中從主表面往背面側形成之溝、形成於溝之表面的絕緣膜、形成於絕緣膜上之導電膜。導電膜為源極電位。因此，於導電膜與漂移區之間形成源極汲極間電容。
記載於專利文獻2之半導體裝置具有與半導體基板中被源極區及漂移區包夾之部分的基極區絕緣且對向的閘極電極、與漂移區絕緣且對向之導電膜。閘極電極及導電膜形成於從半導體基板之主表面往背面側形成之溝中。導電膜為源極電位，配置於比閘極電極靠背面側。因此，於導電膜與漂移區之間形成源極汲極間電容。
根據記載於專利文獻1及專利文獻2之半導體裝置，由於在源極與汲極之間形成追加之電容，故可減低雜訊之影響。然而，在記載於專利文獻1之半導體裝置中，有晶片面積增大之問題點。
又，在記載於專利文獻2之半導體裝置中，相較於一般之溝槽式閘極型之直立式MOSFET，有需使溝形成深，需反覆進行複數次溝內之絕緣膜的形成及蝕刻等程序複雜化之問題點。
其他之問題及新特徵應可從本說明書之記述及附加圖式清楚明白。
一實施形態之半導體裝置包含有具有第1面及第1面之反面亦即第2面的半導體基板、配置於第1面上之第1配線及第2配線、電性連接於第1配線之第1導電膜、及閘極電極。半導體基板具有位於第1面之第1導電型之源極區、位於第2面之第1導電型之汲極區、位於汲極區上之第1導電型之漂移區、被源極區與漂移區包夾之第1導電型的相反導電型之第2導電型之基體區。漂移區配置成俯視時包圍基體區。第1配線具有配置成俯視時跨越漂移區與基體區的交界且電性連接於漂移區之第1部分。閘極電極與被源極區及漂移區包夾之基體區絕緣且對向。第2配線與源極區電性連接。第1導電膜與第2配線絕緣且對向。
此發明之上述及其他目的、特徵、觀點及優點應可從與附加圖式具關聯性而可理解之有關於此發明的下述詳細說明清楚明白。
較佳實施形態之說明
以下，就實施形態，參照圖來說明。在以下之圖式中，對同一或相當之部分附上同一參照號碼，而不重複其說明。
(第1實施形態) 以下，說明第1實施形態之半導體裝置的結構。
如圖1、圖2、圖3及圖4所示，第1實施形態之半導體裝置包含有半導體基板SUB、閘極絕緣膜GO、閘極電極GE、層間絕緣膜ILD、接觸插栓CP1、接觸插栓CP2、接觸插栓CP3、第1導電膜FCL、第1配線WL1、第2配線WL2、第3配線WL3。
半導體基板SUB具有元件區ER、外周區PER。外周區PER位於半導體基板SUB之外周部。元件區ER係俯視時之源極區SR與基體區BR之交界的內側之區域。半導體基板SUB具有第1面FS、第2面SS。第2面SS係第1面FS之反面。半導體基板SUB使用例如單晶矽(Si)。惟，用於半導體基板SUB之材料不限於此。
半導體基板SUB具有源極區SR、汲極區DRA、漂移區DRI、基體區BR。半導體基板SUB亦可具有接觸區CNR1、接觸區CNR2、柱狀區CR。
源極區SR之導電型為第1導電型。汲極區DRA之導電型為第1導電型。漂移區DRI之導電型為第1導電型。基體區BR之導電型為第2導電型。接觸區CNR1之導電型為第2導電型。接觸區CNR2之導電型為第1導電型。柱狀區CR之導電型為第2導電型。
第2導電型為第1導電型之相反導電型。舉例而言，第1導電型為n型時，第2導電型為p型。此時，第1導電型之半導體基板SUB的區域(源極區SR、汲極區DRA、漂移區DRI及接觸區CNR2)含有磷(P)、砷(As)等受體元素作為雜質。第2導電型之半導體基板SUB的區域(基體區BR、接觸區CNR1及柱狀區CR)含有硼(B)、鋁(Al)等受體元素作為雜質。
漂移區DRI之雜質濃度較佳為低於源極區SR及汲極區DRA之雜質濃度。接觸區CNR1之雜質濃度較佳為高於基體區BR之雜質濃度。接觸區CNR2之雜質濃度較佳為高於漂移區DRI之雜質濃度。
源極區SR配置於第1面FS。汲極區DRA配置於第2面SS。漂移區DRI配置於汲極區DRA上。更具體而言，漂移區DRI配置於汲極區DRA之第1面FS側的面上。基體區BR被源極區SR與漂移區DRI包夾。接觸區CNR1配置於第1面FS。接觸區CNR1被基體區BR包圍。
俯視時(從與第1面FS垂直相交之方向觀看)，源極區SR被基體區BR包圍。基體區BR俯視時被漂移區DRI包圍。源極區SR俯視時，配置於元件區ER內。基體區BR及漂移區DRI配置成俯視時到達外周區PER。接觸區CNR2配置於位於外周區PER之第1面FS。接觸區CNR2被漂移區DRI包圍。柱狀區CR配置於漂移區DRI中。柱狀區CR從基體區BR往第2面SS側延伸。
於第1面FS設有溝TR1。溝TR1從第1面FS往第2面SS延伸。溝TR1到達漂移區DRI。從另一觀點來論此點，源極區SR、基體區BR及漂移區DRI從溝TR1之側壁露出。
閘極絕緣膜GO配置於溝TR1之側壁及底壁上。閘極絕緣膜GO使用例如二氧化矽(SiO2 )。閘極電極GE配置於閘極絕緣膜GO上。閘極電極GE埋入至溝TR1內。即，閘極電極GE與被源極區SR及漂移區DRI包夾之基體區BR絕緣且對向。閘極電極GE使用例如摻雜有雜質元素之多晶Si。閘極電極GE較佳為俯視時配置成梳形。
層間絕緣膜ILD配置於第1面FS上。層間絕緣膜ILD具有第1層間絕緣膜ILD1、第2層間絕緣膜ILD2、第3層間絕緣膜ILD3。第2層間絕緣膜ILD2配置於第1層間絕緣膜ILD1上。第3層間絕緣膜ILD3配置於第2層間絕緣膜ILD2上。層間絕緣膜ILD使用例如SiO2 。更具體而言，第1層間絕緣膜ILD1使用BPSG(Boron Phosphorous Silicate Glass：硼磷矽玻璃)。第2層間絕緣膜ILD2及第3層間絕緣膜ILD3使用p-SiO2 。
於層間絕緣膜ILD中設有接觸孔CH1、接觸孔CH2、接觸孔CH3。接觸孔CH1、接觸孔CH2及接觸孔CH3將層間絕緣膜ILD於厚度方向貫穿。
接觸孔CH1具有第1部分CH1a、第2部分CH1b、第3部分CH1c。第1部分CH1a位於第1層間絕緣膜ILD1中。此外，源極區SR及接觸區CNR1從第1部分CH1a露出。第2部分CH1b位於第2層間絕緣膜ILD2中。第3部分CH1c位於第3層間絕緣膜ILD3中。
接觸孔CH2具有第1部分CH2a、第2部分CH2b、第3部分CH2c。第1部分CH2a位於第1層間絕緣膜ILD1中。此外，接觸區CNR2從第1部分CH2a露出。第2部分CH2b位於第2層間絕緣膜ILD2中。第3部分CH2c位於第3層間絕緣膜ILD3中。
接觸孔CH3具有第1部分CH3a、第2部分CH3b、第3部分CH3c。第1部分CH3a位於第1層間絕緣膜ILD1中。此外，閘極電極GE從第1部分CH3a露出。第2部分CH3b位於第2層間絕緣膜ILD2中。第3部分CH3c位於第3層間絕緣膜ILD3中。
接觸插栓CP1將第2配線WL2與源極區SR及基體區BR電性連接。接觸插栓CP1具有配置於第1部分CH1a中之第1部分CP1a、配置於第2部分CH1b中之第2部分CP1b、配置於第3部分CH1c中之第3部分CP1c。
接觸插栓CP2將第1配線WL1(第1部分WL1a)及接觸區CNR2電性連接。藉此，第1配線WL1與漂移區DRI及汲極區DRA電性連接。接觸插栓CP2具有配置於第1部分CH2a中之第1部分CP2a、配置於第2部份CH2b中之第2部分CP2b、配置於第3部分CH2c中之第3部分CP2c。
接觸插栓CP3將第3配線WL3與閘極電極GE電性連接。接觸插栓CP3具有配置於第1部分CH3a中之第1部分CP3a、配置於第2部分CH3b中之第2部分CP3b、配置於第3部分CH3c中之第3部分CP3c。
接觸插栓CP1、接觸插栓CP2及接觸插栓CP3使用例如鎢(W)。
於第2層間絕緣膜ILD2中設有溝TR2。溝TR2從第2層間絕緣膜ILD2之第3層間絕緣膜ILD3側的面往第2層間絕緣膜ILD2之第1層間絕緣膜ILD1側的面延伸。溝TR2亦可將第2層間絕緣膜ILD2於厚度方向貫穿。第1導電膜FCL埋入至溝TR2中。用於第1導電膜FCL之材料宜與用於接觸插栓CP1、接觸插栓CP2、及接觸插栓CP3之材料相同。即，第1導電膜FCL使用例如W。第1導電膜FCL藉層間絕緣膜ILD與接觸插栓CP1及第2配線WL2絕緣且對向。第1導電膜FCL俯視時配置於元件區ER內。第1導電膜FCL配置成俯視時，與第2配線WL2重疊。第1導電膜FCL較佳為配置成俯視時，橫過源極區SR。第1導電膜FCL較佳為配置成俯視時，與閘極電極GE重疊。
第1配線WL1配置於第1面FS上。第1配線WL1配置於層間絕緣膜ILD上。更具體而言，第1配線WL1配置於第3層間絕緣膜ILD3上。第1配線WL1具有第1部分WL1a、第2部分WL1b。第1部分WL1a配置成俯視時，跨越基體區BR與漂移區DRI之交界。第2部分WL1b配置成俯視時，包圍源極區SR。
第1配線WL配置於第3層間絕緣膜ILD3上，另一方面，第1導電膜FCL配置於第2層間絕緣膜ILD2中。因此，第1配線WL1(第1部分WL1a)與第1面FS之距離大於第1導電膜FCL與第1面FS之距離。
第2配線WL2配置於第1面FS上。第2配線WL2配置於層間絕緣膜ILD上。更具體而言，第2配線WL2配置於第3層間絕緣膜ILD3上。第2配線WL2配置成俯視時，與源極區SR重疊。
第3配線WL3配置於第1面FS上。第3配線WL3配置於層間絕緣膜ILD上。更具體而言，第3配線WL3配置於第3層間絕緣膜ILD3上。第3配線WL3具有第3端WL3a及第4端WL3b。第3端WL3a與第4端WL3b彼此拉開間隔。第3配線WL3配置成俯視時，跨越基體區BR與漂移區DRI之交界。第3配線WL3從第3端WL3a往第4端WL3b延伸。第3配線WL3較佳為沿著基體區BR與漂移區DRI之交界延伸。第1部分WL1a通過第3端WL3a與第4端WL3b之間。
第1配線WL1、第2配線WL2及第3配線WL3使用例如鋁(Al)、Al合金等。
於第3層間絕緣膜ILD3中設有通路孔VH1。通路孔VH1將第3層間絕緣膜ILD3於厚度方向貫穿。通路插栓VP1配置於通路孔VH1中。通路插栓VP1將第1配線WL1(第2部分WL1b)與第1導電膜FCL電性連接。誠如上述，第1配線WL1電性連接於汲極區DRA。因而，第1導電膜FCL與汲極區DRA電性連接。通路插栓VP1使用例如W。
誠如上述，第1導電膜FCL與汲極區DRA電性連接，且與第2配線WL2(及接觸插栓CP1)絕緣並對向。因此，如圖5所示，在第1實施形態之半導體裝置中，以第1導電膜FCL以及第2配線WL及接觸插栓CP1形成源極汲極間電容C。
以下，說明第1實施形態之半導體裝置的製造方法。 如圖6所示，第1實施形態之半導體裝置的製造方法具有前段製程S1、後段製程S2。在前段製程S1，如圖7及圖8所示，形成半導體基板SUB、閘極絕緣膜GO、閘極電極GE。
漂移區DRI之形成藉例如磊晶成長進行。基體區BR、源極區SR、接觸區CNR1、接觸區CNR2及柱狀區CR之形成藉例如離子注入進行。溝TR1之形成藉例如RIE(Reactive Ion Etching：反應離子蝕刻)等異向性蝕刻進行。閘極絕緣膜GO之形成藉例如熱氧化進行。閘極電極GE之形成藉例如CVD進行。
後段製程S2具有第1層間絕緣膜形成製程S21、第1接觸插栓形成製程S22、第2層間絕緣膜形成製程S23、第2接觸插栓形成製程S24、第3層間絕緣膜形成製程S25、第3接觸插栓形成製程S26、配線形成製程S27。
如圖9及圖10所示，在第1層間絕緣膜形成製程S21，進行第1層間絕緣膜ILD1之形成。第1層間絕緣膜ILD1之形成藉例如CVD(Chemical Vapor Deposition：化學氣相沉積)進行。
如圖11及圖12所示，在第1接觸插栓形成製程S22，進行第1部分CP1a及第1部分CP2a之形成。此外，雖未在圖11及圖12中圖示，但在第1接觸插栓形成製程S22，亦進行第1部分CP3a之形成。
在第1接觸插栓形成製程S22，第1，藉對第1層間絕緣膜ILD1進行RIE等異向性蝕刻，而形成第1部分CH1a、第1部分CH2a及第1部分CH3a。第2，藉例如CVD將構成第1部分CP1a、第1部分CP2a及第1部分CP3a之材料埋入至第1部分CH1a、第1部分CH2a及第1部分CH3a。
第3，藉例如CMP(Chemical Mechanical Polishing：化學機械研磨)去除從第1部分CH1a、第1部分CH2a、及第1部分CH3a溢出之構成第1部分CP1a、第1部分CP2a及第1部分CP3a的材料。藉以上，形成第1部分CP1a、第1部分CP2a、第1部分CP3a。
如圖13及圖14所示，在第2層間絕緣膜形成製程S23，進行第2層間絕緣膜ILD2之形成。第2層間絕緣膜ILD2之形成藉例如CVD進行。
如圖15及圖16所示，在第2接觸插栓形成製程S24，進行第2部分CP1b、第2部分CP2b及第1導電膜FCL之形成。此外，雖在圖15及圖16未圖示，但在第2接觸插栓形成製程S24中，亦進行第2部分CP3b之形成。
在第2接觸插栓形成製程S24，第1，藉對第2層間絕緣膜ILD2進行RIE等異向性蝕刻，而形成第2部分CH1b、第2部分CH2b、第2部分CH3b及溝TR2。第2，藉例如CVD將構成第2部分CP1b、第2部分CP2b、第2部分CP3b及第1導電膜FCL之材料埋入至第2部分CH1b、第2部分CH2b、第2部分CH3b及溝TR2。
第3，藉例如CMP去除從第2部分CH1b、第2部分CH2b、第2部分CH3b及溝TR2溢出之構成第2部分CP1b、第2部分CP2b、第2部分CP3b及第1導電膜FCL的材料。藉以上，形成第2部分CP1b、第2部分CP2b、第2部分CP3b及第1導電膜FCL。
如圖17及圖18所示，在第3層間絕緣膜形成製程S25，進行第3層間絕緣膜ILD3之形成。第3層間絕緣膜ILD3之形成藉例如CVD進行。
如圖19及圖20所示，在第3接觸插栓形成製程S26，進行第3部分CP1c、第3部分CP2c及通路插栓VP1之形成。此外，雖在圖19及圖20未圖示，但在第3接觸插栓形成製程S26，亦進行第3部分CP3c之形成。
在第3接觸插栓形成製程S26，第1，藉對第3層間絕緣膜ILD3進行RIE等異向性蝕刻，而形成第3部分CH1c、第3部分CH2c、第3部分CH3c及通路孔VH1。第2，藉例如CVD將構成第3部分CP1c、第3部分CP2c、第3部分CP3c及通路插栓VP1之材料埋入至第3部分CH1c、第3部分CH2c、第3部分CH3c及通路孔VH1。
第3，藉例如CMP去除從第3部分CH1c、第3部分CH2c、第3部分CH3c及通路孔VH1溢出之構成第3部分CP1c、第3部分CP2c、第3部分CP3c及通路插栓VP1之材料。藉以上，形成第3部分CP1c、第3部分CP2c、第3部分CP3c及通路插栓VP1。
在配線形成製程S27，進行第1配線WL1、第2配線WL2及第3配線WL3之形成。在配線形成製程S27中，第1，藉濺鍍等將構成第1配線WL1、第2配線WL2及第3配線WL3之材料成膜。在配線形成製程S27，第2，藉光刻、蝕刻將成膜之構成第1配線WL1、第2配線WL2及第3配線WL3的材料圖形化。藉以上，形成第1配線WL1、第2配線WL2及第3配線WL3，而形成圖1乃至圖4所示之第1實施形態的半導體裝置之構造。
以下，說明第1實施形態之半導體裝置的效果。 首先，說明第1實施形態之半導體裝置的一般效果。在第1實施形態之半導體裝置中，第1導電膜FCL與第2配線WL2絕緣且對向。又，在第1實施形態之半導體裝置中，第1導電膜FCL電性連接於汲極區DRA，第2配線WL2與源極區SR電性連接。即，在第1實施形態之半導體裝置中，源極汲極間電容C俯視時，配置於元件區ER之內側。因此，在第1實施形態之半導體裝置中，因形成源極汲極間電容，而不需使晶片面積大。
又，由於第1導電膜FCL可使用用以形成例如接觸插栓之一般製程形成，故程序不致隨著第1導電膜FCL之形成而複雜化。因而，根據第1實施形態之半導體裝置，不致帶來程序之複雜化及晶片面積之增大，而可減低雜訊之影響。
接著，將第1實施形態之半導體裝置的詳細效果與比較例對照說明。如圖21所示，在比較例之半導體裝置中，第1配線WL1不具第1部分WL1a。又，在比較例之半導體裝置中，第1導電膜FCL具有延伸成跨越基體區BR與漂移區DRI之交界且連接於接觸區CNR2之部分。比較例之半導體裝置在該等點不同於第1實施形態之半導體裝置。
基體區BR與漂移區DRI之pn接面的界面露出至第1面FS。因此，以此pn接面形成之空乏層不易在第1面FS延伸。在比較例之半導體裝置，誠如上述，第1導電膜FCL延伸成跨越基體區BR與漂移區DRI之交界。即，在比較例之半導體裝置中，與汲極區DRA電性連接且跨越基體區BR與漂移區DRI之交界的部分跟第1面FS之距離相對近。結果，因汲極電位之影響，空乏層更不易延伸。
另一方面，在第1實施形態之半導體裝置中，第1配線WL1具有第1部分WL1a。第1導電膜FCL藉延伸成第1部分WL1a跨越基體區BR與漂移區DRI之交界，而與汲極區DRA電性連接。因此，在第1實施形態之半導體裝置中，與汲極區DRA電性連接且跨越基體區BR與漂移區DRI之交界的部分跟第1面FS之距離相對遠。結果，在第1實施形態之半導體裝置中，可緩和因汲極電位之影響造成的空乏層延伸不易，而可改善關閉狀態崩潰電壓。
進一步，說明第1實施形態之半導體裝置的更詳細之效果。第3配線WL3藉層間絕緣膜ILD而對第1面FS絕緣。第3配線WL3配置成跨越基體區BR與漂移區DRI之交界。因此，以位於與基體區BR之交界的漂移區DRI、位於該漂移區DRI上之第1層間絕緣膜ILD1及第2層間絕緣膜ILD2以及第3配線WL3形成MOS(Metal Oxide Semiconductor：金屬氧化物半導體)構造。
第3配線WL3電性連接於閘極電極GE。因此，第3配線WL3在關閉狀態，對位於與基體區BR之交界的漂移區DRI反向偏壓。結果，空乏層易延伸至與基體區BR相鄰且位於第1面FS之漂移區DRI。即，第3配線WL3對位於與基體區BR之交界的漂移區DRI造成場板效應。
因此，在第1實施形態之半導體裝置中，第3配線WL3跨越基體區BR與漂移區DRI之交界，且沿著該交界延伸時，可更改善關閉狀態崩潰電壓。
第1導電膜FCL埋入至溝TR2內。因此，縱使在第2接觸插栓形成製程S24，溝TR2及第2部分CH1b之蝕刻有過與不足，溝TR2與第2部分CH1b之間仍殘留第2層間絕緣膜ILD2，故易確保作為汲極電位之第1導電膜FCL與作為源極電位的第2部分CP1b之間的絕緣性。
(第2實施形態) 以下，說明第2實施形態之半導體裝置的結構。在以下，主要就不同於第1實施形態之半導體裝置的結構之點作說明，不反覆進行重複之說明。
如圖22、圖23、圖24及圖25所示，第2實施形態之半導體裝置包含有半導體基板SUB、閘極絕緣膜GO、閘極電極GE、層間絕緣膜ILD、接觸插栓CP1、接觸插栓CP2、接觸插栓CP3、第1配線WL1、第2配線WL2、第3配線WL3、通路插栓VP1、第1導電膜FCL。在此點，第2實施形態之半導體裝置與第1實施形態之半導體裝置共通。
第2實施形態之半導體裝置更包含有第2導電膜SCL、通路插栓VP2、通路插栓VP3。在此點，第2實施形態之半導體裝置不同於第1實施形態之半導體裝置。
於第2層間絕緣膜ILD2中設有溝TR3。溝TR3從第2層間絕緣膜ILD2之第3層間絕緣膜ILD3側的面往第2層間絕緣膜ILD2之第1層間絕緣膜ILD1側的面延伸。溝TR3亦可將第2層間絕緣膜ILD2於厚度方向貫穿。第2導電膜SCL埋入至溝TR3中。第2導電膜SCL使用例如W。從另一觀點來論此點，第2導電膜SCL亦可以與第1導電膜FCL相同之材料構成，且與第1導電膜FCL配置於同一層中。
溝TR3較佳亦可於沿著基體區BR與漂移區DRI之交界的方向延伸。即，第2導電膜SCL亦可沿著基體區BR與漂移區DRI之交界延伸。
溝TR3之數亦可為複數。溝TR3分別於跟基體區BR與漂移區DRI之交界交叉的方向相互拉開間隔配置。位在最靠漂移區DRI側之溝TR3配置於俯視時與漂移區DRI重疊之位置。位在最靠基體區BR側之溝TR3配置於俯視時與基體區BR重疊之位置。即，第2導電膜SCL配置成跨越基體區BR與漂移區DRI之交界。
在基體區BR與漂移區DRI之交界，第2導電膜SCL與第1導電膜FCL亦可配置成俯視時相互重疊。
溝TR3具寬度L。寬度L係在跟基體區BR與漂移區DRI之交界交叉的方向相互對向之溝TR3的側壁間之距離。寬度L宜為0.2μm以上0.4μm以下。
相鄰之溝TR3在跟基體區BR與漂移區DRI之交界交叉的方向，拉開間隔S配置。寬度L除以間隔S之值宜為0.5以上1以下。
第2導電膜SCL具有第1端SCLa及第2端SCLb。第1端SCLa及第2端SCLb係跟基體區BR與漂移區DRI之交界交叉的方向之第2導電膜SCL的端。第1端SCLa位於俯視時與漂移區DRI重疊之位置。第2端SCLb位於俯視時與基體區重疊之位置。第1端SCLa跟基體區BR與漂移區DRI之交界拉開距離L1。第2端SCLb跟基體區BR與漂移區DRI之交界拉開距離L2。距離L1宜為3μm以上。距離L2宜為3μm以上。
第2導電膜SCL電性連接於第3配線WL3。第3配線WL3在第3端WL3a藉通路插栓VP2連接於第2導電膜SCL。第3配線WL3在第4端WL3b藉通路插栓VP3連接於第2導電膜SCL。藉此，第2導電膜SCL電性連接於第3配線WL3。
以下，說明第2實施形態之半導體裝置的製造方法。在以下，主要就不同於第1實施形態之半導體裝置的製造方法之點作說明，不反覆進行重複之說明。
第2實施形態之半導體裝置的製造方法具有前段製程S1、後段製程S2。又，後段製程S2具有第1層間絕緣膜形成製程S21、第1接觸插栓形成製程S22、第2層間絕緣膜形成製程S23、第2接觸插栓形成製程S24、第3層間絕緣膜形成製程S25、第3接觸插栓形成製程S26、配線形成製程S27。在該等點，第2實施形態之半導體裝置的製造方法與第1實施形態之半導體裝置的製造方法共通。
第2實施形態之半導體裝置的製造方法係第2接觸插栓形成製程S24及第3接觸插栓形成製程S26不同於第1實施形態之半導體裝置的製造方法。
在第2接觸插栓形成製程S24，除了第2部分CP1b、第2部分CP2b、第2部分CP3b以及第1導電膜FCL，還進行第2導電膜SCL之形成。
在第2導電膜SCL之形成，第1，進行溝TR3之形成。溝TR3之形成藉例如RIE等異向性蝕刻進行。第2，進行構成第2導電膜SCL之材料對溝TR3之埋入。構成第2導電膜SCL之材料對溝TR3之埋入藉例如CVD進行。第3，進行從溝TR3溢出之構成第2導電膜SCL的材料之去除。藉以上，進行第2導電膜SCL之形成。第2導電膜SCL之形成宜與第1導電膜FCL、第2部分CP1b、第2部分CP2b、及第2部分CP3b同時進行。
在第3接觸插栓形成製程S26，除了第3部分CP1c、第3部分CP2c及通路插栓VP1，還進行通路插栓VP2及通路插栓VP3之形成。通路插栓VP2及通路插栓VP3之形成藉與通路插栓VP1之形成相同的方法進行。
以下，說明第2實施形態之半導體裝置的效果。在以下，主要就不同於第1實施形態之半導體裝置的效果之點作說明，不反覆進行重複之說明。
第2導電膜SCL藉第1層間絕緣膜ILD1及第2層間絕緣膜IDL2對第1面FS絕緣。第2導電膜SCL配置成跨越基體區BR與漂移區DRI之交界。因此，以位於與基體區BR之交界的漂移區DRI、位於該漂移區DRI上之第1層間絕緣膜ILD1及第2導電膜SCL形成MOS構造。
第2導電膜SCL電性連接於閘極電極GE。因此，第2導電膜SCL在關閉狀態，對位於與基體區BR之交界的漂移區DRI反向偏壓。結果，空乏層易延伸至位於與基體區BR之交界的漂移區DRI。即，第2導電膜SCL對位於與基體區BR之交界的漂移區DRI造成場板效應。因此，根據第2實施形態之半導體裝置，可更改善關閉狀態崩潰電壓。
當寬度L不到2μm時，有形成溝TR3之程序條件嚴格的情形。當寬度L超過0.4μm時，由於為將構成第2導電膜SCL之材料埋入至溝TR3，而需將構成第2導電膜SCL之材料成膜成厚，故程序時間長。因此，當寬度L為0.2μm以上0.4μm以下時，可使製造製程效率化。
當寬度L除以間隔S之值不到0.5時，由於相鄰之溝TR3的間隔大，故第2導電膜SCL所致之場板效應相對小。當寬度L除以間隔S之值超過1時，由於相鄰之溝TR3的間隔窄，故有形成溝TR3之程序條件嚴格的情形。因此，當寬度L除以間隔S之值為0.5以上1以下時，可使製造製程效率化，且改善關閉狀態崩潰電壓。
當距離L1及距離L2為3μm以上時，在跟基體區BR與漂移區DRI之交界交叉的方向，可確保以位於與基體區BR之交界的漂移區DRI、位於該漂移區DRI上之第1層間絕緣膜ILD1及第2層間絕緣膜ILD2以及第2導電膜SCL構成之MOS構造的寬度。因此，此時，可更改善關閉狀態崩潰電壓。
第2導電膜SCL配置成與第1部分WL1a俯視時重疊時，第2導電膜SCL擋住第1部分WL1a所致之汲極電位的影響。因此，此時，可更改善關閉狀態崩潰電壓。
第2導電膜SCL沿著基體區BR與漂移區DRI之交界延伸時，以位於與基體區BR之交界的漂移區DRI、位於該漂移區DRI上的第1層間絕緣膜ILD1及第2層間絕緣膜ILD2以及第2導電膜SCL構成的MOS構造沿著基體區BR與漂移區DRI之交界形成。即，沿著基體區BR與漂移區DRI之交界造成第2導電膜SCL所致之場板效應。因此，此時，可更改善關閉狀態崩潰電壓。
第3配線WL3在第3端WL3a及第4端WL3b藉由通路插栓VP2及通路插栓VP3連接於第2導電膜SCL時，可對第2導電膜SCL供給閘極電位，且可減低第3配線WL3之配線電阻。
(第3實施形態) 以下，說明第3實施形態之半導體裝置的結構。在以下，主要就不同於第2實施形態之半導體裝置的結構之點作說明，不反覆進行重複之說明。
如圖26、圖27、圖28及圖29所示，第3實施形態之半導體裝置包含有半導體基板SUB、閘極絕緣膜GO、閘極電極GE、層間絕緣膜ILD。第3實施形態之半體裝置包含有接觸插栓CP1、接觸插栓CP2、接觸插栓CP3、第1配線WL1、第2配線WL2、第3配線WL3、通路插栓VP1、通路插栓VP2、通路插栓VP3、第1導電膜FCL、第2導電膜SCL。在該等點，第3實施形態之半導體裝置與第2實施形態之半導體裝置共通。
第3實施形態之半導體裝置在第2導電膜SCL之結構的細節方面，不同於第2實施形態之半導體裝置。
第2導電膜SCL配置於第1層間絕緣膜ILD1上。第2導電膜SCL一體形成。用於第2導電膜SCL之材料為例如Al、Al合金等。用於第2導電膜SCL之材料宜與用於第1導電膜FCL之材料以及用於第2部分CP1b、第2部分CP2b、及第2部分CP3b之材料相同。
以下，說明第3實施形態之半導體裝置的製造方法。在以下，主要就不同於第2實施形態之半導體裝置的製造方法之點作說明，不反覆進行重複之說明。
第3實施形態之半導體裝置的製造方法具有前段製程S1、後段製程S2。又，後段製程S2具有第1層間絕緣膜形成製程S21、第1接觸插栓形成製程S22、第2層間絕緣膜形成製程S23、第2接觸插栓形成製程S24、第3層間絕緣膜形成製程S25、第3接觸插栓形成製程S26、配線形成製程S27。在該等點，第3實施形態之半導體裝置的製造方法與第2實施形態之半導體裝置的製造方法共通。
在第3實施形態之半導體裝置的製造方法中，第2接觸插栓形成製程S24於第1接觸插栓形成製程S22後且在第2層間絕緣膜形成製程S23前進行。關於此點，第3實施形態之半導體裝置的製造方法不同於第2實施形態之半導體裝置的製造方法。
在第2接觸插栓形成製程S24，進行第2部分CP1b、第2部分CP2b、第2部分CP3b、第1導電膜FCL及第2導電膜SCL之形成。在第2接觸插栓形成製程S24，第1，藉濺鍍等將構成第2部分CP1b、第2部分CP2b、第2部分CP3b、第1導電膜FCL及第2導電膜SCL之材料成膜。第2，藉光刻、蝕刻將成膜之構成第2部分CP1b、第2部分CP2b、第2部分CP3b、第1導電膜FCL及第2導電膜SCL的材料圖形化。藉以上，形成第2部分CP1b、第2部分CP2b、第2部分CP3b、第1導電膜FCL及第2導電膜SCL。
以下，說明第3實施形態之半導體裝置的效果。在以下，主要就不同於第2實施形態之半導體裝置的效果之點作說明，不反覆進行重複之說明。
在第3實施形態之半導體裝置中，由於第2導電膜SCL一體形成，故相較於第2導電膜SCL分割成複數之部分的第2實施形態之半導體裝置，可更提高第2導電膜SCL所致之場板效應。因此，根據第3實施形態之半導體裝置，可更改善關閉狀態崩潰電壓。
就本發明之實施形態作了說明，此次所揭示之實施形態應視為所有點係例示並非限制。本發明之範圍係根據申請專利範圍顯示，旨在包含與申請專利範圍均等之涵義及範圍內的所有變更。
BR‧‧‧基體區C‧‧‧源極汲極間容量CH1‧‧‧接觸孔CH1a‧‧‧第1部分CH1b‧‧‧第2部分CH1c‧‧‧第3部分CH2‧‧‧接觸孔CH2a‧‧‧第1部分CH2b‧‧‧第2部分CH2c‧‧‧第3部分CH3‧‧‧接觸孔CH3a‧‧‧第1部分CH3b‧‧‧第2部分CH3c‧‧‧第3部分CNR1‧‧‧接觸區CNR2‧‧‧接觸區CP1‧‧‧接觸插栓CP1a‧‧‧第1部分CP1b‧‧‧第2部分CP1c‧‧‧第3部分CP2‧‧‧接觸插栓CP2a‧‧‧第1部分CP2b‧‧‧第2部分CP2c‧‧‧第3部分CP3‧‧‧接觸插栓CP3a‧‧‧第1部分CP3b‧‧‧第2部分CP3c‧‧‧第3部分CR‧‧‧柱狀區DRA‧‧‧汲極區DRI‧‧‧漂移區ER‧‧‧元件區FCL‧‧‧第1導電膜FS‧‧‧第1面GE‧‧‧閘極電極GO‧‧‧閘極絕緣膜ILD‧‧‧層間絕緣膜ILD1‧‧‧第1層間絕緣膜ILD2‧‧‧第2層間絕緣膜ILD3‧‧‧第3層間絕緣膜L‧‧‧寬度L1‧‧‧距離L2‧‧‧距離PER‧‧‧外周區S‧‧‧溝之間隔SCL‧‧‧第2導電膜SCLa‧‧‧第1端SCLb‧‧‧第2端SR‧‧‧源極區SS‧‧‧第2面SUB‧‧‧半導體基板S1‧‧‧前段製程S2‧‧‧後段製程S21‧‧‧第1層間絕緣膜形成製程S22‧‧‧第1接觸插栓形成製程S23‧‧‧第2層間絕緣膜形成製程S24‧‧‧第2接觸插栓形成製程S25‧‧‧第3層間絕緣膜形成製程S26‧‧‧第3接觸插栓形成製程S27‧‧‧配線形成製程TR1‧‧‧溝TR2‧‧‧溝TR3‧‧‧溝VH1‧‧‧通路孔VP1‧‧‧通路插栓VP2‧‧‧通路插栓VP3‧‧‧通路插栓WL1‧‧‧第1配線WL1a‧‧‧第1部分WL1b‧‧‧第2部分WL2‧‧‧第2配線WL3‧‧‧第3配線WL3a‧‧‧第3端WL3b‧‧‧第4端II-II‧‧‧線III-III‧‧‧線IV-IV‧‧‧線XXIII-XXIII‧‧‧線XXIV-XXIV‧‧‧線XXV-XXV‧‧‧線XXVII-XXVII‧‧‧線XXVIII-XXVIII‧‧‧線
圖1係第1實施形態之半導體裝置的平面圖。 圖2係圖1之II-II的截面圖。 圖3係圖1之III-III的截面圖。 圖4係圖1之IV-IV的截面圖。 圖5係第1實施形態之半導體裝置的等效電路圖。 圖6係顯示第1實施形態之半導體裝置的製造方法之製程圖。 圖7係前段製程之元件區的第1實施形態之半導體裝置的截面圖。 圖8係前段製程之外周區的第1實施形態之半導體裝置的截面圖。 圖9係第1層間絕緣膜形成製程之元件區的第1實施形態之半導體裝置的截面圖。 圖10係第1層間絕緣膜形成製程之外周區的第1實施形態之半導體裝置的截面圖。 圖11係第1接觸插栓形成製程之元件區的第1實施形態之半導體裝置的截面圖。 圖12係第1接觸插栓形成製程之外周區的第1實施形態之半導體裝置的截面圖。 圖13係第2層間絕緣膜形成製程之元件區的第1實施形態之半導體裝置的截面圖。 圖14係第2層間絕緣膜形成製程之外周區的第1實施形態之半導體裝置的截面圖。 圖15係第2接觸插栓形成製程之元件區的第1實施形態之半導體裝置的截面圖。 圖16係第2接觸插栓形成製程之外周區的第1實施形態之半導體裝置的截面圖。 圖17係第3層間絕緣膜形成製程之元件區的第1實施形態之半導體裝置的截面圖。 圖18係第3層間絕緣膜形成製程之外周區的第1實施形態之半導體裝置的截面圖。 圖19係第3接觸插栓形成製程之元件區的第1實施形態之半導體裝置的截面圖。 圖20係第3接觸插栓形成製程之外周區的第1實施形態之半導體裝置的截面圖。 圖21係基體區與漂移區之交界附近的比較例之半導體裝置的截面圖。 圖22係第2實施形態之半導體裝置的上視圖。 圖23係圖22之XXIII-XXIII的截面圖。 圖24係圖22之XXIV-XXIV的截面圖。 圖25係圖22之XXV-XXV的截面圖。 圖26係第3實施形態之半導體裝置的上視圖。 圖27係圖26之XXVII-XXVII的截面圖。 圖28係圖26之XXVIII-XXVIII的截面圖。 圖29係圖26之XXIX-XXIX的截面圖。
BR‧‧‧基體區
CNR2‧‧‧接觸區
CP1‧‧‧接觸插栓
CP2‧‧‧接觸插栓
CP3‧‧‧接觸插栓
DRI‧‧‧漂移區
ER‧‧‧元件區
PER‧‧‧外周區
SR‧‧‧源極區
SUB‧‧‧半導體基板
VP1‧‧‧通路插栓
WL1‧‧‧第1配線
WL1a‧‧‧第1部分
WL1b‧‧‧第2部分
WL2‧‧‧第2配線
WL3‧‧‧第3配線
WL3a‧‧‧第3端
WL3b‧‧‧第4端
II-II‧‧‧線
III-III‧‧‧線
IV-IV‧‧‧線

Claims (12)

  1. 一種半導體裝置，包含： 半導體基板，具有第1面、及該第1面之反面亦即第2面； 第1配線及第2配線，配置於該第1面上； 第1導電膜，電性連接於該第1配線；及 閘極電極； 該半導體基板具有位於該第1面的第1導電型之源極區、位於該第2面的該第1導電型之汲極區、位於該汲極區上的該第1導電型之漂移區、被該源極區與該漂移區所包夾之該第1導電型之相反導電型的第2導電型之基體區； 該漂移區配置成俯視時包圍該基體區； 該第1配線具有配置成俯視時跨越該漂移區與該基體區的交界且電性連接於該漂移區之第1部分； 該閘極電極與被該源極區及該漂移區包夾之該基體區絕緣且對向； 該第2配線與該源極區電性連接； 該第1導電膜與該第2配線絕緣且對向。
  2. 如申請專利範圍第1項之半導體裝置，更包含： 第2導電膜，其配置成跨越該交界且電性連接於該閘極電極。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該第2導電膜沿著該交界延伸。
  4. 如申請專利範圍第2項之半導體裝置，其中， 該第2導電膜配置成俯視時，與該第1部分重疊。
  5. 如申請專利範圍第2項之半導體裝置，其中， 該第2導電膜具有位於該汲極區上之第1端、及該第1端之相反側的一端亦即第2端； 該交界與該第1端之距離為3μm以上， 該交界與該第2端之距離為3μm以上。
  6. 如申請專利範圍第2項之半導體裝置，其中， 該第1導電膜與該第2導電膜位於同一層內，且以同一材料構成。
  7. 如申請專利範圍第2項之半導體裝置，更包含： 第3配線，配置於該第1面上，且電性連接於該閘極電極； 該第3配線跨越該交界，且沿著該交界延伸， 該第3配線具有第3端、及與該第3端拉開間隔配置之第4端， 該第1部分俯視時通過該第3端與該第4端之間。
  8. 如申請專利範圍第7項之半導體裝置，其中， 該第3配線在該第3端及該第4端係電性連接於該第2導電膜。
  9. 如申請專利範圍第2項之半導體裝置，更包含： 層間絕緣膜，其配置於該第1面上； 於該層間絕緣膜中設有埋入該第2導電膜之至少1個以上的溝。
  10. 如申請專利範圍第9項之半導體裝置，其中， 該溝之數目為複數， 該溝之寬度除以彼此相鄰之該溝的間隔所得之值為0.5以上1以下。
  11. 如申請專利範圍第10項之半導體裝置，其中， 該溝之該寬度為0.2μm以上，0.4μm以下。
  12. 如申請專利範圍第2項之半導體裝置，其中， 該第2導電膜係一體形成。
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