TW201709522A - 半導體裝置 - Google Patents

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TW201709522A
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mosfet
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junction fet
electrically connected
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豊田久志
山崎幸一
新井耕一
關達弘
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瑞薩電子股份有限公司
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Abstract

本發明之目的係使半導體裝置的性能提昇。本發明之半導體裝置包括：常開型之接面FET（Field Effect Transistor；場效電晶體）3，具備閘極電極3g、源極電極3s、及汲極電極3d；以及常閉型之MOSFET（Metal Oxide Semiconductor Field Effect Transistor；金屬氧化物半導體場效電晶體）4，具備閘極電極4g、源極電極4s、及汲極電極4d。接面FET3的源極電極3s係與MOSFET4的汲極電極4d電性連接，藉以將接面FET3與MOSFET4串聯連接。接面FET3的閘極電極3g係與MOSFET4的閘極電極4g電性連接。

Description

半導體裝置
本發明係關於半導體裝置，能合宜使用在例如功率半導體裝置及使用其之系統。
由工作電壓高、且能流通大電流之場效電晶體（Field Effect Transistor：FET）即所謂功率電晶體構成之切換元件廣泛使用在資訊設備、家電、車載設備等之電源、或電動機驅動裝置等。
就如此切換元件而言，例舉使用疊接（Cascode）連接方式的切換元件。使用疊接連接方式的切換元件例如具備常開型之接面FET（Junction Field Effect Transistor：JFET）、常閉型之MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體），且常開型之接面FET與常閉型之MOSFET係串聯連接。
日本特表2014－512765號公報（專利文獻1）揭示以下技術，在開關具備第1常開半導體裝置、第1常閉半導體裝置，且第1常開半導體裝置的源極連接至第1常閉半導體裝置的汲極。
日本專利5012930號公報（專利文獻2）揭示以下技術，在混合動力元件具備常開型之SiC－JFET、常閉型之Si－MOSFET，且藉由連接SiC－JFET的源極與Si－MOSFET的汲極，而將SiC－JFET與Si－MOSFET疊接連接。
日本特開2014－3110號公報（專利文獻3）揭示以下技術，在半導體裝置具備：常閉型之矽電晶體；以及常開型之化合物電晶體，其源極、汲極路徑係經由矽電晶體的源極、汲極路徑而連結至一對端子之間。 ［先前技術文獻］ ［專利文獻］
日本特表2014－512765號公報 日本專利5012930號公報 日本特開2014－3110號公報
〔發明所欲解決之問題〕 接面FET係常開型之接面FET之情形下，即使於接面FET為導通（ON）狀態時，電荷載體亦自源極層通過與閘極層相鄰的部分之漂移層而流至汲極區域。但是，施加在接面FET的閘極層之電壓係0V時，接面FET之中與閘極層相鄰的部分之漂移層容易形成空乏層。因此，漂移層中之能流通電荷載體之部分的寬度亦即所謂實效源極寬度變窄，接面FET的ON電阻（導通電阻）增加。
另一方面，為了降低接面FET的ON電阻，則例如於擴大相鄰的二個閘極層彼此的間隔之情形下，接面FET的耐壓下降。如上所述，在接面FET之中，不易使耐壓提昇並降低ON電阻。因此，在具備疊接連接之接面FET與MOSFET之半導體裝置之中，亦不易使耐壓提昇並降低ON電阻，無法提昇半導體裝置的特性。
其他目的與新穎特徵當可由本說明書之記敘及附加圖式瞭解。 〔解決問題之方式〕
依據本發明之一實施形態，半導體裝置包括常開型之接面FET、常閉型之MOSFET。接面FET的源極電極係與MOSFET的汲極電極電性連接，藉以使接面FET與MOSFET串聯連接。接面FET的閘極電極係與MOSFET的閘極電極電性連接。
又，依據本發明之其他實施形態，半導體裝置包括：常開型之接面FET；常閉型之MOSFET；以及電壓施加部，將電壓施加至接面FET的閘極電極。接面FET的源極電極係與MOSFET的汲極電極電性連接，藉以使接面FET與MOSFET串聯連接。於MOSFET為導通狀態時，電壓施加部將「與使接面FET為斷開（OFF）狀態之際施加至接面FET的閘極電極之電壓的極性相反極性的電壓」，施加至接面FET的閘極電極。 〔發明之效果〕
依據本發明之一實施形態，能使半導體裝置的性能提昇。
〔實施發明之較佳形態〕 以下實施形態之中，為方便起見，於有其必要時，分割為多數個區段或實施形態而說明，但於已特別明示之情形以外，此等非彼此無關，而係一者為另一者的一部分或全部的變形例、詳細、補足說明等關係。
又，以下實施形態之中，提及元件的數等（包括個數、數値、量、範圍等）之情形下，於已特別明示之情形及原理上明顯限定於特定數之情形等以外，不限定於該特定數，可係特定數以上亦可係以下。
再者，以下實施形態之中，於已特別明示之情形及吾人認為原理上明顯須要之情形等以外，該構成元件（包括元件步驟等）當然並非必要。同樣地，以下實施形態之中，提及構成元件等的形狀、位置關係等時，於已特別明示之情形及吾人認為原理上明顯為並非如此之情形等以外，定為包括實質上與該形狀等近似或類似者等。此件於上述數値及範圍亦同樣。
以下，基於圖式而詳細說明代表性實施形態。此外，於用以說明實施形態的全部圖式之中，對具備同一功能的構件標註同一符號，省略其重複的說明。又，以下實施形態，於特別須要時以外，原則上不重複同一或同樣部分的說明。
再者，於實施形態使用的圖式之中，會有為了容易觀察圖式而即使是係剖面圖亦省略影線之情形。又，亦會有為了容易觀察圖式而即使是俯視圖亦標註影線之情形。
又，以下實施形態之中，將半導體裝置包含MOSFET之範例加以舉例說明，其中，該MOSFET係MISFET（Metal Insulator Semiconductor Field Effect Transistor；金屬絕緣半導體場效電晶體）的一種。然而，半導體裝置亦可包含MOSFET以外之各種MISFET。
（實施形態1） 以下，一面參照圖式一面詳細說明實施形態1之半導體裝置。
＜半導體裝置的電路構成＞ 首先，說明本實施形態1之半導體裝置的電路構成。圖1及圖2係顯示實施形態1之半導體裝置的構成之電路圖。
如圖1所示，半導體裝置包括半導體晶片1、半導體晶片2、端子G、端子D。半導體晶片1形成有常開型之接面FET3，半導體晶片2形成有常閉型之MOSFET4。接面FET3包括閘極電極3g、源極電極3s、及汲極電極3d。MOSFET4包括閘極電極4g、源極電極4s、及汲極電極4d。能將接面FET3定為n通道型之接面FET、並將MOSFET4定為n通道型的MOSFET。
本案說明書之中，常開型之FET係指下述FET：電壓不施加至閘極電極時，係已導通的狀態即導通狀態，且電流在源極電極與汲極電極之間流通。另一方面，常閉型之FET係指下述FET：電壓不施加至閘極電極時，係未導通的狀態即亦即斷開狀態，且電流不在源極電極與汲極電極之間流通。
因此，常開型之接面FET3係指下述接面FET：電壓不施加至閘極電極3g時，亦即閘極電極3g的電位係接地電位（0V）時，為導通狀態。舉例而言，於常開型之接面FET3係n通道型之接面FET的情形下，閾値電壓為負。
又，常閉型之MOSFET4係指下述MOSFET：電壓不施加至閘極電極4g時，亦即閘極電極4g的電位係接地電位（0V）時，為斷開狀態。舉例而言，於常閉型之MOSFET4係n通道型之MOSFET的情形下，閾値電壓為正。
此外，亦將圖1所示之本實施形態1的半導體裝置稱作切換元件SW（以下各變形例及各實施形態之中亦同樣）。
接面FET3的源極電極3s與MOSFET4的汲極電極4d電性連接，接面FET3的汲極電極3d與端子D電性連接。MOSFET4的閘極電極4g例如經由輸入電阻即電阻R1而與端子G電性連接，且MOSFET4的源極電極4s係接地。亦即，MOSFET4的源極電極4s的電位相等於接地電位。
因此，接面FET3與MOSFET4係在端子D與接地電位之間串聯連接。如此連接稱為疊接連接。亦即，半導體裝置包括在端子D與接地電位之間疊接連接之接面FET3與MOSFET4。
如同前述，接面FET3係n通道型之接面FET，且MOSFET4係n通道型之MOSFET。於如此情形下，接面FET3的源極電極3s係與MOSFET4的汲極電極3d電性連接，而能藉以將接面FET3與MOSFET4疊接連接，亦即串聯連接。
此外，於接面FET3係n通道型之接面FET、且MOSFET4係p通道型之MOSFET之情形下，接面FET3的源極電極3s與MOSFET4的源極電極4s電性連接。
MOSFET4的汲極電極4d與源極電極4s之間，連接有二極體5。二極體5的陽極5a與MOSFET4的源極電極4s電性連接，二極體5的陰極5c與MOSFET4的汲極電極4d電性連接。此二極體5係形成在MOSFET4的構造上之寄生二極體。
合宜而言，MOSFET4包括由矽（Si）構成之半導體區域，且接面FET3包括由能隙大於矽（Si）之半導體例如碳化矽（SiC）構成之半導體區域。藉此，能使接面FET3的耐壓較MOSFET4的耐壓提昇。又，具備疊接連接之接面FET3與MOSFET4之半導體裝置的耐壓，係由具備較MOSFET4的耐壓更大耐壓之接面FET3所決定。因此，接面FET3能例如藉由包括由碳化矽（SiC）構成之半導體區域，而使半導體裝置的耐壓提昇。
本實施形態1之中，接面FET3的閘極電極3g與MOSFET4的閘極電極4g電性連接。
於此，吾人考慮例如施加15V左右的正電壓至端子G亦即MOSFET4的閘極電極4g，而使MOSFET4導通亦即導通狀態之情形。如此情形下，亦對於接面FET3的閘極電極3g，施加「與施加至MOSFET4的閘極電極4g的電壓相等、或較施加至MOSFET4的閘極電極4g的電壓更小之正電壓」。因此，如同使用後述圖12及圖13說明，能降低接面FET3的ON電阻。因此，能使半導體裝置的耐壓提昇並降低ON電阻。
此外，對於端子G亦即MOSFET4的閘極電極4g例如施加0V左右的電壓而使MOSFET4為阻斷亦即斷開狀態時，亦對於接面FET3的閘極電極3g施加「與施加至MOSFET4的閘極電極4g的電壓約略相等的電壓」。因為接面FET3係常開型之接面FET，所以此時接面FET3亦為導通狀態，但與接面FET3疊接連接之MOSFET4為斷開狀態，因此電流亦不流至接面FET3。
合宜而言，半導體裝置包括：電壓控制元件6，將施加至接面FET3的閘極電極3g之電壓加以控制；且接面FET3的閘極電極3g經由電壓控制元件6而與MOSFET4的閘極電極4g電性連接。藉此，能控制成對於接面FET3的閘極電極3g，施加「與施加至MOSFET4的閘極電極4g之電壓例如15V左右的電壓不同之電壓」。
此外，將在實施形態1的第2變形例使用後述之圖15說明，電壓控制元件6亦可係：電壓施加部6a，將電壓施加至接面FET3的閘極電極3g。於MOSFET4為導通狀態時，電壓施加部6a將「與為了使接面FET3為斷開狀態而施加至接面FET3的閘極電極3g之電壓的極性相反極性的電壓」，施加至接面FET3的閘極電極3g。換言之，於MOSFET4為導通狀態時，電壓施加部6a將「與使接面FET3為斷開狀態之際施加至接面FET3的閘極電極3g之電壓的極性相反極性的電壓」，施加至接面FET3的閘極電極3g。又，此時，接面FET3的閘極電極3g成為經由電壓施加部6a而與MOSFET4的閘極電極4g電性連接。
如圖1所示，電壓控制元件6亦即電壓施加部6a例如包含電阻R2、二極體DI1。接面FET3的閘極電極3g經由電阻R2而與端子G電性連接。亦即，接面FET3的閘極電極3g經由電阻R2而與MOSFET4的閘極電極4g電性連接。二極體DI1的陽極8a與電阻R2的閘極電極3g側電性連接，且二極體DI1的陰極8c接地。二極體DI1例如包括由p型矽與n型矽構成之pn接面。
如此情形下，於施加例如15V左右的正電壓至端子G亦即MOSFET4的閘極電極4g而使MOSFET4為導通狀態時，電流自端子G通過電阻R2及二極體DI1而流通。而且，施加至二極體DI1的陽極8a的電壓相等於二極體DI1的內建電位。如同前述，於二極體DI1具備例如由p型矽與n型矽構成之pn接面之情形下，二極體DI1的內建電位係由矽的能隙即1.17eV決定，且係0.6～0.7V左右的固定値。
因此，施加與二極體DI1的內建電位相等的固定電壓至接面FET3的閘極電極3g。如此情形下，能降低接面FET3的ON電阻，此外能穩定並控制接面FET3的ON電阻。
電阻R2的大小不特別限定，例如能使其比電阻R1大100倍左右，而為5～10KΩ左右。藉此，容易將上述之相等於二極體DI1的內建電位之電壓施加至閘極電極3g。
另一方面，於MOSFET4為斷開狀態時，例如將0V的電壓施加至MOSFET4的閘極電極4g，藉以亦將0V的電壓施加至接面FET3的閘極電極3g。
此外，本實施形態1之半導體裝置的電路構成，亦可取代圖1的電路圖所示者，而係圖2的電路圖所示者。亦即，本實施形態1的半導體裝置亦可包括端子S，且MOSFET4的源極電極4s亦可與端子S電性連接。此時，接面FET3與MOSFET4成為在端子D與端子S之間串聯連接，即疊接連接。而且，半導體裝置在端子D與端子S之間包括疊接連接之接面FET3與MOSFET4。
又，二極體DI1的陰極8c亦可如圖1所示地未接地，且亦可如圖2所示地與MOSFET4的源極電極4s電性連接。
又，如使用後述圖9而說明，本實施形態1的半導體裝置亦可包括晶片7、晶片8、晶片9。晶片7包含電阻R2，晶片8包含二極體DI1，晶片9包含電阻R1。
＜形成有接面FET之半導體晶片的構成＞ 其次，說明形成有接面FET3之半導體晶片1的構成。圖3係將實施形態中之形成有接面FET之半導體晶片的構成加以顯示之俯視圖。圖4係將實施形態1中之形成有接面FET之半導體晶片的構成加以顯示之主要部分剖面圖。為了容易理解，圖3顯示去除表面保護膜19（參照圖4）而透視的狀態。圖4係沿著圖3的A－A線之剖面圖。又，圖4藉由箭號E1而表示接面FET3為導通狀態時電子流在接面FET3中的形態。
以下，就接面FET3而言，將形成在碳化矽（SiC）基板之縱型FET為例表示說明。
如圖3及圖4所示，接面FET3亦即半導體晶片1包括前述之閘極電極3g、源極電極3s、及汲極電極3d，此外包括n＋ 型半導體基板11、n－ 型漂移層12、n＋ 型源極層13、及p型閘極層14。n＋ 型半導體基板11係由SiC構成之半導體基板，且n－ 型漂移層12、n＋ 型源極層13、及p型閘極層14係例如由SiC構成之半導體區域。亦即，接面FET3包括由SiC構成之半導體基板、形成在此半導體基板之由SiC構成之半導體區域。又，半導體晶片1包括n＋ 型半導體基板11、形成在n＋ 型半導體基板11之接面FET3。
n＋ 型半導體基板11係成為接面FET3的汲極區域之半導體區域。n＋ 型半導體基板11包括：主面11a側的單元形成區域AR31、主面11a側的周邊區域AR32。單元形成區域AR31係形成接面FET3之區域。周邊區域AR32配置在較單元形成區域AR31更靠n＋ 型半導體基板11的周邊側。
單元形成區域AR31及周邊區域AR32之中，n＋ 型半導體基板11的主面11a上形成有相較於n＋ 型半導體基板11而低雜質濃度之n－ 型漂移層12。單元形成區域AR31之中，n－ 型漂移層12的上層部以固定間隔複數形成有相較於n－ 型漂移層12而高雜質濃度之n＋ 型源極層13。n＋ 型源極層13係成為接面FET3的源極區域之半導體區域。此等n＋ 型源極層13在n＋ 型半導體基板11主面11a內沿著第1方向（垂直於圖4紙面的方向）而延展為直條狀。
位在相鄰的n＋ 型源極層13之間的部分之n－ 型漂移層12的表面亦即頂面，形成有溝槽部15。於俯視下，溝槽部15形成在與n＋ 型源極層1相鄰的部分之n－ 型漂移層12，且沿著n＋ 型源極層13的延展方向（第1方向）配置。溝槽部15的底部所露出的部分之n－ 型漂移層12形成有p型閘極層14。亦即，p型閘極層14係沿著n＋ 型源極層13的延展方向（第1方向）而形成。又，溝槽部15的側壁形成有例如由矽氧化膜構成之側壁間隔件16。此外，位在側壁間隔件16下的部分之n－ 型漂移層12，亦可鄰接於p型閘極層14地形成有n型逆摻雜層（圖示中省略）。
又，本案說明書之中，於俯視下係指從垂直於半導體基板的主面之方向而觀察之情形。
圖4所示的範例之中，溝槽部15的底面位在較n＋ 型源極層13更下方，且溝槽部15的側壁形成有由絕緣材料即氧化矽構成之側壁間隔件16。因此，p型閘極層14未接觸n＋ 型源極層13。
在具備如此構成之接面FET3之中，能使用垂直離子植佈法而將雜質摻雜至溝槽部15的底部所露出的部分之n－ 型漂移層12，藉以形成p型閘極層14。
單元形成區域AR31之中，n＋ 型源極層13的表面亦即頂面，形成有由鎳矽化物膜構成之源極接觸層17s，p型閘極層14的表面亦即頂面，形成有由鎳矽化物膜構成之閘極接觸層17g。又，周邊區域AR32之中，從側壁間隔件16露出的部分之p型閘極層14的表面亦即頂面，形成有鎳矽化物膜構成之閘極接觸層17g。
形成層間絕緣膜18，用以覆蓋在頂面形成有源極接觸層17s之n＋ 型源極層13。層間絕緣膜18例如係由矽氧化膜構成。此外，單元形成區域AR31之中，層間絕緣膜18形成為覆蓋下者：在頂面形成有源極接觸層17s之n＋ 型源極層13；以及在頂面形成有閘極接觸層17g之p型閘極層14。另一方面，周邊區域AR32之中，層間絕緣膜18形成為覆蓋下者：在頂面形成有閘極接觸層17g之p型閘極層14；以及n－ 型漂移層12。
單元形成區域AR31之中，層間絕緣膜18形成有貫穿層間絕緣膜18而到達源極接觸層17s之接觸孔18s。單元形成區域AR31之中，接觸孔18s的內部及層間絕緣膜18上形成有源極電極3s。因此，源極接觸層17s經由接觸孔18s而與源極電極3s電性連接。源極電極3s例如由以鋁（Al）為主成分的金屬膜構成。此外，源極電極3s以鋁為主成分，意指源極電極3s中之鋁的重量比為50％以上。
另一方面，周邊區域AR32之中，層間絕緣膜18形成有貫穿層間絕緣膜18而到達閘極接觸層17g之接觸孔18g。周邊區域AR32之中，接觸孔18g的內部及層間絕緣膜18上，與源極電極3s同層地形成有閘極電極3g。因此，閘極接觸層17g經由接觸孔18g而與閘極電極3g電性連接。閘極電極3g係由與源極電極3s同層之金屬膜構成，例如由以鋁為主成分之金屬膜構成。
單元形成區域AR31及周邊區域AR32之中，層間絕緣膜18上形成有表面保護膜19，用以覆蓋源極電極3s及閘極電極3g。單元形成區域AR31之中，表面保護膜19形成有貫穿表面保護膜19而到達源極電極3之開口部19s，且藉由開口部19s的底部所露出之源極電極3s而形成源極墊片。又，周邊區域AR32之中，形成有貫穿表面保護膜19而到達閘極電極3g之開口部19g，且藉由開口部19g的底部所露出之源極電極3g而形成閘極墊片。
此外，周邊區域AR32形成有以電場緩和為目的之p－ 型終端層20。p－ 型終端層20係在周邊區域AR32將雜質離子植佈在n－ 型漂移層12而形成之p型半導體區域。
又，周邊區域AR32之中，p－ 型終端層20的更外側亦即n＋ 型半導體基板11的外周部形成有護環配線21（參照圖3）及n＋ 型護環層（圖示中省略）作為護環。護環配線21係由與源極電極3s及閘極電極3g同層之金屬膜構成，例如由以鋁為主成分之金屬膜構成。n＋ 型護環層（圖示中省略）係在周邊區域AR32將雜質離子植佈在n＋ 型半導體基板11的外周部的主面11a上的n－ 型漂移層12而形成之n型半導體區域。
n＋ 型半導體基板11的背面11b形成有汲極電極3d。汲極電極3d例如由以鎳矽化物為主成分之導電膜構成。如上所述，本實施形態1中之接面FET3係作為三端子元件之切換元件，此三端子元件具備設在n＋ 型半導體基板11的主面11a側之源極電極3s及閘極電極3g、設在n＋ 型半導體基板11的背面11b側之汲極電極3d。
＜形成有MOSFET之半導體晶片的構成＞ 其次，說明形成有MOSFET4之半導體晶片2的構成。圖5係將實施形態1中之形成有MOSFET之半導體晶片的構成加以顯示之俯視圖。圖6係將實施形態1中之形成有MOSFET之半導體晶片的構成加以顯示之主要部分剖面圖。為了容易理解，圖5顯示去除表面保護膜39（參照圖6）而透視之狀態。圖6係沿著圖5的B－B線之剖面圖。以下就MOSFET4而言，將形成在矽（Si）基板之縱型MOSFET為例表示說明。
如圖5及圖6所示，MOSFET4亦即半導體晶片2包括前述之閘極電極4g、源極電極4s、及汲極電極4d，此外包括n＋ 型半導體基板31、n－ 型漂移層32、n＋ 型源極層33、p型主體層34、及溝槽式閘極電極4tg。n＋ 型半導體基板31係由Si構成之半導體基板，n－ 型漂移層32、n＋ 型源極層33、及p型主體層34係例如由Si構成之半導體區域。亦即，MOSFET4包括由Si構成之半導體基板、形成在此半導體基板之由Si構成之半導體區域。又，半導體晶片2包括n＋ 型半導體基板31、形成在n＋ 型半導體基板31之MOSFET4。
n＋ 型半導體基板31係成為MOSFET4的汲極區域之半導體區域。n＋ 型半導體基板31包括主面31a側的單元形成區域AR41、主面31a側的周邊區域AR42。單元形成區域AR41係形成MOSFET4之區域。周邊區域AR42配置在較單元形成區域AR41更靠n＋ 型半導體基板31的周邊側。
單元形成區域AR41及周邊區域AR42之中，n＋ 型半導體基板31的主面31a上形成有相較於n＋ 型半導體基板31低雜質濃度之n－ 型漂移層32。單元形成區域AR41及周邊區域AR42之中，n－ 型漂移層32的上層部形成有p型主體層34。p型主體層34係成為MOSFET4的通道區域之半導體區域。
單元形成區域AR41之中，p型主體層34的上層部形成有相較於n－ 型漂移層32高雜質濃度之n＋ 型源極層33。n＋ 型源極層33係成為MOSFET4的源極區域之半導體區域。
單元形成區域AR41之中，n＋ 型源極層33及p型主體層34形成有貫穿n＋ 型源極層33及p型主體層34而到達n－ 型漂移層32之溝槽部35。單元形成區域AR41之中，溝槽部35的內壁及n＋ 型源極層33上形成有例如由矽氧化膜構成之絕緣膜36。形成在溝槽部35的內壁的部分之絕緣膜36係閘極絕緣膜。絕緣膜36上形成有例如由利用離子植佈而導入有雜質之多結晶矽膜構成之導電膜37。又，溝槽部35內之中，絕緣膜36上形成有由埋入溝槽部35之導電膜37構成之溝槽式閘極電極4tg。
此外，周邊區域AR42之中，n－ 型漂移層32上及p型主體層34上形成有絕緣膜36，絕緣膜36上形成有導電膜37，且形成有由絕緣膜36上所形成之導電膜37構成之護環層37g。
單元形成區域AR41及周邊區域AR42之中，n－ 型漂移層32上、n＋ 型源極層33上、及p型主體層34上形成有層間絕緣膜38，用以覆蓋絕緣膜36及導電膜37。層間絕緣膜38例如由矽氧化膜構成。此外，單元形成區域AR41之中，層間絕緣膜38形成為在n＋ 型源極層33上覆蓋絕緣膜36及溝槽式閘極電極4tg。另一方面，周邊區域AR32之中，層間絕緣膜38形成為在n－ 型漂移層32上及p型主體層34上覆蓋絕緣膜36及護環層37g。
單元形成區域AR41之中，層間絕緣膜38形成有貫穿層間絕緣膜38及n＋ 型源極層33而到達p型主體層34之接觸孔38s。單元形成區域AR41之中，接觸孔38s的內部及層間絕緣膜38上形成有源極電極4s。因此，n＋ 型源極層33及p型主體層34經由接觸孔38s而與源極電極4s電性連接。源極電極4s例如由以鋁（Al）為主成分之金屬膜構成。
另一方面，周邊區域AR42之中，層間絕緣膜38形成有貫穿層間絕緣膜38而到達護環層37g之接觸孔38g。周邊區域AR32之中，接觸孔38g的內部及層間絕緣膜38上，與源極電極4s同層地形成有護環配線4w。又，圖示中省略，但溝槽式閘極電極4tg與護環配線4w電性連接，且護環配線4w與閘極電極4g電性連接。因此，溝槽式閘極電極4tg經由護環層37g、接觸孔38g、及護環配線4w而與閘極電極4g電性連接。護環配線4w係由與源極電極4s同層之金屬膜構成，例如由以鋁為主成分之金屬膜構成。
單元形成區域AR41及周邊區域AR42之中，層間絕緣膜38上形成有表面保護膜39，用以覆蓋源極電極4s及護環配線4w。單元形成區域AR41之中，表面保護膜39形成有貫穿表面保護膜39而到達源極電極4s之開口部39s（參照圖5），且藉由開口部39s的底部所露出之源極電極4s而形成有源極墊片。又，周邊區域AR42之中，形成有貫穿表面保護膜39而到達閘極電極4g之開口部39g（參照圖5），且藉由開口部39g的底部所露出之閘極電極4g而形成有閘極墊片。
n＋ 型半導體基板31的背面31b形成有汲極電極4d。汲極電極4d例如由以鎳矽化物為主成分之導電膜構成。如上所述，本實施形態1中之MOSFET4係作為三端子元件之切換元件，此三端子元件具備設在n＋ 型半導體基板31的主面31a側之源極電極4s及閘極電極4g、設在n＋ 型半導體基板31的背面31b側之汲極電極4d。
＜使用半導體裝置之電子系統＞ 其次，說明使用本實施形態1之半導體裝置的電子系統。圖7係將使用實施形態1之半導體裝置的電子系統的一範例加以顯示之電路區塊圖。
如圖7所示，使用本實施形態1之半導體裝置之電子系統，例如包括交流電動機即電動機MOT等負載、反向器INV、PFC（Power Factor Correction；功率因數校正）電路PC、電容元件CD、換流器CNV、電源PS、控制電路CTC、閘極驅動器DRV。如此電子系統例如係空氣調節機等空調系統。就電動機MOT而言，於此使用三相電動機。三相電動機構成為藉由相位不同之三相的電壓驅動。
圖7所示之電子系統之中，電源PS經由換流器CNV、PFC電路PC、及電容元件CD，而連接至反向器INV，且換流器CNV的直流電壓亦即直流電力係供給至反向器INV。因為使換流器CNV插設在電源PS與反向器INV之間，所以電源PS的交流電壓係在換流器CNV轉換為適合電動機驅動之直流電壓後供給至反向器INV。PFC電路PC包括電感器41、FRD（Fast Recovery Diode；快速回復二極體）42、IGBT（Insulated Gate Bipolar Transistor；絕緣閘極雙極性電晶體）43、及PFC－IC（Integrated Circuit；積體電路）44，且係使電源的功率因數接近1之電路。
反向器INV之中，經由閘極驅動器DRV而連接有控制電路CTC，且基於來自控制電路CTC的控制信號而控制閘極驅動器DRV，並藉由來自閘極驅動器DRV的控制信號而控制反向器INV。亦即，直流電力自電源PS經由換流器CNV及PFC電路PC而供給至反向器INV。而且，所供給之直流電壓亦即直流電力，能藉由控制電路CTC及閘極驅動器DRV所控制之反向器INV，轉換成交流電壓亦即交流電力，而供給至電動機MOT，並驅動電動機MOT。
控制電路CTC例如內建有如MCU（Micro Controller Unit；微控制器單元）之控制用的半導體晶片。
圖7所示之電子系統例如係空調系統之情形下，電動機MOT係空氣調節機的室外機的壓縮機所具備之電動機或風扇電動機。
舉例而言，如使用圖8及圖9而說明，藉由反向器INV與閘極驅動器DRV形成智慧型電力模組MOD1。或者，例如使用圖10及圖11而說明，藉由反向器INV而形成電力模組MOD2。
圖7所示之例之中，電動機MOT係由U相PH1、V相PH2、及W相PH3構成之三相電動機。因此，反向器INV亦對應於由U相PH1、V相PH2、及W相PH3構成之三相。如此對應於三相之反向器INV合計具備六個由本實施形態1的半導體裝置構成之切換元件SW。亦即，電子系統具備多數個切換元件SW，且多數個切換元件SW各自具備接面FET3（參照圖1）、MOSFET4（參照圖1），且藉由此等多數個切換元件SW形成反向器INV。而且，藉由反向器INV驅動電動機MOT。
此外，於電動機MOT係二相電動機之情形下，反向器INV合計具備四個由本實施形態1的半導體裝置構成之切換元件SW。
將反向器INV中之較電動機MOT的輸入電位更靠電源電位VDD側稱作高側。又，將反向器INV之中較電動機MOT的輸入電位更靠接地電位GND側稱作低側。圖7所示之例之中，使用三個切換元件SW1作為高側的切換元件SW，且使用三個切換元件SW2作為低側的切換元件SW。
高側的三個切換元件SW1各自的端子D、端子S、及端子G之中，端子D與端子P電性連接，端子S連接至朝電動機MOT的輸出端子即端子U、V、及W之任一個，端子G與閘極驅動器DRV電性連接。又，低側的三個切換元件SW2各自的端子D、端子S、及端子G之中，端子D與朝電動機MOT之輸出端子即端子U、V、及W之任一者電性連接，端子S與端子N電性連接，端子G與閘極驅動器DRV電性連接。
閘極驅動器DRV驅動切換元件SW1及SW2，俾使U相PH1、V相PH2、及W相PH3各相之中，高側的切換元件SW1之導通狀態或斷開狀態、低側的切換元件SW2之導通狀態或斷開狀態交互切換。藉此，反向器INV由直流電壓生成交流電壓，且將直流電力轉換為交流電力。電動機MOT係由此交流電力而驅動。
＜智慧型電力模組＞ 其次，說明使用本實施形態1之半導體裝置之智慧型電力模組。圖8係將使用實施形態1之半導體裝置之智慧型電力模組的一範例加以顯示之電路區塊圖。圖9係將使用實施形態1之半導體裝置之智慧型電力模組的一範例加以示意性顯示之上視圖。此外，圖9顯示去除封裝樹脂而透視之狀態。
使用本實施形態1之半導體裝置之智慧型電力模組，係藉由圖7所示之反向器INV、閘極驅動器DRV而形成。
如圖8所示，智慧型電力模組MOD1包括驅動器區塊DB1、反向器INV。驅動器區塊DB1包括閘極驅動器DRV。反向器INV與圖7所示之反向器INV同樣地包括三個高側的切換元件SW1、三個低側的切換元件SW2。
又，智慧型電力模組MOD1包括端子51～端子75。其中，端子51及75均係不與外部連接之端子NC。端子55係輸入用以將U相的高側的切換元件SW1加以控制的控制信號之端子UP。端子56係輸入用以將V相的高側的切換元件SW1加以控制的控制信號之端子VP。端子57係輸入用以將W相的高側的切換元件SW1加以控制的控制信號之端子WP。
端子58及63係輸入電源電位之端子VDD1。端子59及66係連接至接地電位之端子VSS。端子60係輸入用以將U相的低側的切換元件SW2加以控制之控制信號之端子UN。端子61係輸入用以將V相的低側的切換元件SW2加以控制之控制信號之端子VN。端子62係輸入用以將W相的低側的切換元件SW2加以控制之控制信號之端子WN。端子64係錯誤（Error）輸出之端子FO。端子67係過熱保護用端子OT。
端子74係輸入反向器INV的電源電位VDD之端子P。端子73係輸出U相之端子U，端子72係輸出V相之端子V，端子71係輸出W相之端子W。端子70係U相連接至接地電位之端子NU，端子69係V相連接至接地電位之端子NV，端子68係W相連接至接地電位之端子NW。
再者，智慧型電力模組MOD1如圖9所示，包括配線基板81、絕緣板82。配線基板81形成有墊片52p～67p，且墊片52p～67p與端子52～67分別藉由接合線WA而連接。
各切換元件SW中之包含電阻R2之晶片7、各切換元件SW中之包含二極體DI1之晶片8、及各切換元件SW中之包含電阻R1之晶片9係裝配在配線基板81上。
三個高側的切換元件SW1各自所含之半導體晶片1（接面FET3）裝配在作為引腳之端子74上，三個高側的切換元件SW1各自所含之半導體晶片2（MOSFET4）分別隔著絕緣板82而裝配在端子74上。
U相的低側的切換元件SW2所含之半導體晶片1（接面FET3）裝配在作為引腳之端子73上，U相的低側的切換元件SW2所含之半導體晶片2隔著絕緣板82而裝配在端子73上。
V相的低側的切換元件SW2所含之半導體晶片1（接面FET3）裝配在作為引腳之端子72上，V相的低側的切換元件SW2所含之半導體晶片2隔著絕緣板82而裝配在端子72上。
W相的低側的切換元件SW2所含之半導體晶片1（接面FET3）裝配在作為引腳之端子71上，W相的低側的切換元件SW2所含之半導體晶片2隔著絕緣板82而裝配在端子71上。
六個切換元件SW各者之中，半導體晶片1（接面FET3）的閘極電極3g經由接合線WA而與形成在配線基板81之墊片3gp電性連接。
六個切換元件SW各者之中，半導體晶片1的源極電極3s經由接合線WA及絕緣板82而與半導體晶片2（MOSFET4）的汲極電極4d（參照圖6）電性連接。又，六個切換元件SW各者之中，半導體晶片2的閘極電極4g經由接合線WA而與形成在配線基板81之墊片4gp電性連接。
三個高側的切換元件SW1各自所含之半導體晶片1的汲極電極3d（參照圖4）與端子74電性連接。U相的低側的切換元件SW2所含之半導體晶片1的汲極電極3d（參照圖4）與端子73電性連接。V相的低側的切換元件SW2所含之半導體晶片1的汲極電極3d（參照圖4）與端子72電性連接。W相的低側的切換元件SW2所含之半導體晶片1的汲極電極3d（參照圖4）與端子71電性連接。
U相的高側的切換元件SW1所含之半導體晶片2的源極電極4s經由接合線WA而與端子73電性連接。V相的高側的切換元件SW1所含之半導體晶片2的源極電極4s經由接合線WA而與端子72電性連接。W相的高側的切換元件SW1所含之半導體晶片2的源極電極4s經由接合線WA而與端子71電性連接。
U相的低側的切換元件SW2所含之半導體晶片2的源極電極4s經由接合線WA而與端子70電性連接。V相的低側的切換元件SW2所含之半導體晶片2的源極電極4s經由接合線WA而與端子69電性連接。W相的低側的切換元件SW2所含之半導體晶片2的源極電極4s經由接合線WA而與端子68電性連接。
如上所述，由反向器INV與閘極驅動器DRV形成智慧型電力模組，能藉以將反向器INV與閘極驅動器DRV一體化並小型化。
＜電力模組＞ 其次，說明使用本實施形態1之半導體裝置之電力模組。圖10及圖11係將實施形態1的半導體裝置所使用之電力模組的一範例加以示意性顯示之上視圖。此外，圖10及圖11顯示去除封裝樹脂而透視之狀態。
本實施形態1的半導體裝置所使用之電力模組MOD2係由圖7所示之反向器INV而形成。
如圖10所示，電力模組MOD2包括反向器INV。此反向器INV與圖7所示之反向器INV同樣地包括三個高側的切換元件SW1、三個低側的切換元件SW2。
再者，電力模組MOD2如圖10所示，於反向器INV之外，尚包括配線基板83、絕緣板84。配線基板83包括六個作為閘極墊片之端子G、六個作為源極墊片之端子S、端子68～74、三個作為連接墊片之端子83ch、作為連接墊片之端子83cl。此外，六個端子S之中三個端子S分別係端子70、69、及68。
端子74與圖8所示之端子74同樣係輸入反向器INV的電源電位VDD之端子P。又，端子73與圖8所示之端子73同樣係輸出U相之端子U，端子72與圖8所示之端子72同樣係輸出V相之端子V，端子71與圖8所示之端子71同樣係輸出W相之端子W。端子70與圖8所示之端子70同樣係U相連接至接地電位之端子NU，端子69與圖8所示之端子69同樣係V相連接至接地電位之端子NV，端子68與圖8所示之端子68同樣係W相連接至接地電位之端子NW。
三個高側的切換元件SW1的各自所含之半導體晶片1（接面FET3）裝配在端子74上，三個高側的切換元件SW1的各自所含之半導體晶片2（MOSFET4）分別隔著絕緣板84而裝配在端子74上。
U相的低側的切換元件SW2所含之半導體晶片1裝配在端子73上，且U相的低側的切換元件SW2所含之半導體晶片2隔著絕緣板84而裝配在端子73上。V相的低側的切換元件SW2所含之半導體晶片1裝配在端子72上，且V相的低側的切換元件SW2所含之半導體晶片2隔著絕緣板84而裝配在端子72上。W相的低側的切換元件SW2所含之半導體晶片1裝配在端子71上，且W相的低側的切換元件SW2所含之半導體晶片2隔著絕緣板84而裝配在端子71上。
三個高側的切換元件SW1各者之中，半導體晶片1（接面FET3）的閘極電極3g經由接合線WA、端子83ch、及電阻R2（晶片7）而與端子G電性連接。又，三個高側的切換元件SW1各者之中，半導體晶片1的閘極電極3g經由接合線WA、端子83ch、及二極體DI1（晶片8）而與端子S電性連接。
三個低側的切換元件SW2各者之中，半導體晶片1（接面FET3）的閘極電極3g經由接合線WA、端子83cl、及電阻R2（晶片7）而與端子G電性連接。又，三個低側的切換元件SW2各者之中，半導體晶片1的閘極電極3g經由接合線WA、端子83cl、及二極體DI1（晶片8）而與端子S電性連接。
六個切換元件SW各者之中，半導體晶片1的源極電極3s經由接合線WA及絕緣板84而與半導體晶片2（MOSFET4）的汲極電極4d（參照圖6）電性連接。又，六個切換元件SW各者之中，半導體晶片2的閘極電極4g經由接合線WA而與端子G電性連接。
三個高側的切換元件SW1的各自所含之半導體晶片1的汲極電極3d（參照圖4）與端子74電性連接。U相的低側的切換元件SW2所含之半導體晶片1的汲極電極3d（參照圖4）與端子73電性連接。V相的低側的切換元件SW2所含之半導體晶片1的汲極電極3d（參照圖4）與端子72電性連接。W相的低側的切換元件SW2所含之半導體晶片1的汲極電極3d（參照圖4）與端子71電性連接。
三個高側的切換元件SW1的各自所含之半導體晶片2的源極電極4s經由接合線WA而與端子S電性連接。U相的低側的切換元件SW2所含之半導體晶片2的源極電極4s經由接合線WA而與端子70電性連接。V相的低側的切換元件SW2所含之半導體晶片2的源極電極4s經由接合線WA而與端子69電性連接。W相的低側的切換元件SW2所含之半導體晶片2的源極電極4s經由接合線WA而與端子68電性連接。
如上所述，由反向器INV形成電力模組，能藉以將反向器INV一體化並小型化。
此外，如圖11所示，亦可取代絕緣板84（參照圖10）而設有：三個端子84a，分別與端子74電性絕緣，且分別裝配有三個高側的切換元件SW1各者的半導體晶片2。又，亦可取代絕緣板84（參照圖10）而設有：三個端子84a，分別與端子73、72、及71電性絕緣，且分別裝配有三個低側的切換元件SW2各者的半導體晶片2。
又，如圖10及圖11所示，配線基板83上設有熱敏電阻85。
＜接面FET的ON電阻＞ 其次，一面與比較例之半導體裝置進行對比，一面說明實施形態1的半導體裝置中之接面FET的ON電阻。圖12係將比較例之半導體裝置的構成加以顯示之電路圖。圖13係將比較例中之形成有接面FET之半導體晶片的構成加以顯示之主要部分剖面圖。此外，圖13所示之比較例中半導體晶片的構成，係與圖4所示之實施形態1的半導體晶片的構成同一。又，圖13由箭號E101表示切換元件於導通狀態時電子流在接面FET3中的形態。
如圖12所示，比較例之半導體裝置亦與實施形態1之半導體裝置同樣地包括半導體晶片1、半導體晶片2、端子G、端子D。半導體晶片1形成有常開型之接面FET3，半導體晶片2形成有常閉型之MOSFET4。比較例的半導體裝置也與實施形態1的半導體裝置同樣，接面FET3與MOSFET4在端子D與接地電位之間串聯連接。亦即，比較例的半導體裝置亦與實施形態1的半導體裝置同樣，包括在端子D與接地電位之間疊接連接之接面FET3與MOSFET4。
另一方面，不同於實施形態1，比較例1之中，接面FET3的閘極電極3g不與MOSFET4的閘極電極4g電性連接，而與MOSFET4的源極電極4s電性連接。又，圖12所示之例之中，接面FET3的閘極電極3g接地。
如此情形下，於切換元件為導通狀態時，接面FET3的閘極電極3g的電位係接地電位即0V。此外，因為接面FET3係常開型之接面FET，所以於施加至閘極電極3g之電壓為0V時即為導通狀態。又，於接面FET3為導通狀態時，接面FET3之中，作為電荷載體之電子如箭號E101所示，從n＋ 型源極層13通過位在相鄰的p型閘極層14之間的部分之n－ 型漂移層12，而流至作為汲極區域之n＋ 型半導體基板11。
但是，於施加至閘極電極3g之電壓為0V時，如圖13所示，接面FET3之中，與p型閘極層14相鄰的部分之n－ 型漂移層12容易形成空乏層DL。藉此，於俯視下，在與p型閘極層14的延展方向（第1方向）交叉的方向之中，更合宜而言係正交的方向（第2方向）之中，位在相鄰的p型閘極層14之間的部分之n－ 型漂移層12中之電子能流通的部分之寬度即所謂實效源極幅寬變窄，接面FET3的ON電阻增加。
為了降低上述ON電阻，吾人考慮放大相鄰的二個p型閘極層14彼此的間隔。但是，於放大相鄰的二個p型閘極層14彼此的間隔之情形下，接面FET3的耐壓下降。因此，比較例的半導體裝置所含之接面FET3之中，不易使耐壓提昇並降低ON電阻。
如同前述，比較例的半導體裝置與實施形態1的半導體裝置同樣地包括在端子D與接地電位之間疊接連接之接面FET3與MOSFET4。因此，當係疊接連接之接面FET3及MOSFET4中一者之接面FET3的ON電阻增加，則半導體裝置全體的ON電阻增加。
比較例也與實施形態1同樣地定為MOSFET4包含由Si構成之半導體區域、且接面FET3包含例如由能隙大於Si之半導體即SiC構成之半導體區域。如此情形下，接面FET3的耐壓大於MOSFET4的耐壓。具體而言，接面FET3的耐壓係設定MOSFET4的耐壓的十倍左右。因此，疊接連接之接面FET3及MOSFET4之中，當具備比MOSFET4所具備的耐壓更大耐壓之接面FET3的耐壓減少，則半導體裝置全體的耐壓減少。
如上所述，比較例的半導體裝置因為接面FET3的閘極電極3g與MOSFET4的源極電極4s連接，所以不易使耐壓提昇並降低ON電阻。
＜本實施形態的主要特徵與效果＞ 另一方面，本實施形態1之半導體裝置之中，接面FET3的閘極電極3g與MOSFET4的閘極電極4g電性連接。
藉此，於MOSFET4為導通狀態時，接面FET3的閘極電極3g的電位非接地電位亦即非0V，而正電壓施加至接面FET3的閘極電極3g。此時，如圖4未顯示空乏層DL（參照圖13），接面FET3之中，與p型閘極層14相鄰的部分之n－ 型漂移層12不易形成空乏層DL。
藉此，俯視下，與p型閘極層14的延展方向（第1方向）交叉的方向之中，更合宜而言為正交的方向（第2方向）之中，位在相鄰的p型閘極層14之間的部分之n－ 型漂移層12中電子能流通的部分之寬度亦即所謂實效源極幅寬變寬，接面FET3的ON電阻減少。因此，本實施形態1之中，不須為了降低ON電阻而放大相鄰的二個p型閘極層14彼此的間隔，因此接面FET3的耐壓不易下降。因此，本實施形態1的半導體裝置所含之接面FET3之中，能使耐壓提昇並降低ON電阻。
又，本實施形態1之半導體裝置之中，MOSFET4與接面FET3係疊接連接，其中，MOSFET4包含由Si構成之半導體區域，接面FET3包含由能隙大於Si之半導體即SiC構成之半導體區域。而且，接面FET3具備大於MOSFET4所具備之耐壓。因此，本實施形態1之中，能使接面FET3的耐壓提昇，且能藉由藉低接面FET3的ON電阻，而使半導體裝置的耐壓提昇，並降低半導體裝置的ON電阻。
於此，能將用以確保一定的耐壓之源極幅寬加以縮窄，若逆向思考則意指即使源極幅寬的尺寸精度不那麼高，也能確保一定的耐壓。因此，能使製造步驟中之良率提昇，降低半導體裝置的製造成本。
又，能藉由降低ON電阻，而提昇接面FET3的電流密度。因此，能降低用以確保期望電流量之晶片大小（晶片面積），能將半導體裝置小型化。又，伴隨晶片大小的降低，能藉由增加將一片晶圓加以分割而製造之晶片的個數，而降低半導體裝置的製造成本。
再者，藉由如上所述地降低半導體裝置的製造成本，能使就半導體裝置而言使用疊接連接之接面FET與MOSFET之情形，較就半導體裝置而言例如使用IGBT等其他功率電晶體之情形，進一步突顯原本具備之製造成本的優點。
此外，合宜而言，接面FET3的閘極電極3g經由電壓控制元件6而與MOSFET4的閘極電極4g電性連接。又，更合宜而言，電壓控制元件6例如包含電阻R2與二極體DI1，接面FET3的閘極電極3g經由電阻R2而與MOSFET4的閘極電極4g電性連接，且經由二極體DI1接地或與MOSFET4的源極電極4s電性連接。
藉此，於例如施加15V左右的正電壓而使MOSFET4為導通狀態時，與二極體DI1的內建電位相等之固定電壓施加至接面FET3的閘極電極3g。因此，能降低接面FET3的ON電阻，此外能穩定並控制接面FET3的ON電阻。
舉例而言，二極體DI1具備由矽構成之pn接面，且如同前述，相較於0V左右的電壓施加至接面FET3的閘極電極3g之情形，於0.6～0.7V左右的電壓施加至接面FET3的閘極電極3g之情形下，能將接面FET3的ON電阻降低30％左右。
＜半導體裝置的第1變形例＞ 實施形態1之半導體裝置之中，電壓控制元件6包含電阻R2、二極體DI1，且接面FET3的閘極電極3g經由二極體DI1而接地或與MOSFET4的源極電極4s電性連接。另一方面，電壓控制元件6包含電阻R2，但亦可不包含二極體DI1。將如此範例作為實施形態1的第1變形例的半導體裝置而說明。此外，以下主要說明與實施形態1的半導體裝置不同之點。
圖14係將實施形態1的第1變形例之半導體裝置的構成加以顯示之電路圖。
如圖14所示，電壓控制元件6亦即電壓施加部6a例如包含電阻R2，但不包含二極體DI1（參照圖1）。接面FET3的閘極電極3g經由電阻R2而與端子G電性連接。亦即，接面FET3的閘極電極3g經由電阻R2而與MOSFET4的閘極電極4g電性連接。
如此情形下，例如於15V左右的正電壓施加至端子G亦即MOSFET4的閘極電極4g而MOSFET4為導通狀態時，與施加至MOSFET4的閘極電極4g之電壓約略相等的電壓亦即正電壓施加至接面FET3的閘極電極3g。此時亦如圖4所示，接面FET3之中，與p型閘極層14相鄰的部分之n－ 型漂移層12不形成空乏層DL（參照圖13）。因此，本第1變形例亦與實施形態1同樣，不須為了降低ON電阻而放大相鄰的二個p型閘極層14彼此的間隔，且接面FET3的耐壓不下降。因此，即使於本第1變形例之半導體裝置之中，亦與實施形態1之半導體裝置同樣地能使耐壓提昇並降低ON電阻。
又，本第1變形例之中，電壓控制元件6包含電阻R2，但不包含二極體DI1（參照圖1），因此相較於實施形態1，能單純化電壓控制元件6的構成。
此外，相較於實施形態1，本第1變形例之中，施加至接面FET3的閘極電極3g的電壓變高，因此會有沿著藉由p型閘極層14與n－ 型漂移層12而形成之pn二極體順向施加電壓，而該pn二極體成為導通狀態之疑慮。因此，以下述觀點而言，相較於本第1變形例之半導體裝置，實施形態1之半導體裝置為佳：無pn二極體成為導通狀態之疑慮，且無例如SiC中的疊層缺陷導致之通電劣化之疑慮。
＜實施形態1之半導體裝置之第2變形例＞ 實施形態1之半導體裝置之中，接面FET3的閘極電極3g係與MOSFET4的閘極電極4g電性連接。另一方面，只要於MOSFET4為導通狀態時，將與為了使接面FET3為斷開狀態而施加至接面FET3的閘極電極3g之電壓的極性相反極性之電壓施加至接面FET3的閘極電極3g即可。將如此範例作為實施形態1的第2變形例之半導體裝置而說明。此外，以下主要說明與實施形態1之半導體裝置不同之點。
圖15係將實施形態1的第2變形例之半導體裝置的構成加以顯示之電路圖。
如圖15所示，電壓控制元件6亦可不與端子G亦即MOSFET4的閘極電極4g電性連接，亦可連接至例如未與端子G直接電性連接之端子。
又，本第1變形例之中，電壓控制元件6係將電壓施加至接面FET3的閘極電極3g之電壓施加部6a。於MOSFET4為導通狀態時，電壓施加部6a將「與為了使接面FET3為斷開狀態而施加至接面FET3的閘極電極3g之電壓的極性相反極性之電壓」，施加至接面FET3的閘極電極3g。換言之，於MOSFET4為導通狀態時，電壓施加部6a將「與使接面FET3為斷開狀態之際施加至接面FET3的閘極電極3g之電壓的極性相反極性之電壓」，施加至接面FET3的閘極電極3g。此外，如同實施形態1之半導體裝置，於接面FET3係n通道型之情形下，使接面FET3為斷開狀態之際施加至接面FET3的閘極電極3g之電壓的極性為負。
就作為如此電壓施加部6a之電壓控制元件6的一範例而言，舉例：電壓施加電路，於MOSFET4為導通狀態時，例如與施加至端子G之電壓同步，而將與施加至MOSFET4的閘極電極3g之電壓的極性同極性之電壓，施加至接面FET3的閘極電極3g。另外，能使用各種電壓施加電路或電壓控制元件。
本第2變形例亦與實施形態1同樣地，於接面FET3為導通狀態時，與p型閘極層14相鄰的部分之n－ 型漂移層12不形成空乏層DL（參照圖13）。因此，不須為了降低接面FET3的ON電阻而放大相鄰的二個p型閘極層14彼此的間隔，且接面FET3的耐壓不下降。因此，本第2變形例之半導體裝置亦與實施形態1之半導體裝置同樣地，能使耐壓提昇並降低ON電阻。
（實施形態2） 實施形態1之半導體裝置之中，電壓控制元件6包括一個二極體，接面FET3的閘極電極3g經由二極體而接地或與MOSFET4的源極電極4s電性連接。另一方面，電壓控制元件6亦可包括二個二極體。將如此範例作為實施形態2之半導體裝置而說明。此外，以下主要說明與實施形態1之半導體裝置不同之點。
圖16係將實施形態2之半導體裝置的構成加以顯示之電路圖。
如圖16所示，電壓控制元件6例如包含電阻R2、二極體DI1及DI2。接面FET3的閘極電極3g經由電阻R2而與端子G電性連接。亦即，接面FET3的閘極電極3g經由電阻R2而與MOSFET4的閘極電極4g電性連接。
二極體DI1的陽極8a經由二極體DI2而與電阻R2的閘極電極3g側電性連接，二極體DI2的陽極8sa與電阻R2的閘極電極3g側電性連接。二極體DI2的陰極8sc與二極體DI1的陽極8a電性連接，二極體DI1的陰極8c接地。亦即，由多數個二極體DI1及DI2構成之多數個二極體在電阻R2的閘極電極3g側與接地電位之間串聯連接。二極體DI2與二極體DI1同樣地，具備例如由p型矽與n型矽構成之pn接面。
此外，如使用前述圖1及圖2而說明，二極體DI1的陰極8c亦可不接地，且亦可與MOSFET4的源極電極4s電性連接。
本實施形態2之中，例如施加15V左右的正電壓，而使MOSFET4為導通狀態時，與二極體DI1的內建電位的二倍相等之固定電壓施加至接面FET3的閘極電極3g。亦即，1.2～1.4V左右的固定電壓施加至接面FET3的閘極電極3g。因此，本實施形態2之中，能將接面FET3的ON電阻作為小於實施形態1中之接面FET3的ON電阻之ON電阻，而加以穩定並控制。
亦即，相較於實施形態1，本實施形態2之中，於接面FET3為導通狀態時，與p型閘極層14相鄰的部分之n－ 型漂移層12不易進一步形成空乏層DL（參照圖13）。因此，不須為了降低接面FET3的ON電阻而放大相鄰的二個p型閘極層14彼此的間隔，因此接面FET3的耐壓不易進一步下降。因此，相較於實施形態1之半導體裝置，本實施形態2的半導體裝置能使耐壓進一步提昇，並使ON電阻進一步降低。
此外，本實施形態2亦與實施形態1同樣地，於MOSFET4為斷開狀態時，例如藉由將0V的電壓施加至MOSFET4的閘極電極4g，而使0V的電壓亦施加至接面FET3的閘極電極3g。
又，電壓控制元件6所含之二極體的個數不限定為二個。亦即，在電阻R2的閘極電極3g側與接地電位之間串聯連接之二極體的個數亦可係三個以上。能藉由調整在電阻R2的閘極電極3g側與接地電位之間串聯連接之二極體的個數，而於使MOSFET4為導通狀態時，將施加至接面FET3的閘極電極3g的電壓自由調整成內建電位的偶數倍。
（實施形態3） 實施形態1之半導體裝置之中，半導體裝置包括晶片7、晶片8，且晶片7包含電阻R2，晶片8包含二極體DI1。另一方面，包含MOSFET4之半導體晶片2亦可包含電阻R2及二極體DI1。亦即，MOSFET4、電阻R2、及二極體DI1亦可形成在同一半導體晶片2內。將如此範例作為實施形態3之半導體裝置而說明。此外，以下主要說明與實施形態1之半導體裝置不同之點。
＜半導體裝置的電路構成＞ 圖17係將實施形態3之半導體裝置的構成加以顯示之電路圖。
如圖17所示，本實施形態3之半導體裝置於MOSFET4、電阻R2、及二極體DI1係形成在同一半導體晶片2內以外，可與實施形態1之半導體裝置同樣。因此，本實施形態3亦與實施形態1同樣地，電壓控制元件6例如包含電阻R2、二極體DI1。接面FET3的閘極電極3g經由電阻R2而與端子G電性連接。亦即，接面FET3的閘極電極3g經由電阻R2而與MOSFET4的閘極電極4g電性連接。
另一方面，本實施形態3之半導體裝置與實施形態1之半導體裝置不同，不包括晶片7（參照圖1）與晶片8（參照圖1）。而且，半導體晶片2形成有MOSFET4、電阻R2、及二極體DI1。藉此，如同使用後述圖18～圖22說明，能將組裝智慧型電力模組或電力模組之際之裝配零件數減少，且能降低製造成本。又，智慧型電力模組或電力模組的配線基板內的端子的配置等之設計變容易。
＜形成有MOSFET之半導體晶片的構成＞ 其次，說明形成有MOSFET4之半導體晶片2的構成。圖18係將實施形態3中之形成有MOSFET之半導體晶片的構成加以顯示之俯視圖。圖19係將實施形態3中之形成有MOSFET之半導體晶片的構成加以顯示之主要部分剖面圖。為了容易理解，圖18顯示去除表面保護膜39（參照圖19）而透視之狀態。圖19係沿著圖18的C－C線之剖面圖。以下就MOSFET4而言，以形成在矽（Si）基板之縱型MOSFET為例表示說明，且主要說明與已於實施形態1使用圖5及圖6說明之半導體晶片2不同之點。
本實施形態3之半導體晶片2的單元形成區域AR41中之構造係與已使用圖5及圖6而說明之實施形態1之半導體晶片2的單元形成區域AR41中之構造同樣，省略說明。
另一方面，本實施形態3之中，n＋ 型半導體基板31包括主面31a側的單元形成區域AR41、主面31a側的周邊區域AR42，此外包括主面31a側的二極體形成區域AR43、主面31a側的電阻形成區域AR44。二極體形成區域AR43係形成二極體DI1之區域，電阻形成區域AR44係形成電阻R2之區域。二極體形成區域AR43及電阻形成區域AR44配置在比單元形成區域AR41更靠n＋ 型半導體基板31的周邊側，例如配置成受周邊區域AR42圍繞。
二極體形成區域AR43及電阻形成區域AR44與周邊區域AR42同樣地，n＋ 型半導體基板31的主面31a上形成有較n＋ 型半導體基板31更低雜質濃度之n－ 型漂移層32。n－ 型漂移層32上形成有絕緣膜36。
二極體形成區域AR43之中，絕緣膜36上相互鄰接形成有例如由利用離子植佈而導入有p型雜質之多結晶矽膜構成之p型半導體區域37p、例如由利用離子植佈而導入有n型雜質之多結晶矽膜構成之n型半導體區域37n。藉由p型半導體區域37p與n型半導體區域37n而形成二極體DI1。又，電阻形成區域AR44之中，絕緣膜36例如形成有由利用離子植佈而導入有雜質之多結晶矽膜構成之電阻膜37r。藉由電阻膜37r形成電阻R2。亦即，半導體晶片2包含形成在n＋ 型半導體基板31之電阻R2、形成在n＋ 型半導體基板31之二極體DI1。
二極體形成區域AR43之中，層間絕緣膜38形成為在n－ 型漂移層32上覆蓋絕緣膜36、p型半導體區域37p及n型半導體區域37n。電阻形成區域AR44之中，層間絕緣膜38形成為在n－ 型漂移層32上覆蓋絕緣膜36、及電阻膜37r。
二極體形成區域AR43之中，層間絕緣膜38形成有貫穿層間絕緣膜38而到達p型半導體區域37p之接觸孔38p、及貫穿層間絕緣膜38而到達n型半導體區域37n之接觸孔38n。電阻形成區域AR44之中形成有貫穿層間絕緣膜38而到達電阻膜37r之接觸孔38r1及38r2。
單元形成區域AR41、周邊區域AR42、及二極體形成區域AR43之中，接觸孔38s及38n的內部、及層間絕緣膜38上形成有源極電極4s。又，源極電極4s經由接觸孔38n而與n型半導體區域37n電性連接。
二極體形成區域AR43及電阻形成區域AR44之中，接觸孔38p及38r2的內部、及層間絕緣膜38上形成有閘極偏壓電極4gb。又，電阻膜37r經由接觸孔38r2、閘極偏壓電極4gb、及接觸孔38p而與p型半導體區域37p電性連接。閘極偏壓電極4gb係由與源極電極3s同層的金屬膜構成，例如由以鋁為主成分之金屬膜構成。
周邊區域AR42及電阻形成區域AR44之中，接觸孔38g及38r1的內部、及層間絕緣膜38上形成有護環配線4w。又，護環配線4w經由接觸孔38r1而與電阻膜37r電性連接。
單元形成區域AR41、周邊區域AR42、二極體形成區域AR43、及電阻形成區域AR44之中，層間絕緣膜38上以覆蓋源極電極4s、閘極偏壓電極4gb及護環配線4w的方式形成有表面保護膜39。二極體形成區域AR43及電阻形成區域AR44之中，表面保護膜39形成有貫穿表面保護膜39而到達閘極偏壓電極4gb之開口部39gb，且藉由開口部39gb的底部所露出之閘極偏壓電極4gb而形成有閘極偏壓墊片。
能藉由具備如此構成，而將MOSFET4、電阻R2及二極體DI1形成在同一半導體晶片2內。
＜智慧型電力模組＞ 其次，說明使用本實施形態3之半導體裝置之智慧型電力模組。圖20係將使用實施形態3之半導體裝置之智慧型電力模組的一範例加以示意性顯示之上視圖。此外，圖20顯示去除封裝樹脂而透視之狀態。又，以下主要說明與已於實施形態1此用圖9說明之智慧型電力模組不同之點。
本實施形態3之中，如已使用圖19說明，電阻R2及二極體DI1形成在半導體晶片2的內部。因此，如圖20所示，實施形態3中之智慧型電力模組MOD1與已使用圖9說明之實施形態1中之智慧型電力模組MOD1不同，包含電阻R2之晶片7（參照圖9）、及包含二極體DI1之晶片8（參照圖9）未裝配在配線基板81上。
此時，六個切換元件SW各者之中，半導體晶片1（接面FET3）的閘極電極3g未與形成在配線基板81之墊片3gp連接，而係經由接合線WA而與半導體晶片2（MOSFET4）的閘極偏壓電極4gb電性連接。
藉由如此構成，能減少組裝智慧型電力模組之際之裝配零件數，且能降低製造成本。又，智慧型電力模組的配線基板內的端子的配置等之設計變容易。
此外，圖20之中，係表示如下之例：各切換元件SW中之包含電阻R1之晶片9（參照圖9）亦例如因為形成在半導體晶片2內等理由，而未裝配在配線基板81上。
＜電力模組＞ 其次，說明使用本實施形態3之半導體裝置之電力模組。圖21及圖22係將使用實施形態3之半導體裝置之電力模組的一範例加以示意性顯示之上視圖。此外，圖21及圖22顯示去除封裝樹脂而透視之狀態。又，以下主要說明與已於實施形態1使用圖10及圖11說明之電力模組不同之點。
本實施形態3之中，如已使用圖19說明，電阻R2及二極體DI1形成在半導體晶片2的內部。因此，如圖21所示，實施形態3中之電力模組MOD2與已使用圖10說明之實施形態1中之電力模組MOD2不同，包含電阻R2之晶片7（參照圖10）、及包含二極體DI1之晶片8（參照圖10）未裝配在配線基板83上。
此時，三個高側的切換元件SW1各者之中，半導體晶片1（接面FET3）的閘極電極3g未與端子83ch連接，而係經由接合線WA及絕緣板84b而與半導體晶片2（MOSFET4）的閘極偏壓電極4gb電性連接。
又，三個低側的切換元件SW2各者之中，半導體晶片1的閘極電極3g未與端子83cl連接，而係經由接合線WA及絕緣板84b而與半導體晶片2的閘極偏壓電極4gb電性連接。
藉由如此構成，能減少組裝智慧型電力模組之際之裝配零件數，且能降低製造成本。又，智慧型電力模組的配線基板內的端子的配置等之設計變容易。
此外，如圖22所示，亦可取代絕緣板84及84b（參照圖21）而設有：三個端子84a，分別與端子74電性絕緣，且分別裝配有三個高側的切換元件SW1各者的半導體晶片2。又，亦可取代絕緣板84及84b（參照圖21）而設有：三個端子84a，分別與端子73、72及71電性絕緣，且分別裝配有三個低側的切換元件SW2各者的半導體晶片2。
＜本實施形態的主要特徵與效果＞ 本實施形態3之半導體裝置具備與實施形態1之半導體裝置同樣的特徵，，因此具備與實施形態1之半導體裝置所具備之效果同樣的效果。
此外，本實施形態3之半導體裝置與實施形態1之半導體裝置不同，MOSFET4、電阻R2、及二極體DI1形成在同一半導體晶片內。藉此，能減少組裝智慧型電力模組之際之裝配零件數，且能降低製造成本。又，智慧型電力模組的配線基板內的端子的配置等之設計變容易。
以上已基於實施形態具體說明本發明者所完成之發明，但本發明不限定於前述實施形態，當然可於不脫離其要旨之範圍進行各種變更。
1、2‧‧‧半導體晶片
3‧‧‧接面FET
3d、4d‧‧‧汲極電極
3g、4g‧‧‧閘極電極
3gp、4gp‧‧‧墊片
3s、4s‧‧‧源極電極
4‧‧‧MOSFET
4gb‧‧‧閘極偏壓電極
4tg‧‧‧溝槽式閘極電極
4w‧‧‧護環配線
5‧‧‧二極體
5a、8a、8sa‧‧‧陽極
5c、8c、8sc‧‧‧陰極
6‧‧‧電壓控制元件
6a‧‧‧電壓施加部
7、8、9‧‧‧晶片
11、31‧‧‧n＋型半導體基板
11a、31a‧‧‧主面
11b、31b‧‧‧背面
12、32‧‧‧n－型漂移層
13、33‧‧‧n＋型源極層
14‧‧‧p型閘極層
15、35‧‧‧溝槽部
16‧‧‧側壁間隔件
17g‧‧‧閘極接觸層
17s‧‧‧源極接觸層
18、38‧‧‧層間絕緣膜
18g、18s‧‧‧接觸孔
19、39‧‧‧表面保護膜
19g、19s、39g、39gb、39s‧‧‧開口部
20‧‧‧p－型終端層
21‧‧‧護環配線
34‧‧‧p型主體層
36‧‧‧絕緣膜
37‧‧‧導電膜
37g‧‧‧護環層
37n、37p‧‧‧半導體區域
37r‧‧‧電阻膜
38g、38n、38p、38r1、38r2、38s‧‧‧接觸孔
41‧‧‧電感器
42‧‧‧FRD
43‧‧‧IGBT
44‧‧‧PFC－IC
51～75‧‧‧端子
52p～67p‧‧‧墊片
81、83‧‧‧配線基板
82、84、84b‧‧‧絕緣板
83ch、83cl、84a‧‧‧端子
85‧‧‧熱敏電阻
AR31、AR41‧‧‧單元形成區域
AR32、AR42‧‧‧周邊區域
AR43‧‧‧二極體形成區域
AR44‧‧‧電阻形成區域
CD‧‧‧電容元件
CNV‧‧‧換流器
CTC‧‧‧控制電路
D‧‧‧端子
DB1‧‧‧驅動器區塊
DI1、DI2‧‧‧二極體
DL‧‧‧空乏層
DRV‧‧‧閘極驅動器
E1‧‧‧箭號
FO、G‧‧‧端子
GND‧‧‧接地電位
INV‧‧‧反向器
MOD1‧‧‧智慧型電力模組
MOD2‧‧‧電力模組
MOT‧‧‧電動機
N、NC、NU、NV、NW、OT、P、S‧‧‧端子
PC‧‧‧PFC電路
PH1‧‧‧U相
PH2‧‧‧V相
PH3‧‧‧W相
PS‧‧‧電源
R1、R2‧‧‧電阻
SW、SW1、SW2‧‧‧切換元件
U、UN、UP、V、VDD1、VN、VP、VSS‧‧‧端子
VDD‧‧‧電源電位
W、WN、WP‧‧‧端子
WA‧‧‧接合線
［圖1］係將實施形態1之半導體裝置的構成加以顯示之電路圖。 ［圖2］係將實施形態1之半導體裝置的構成加以顯示之電路圖。 ［圖3］係將實施形態1中之形成有接面FET之半導體晶片的構成加以顯示之俯視圖。 ［圖4］係將實施形態1中之形成有接面FET之半導體晶片的構成加以顯示之主要部分剖面圖。 ［圖5］係將實施形態1中之形成有MOSFET之半導體晶片的構成加以顯示之俯視圖。 ［圖6］係將實施形態1中之形成有MOSFET之半導體晶片的構成加以顯示之主要部分剖面圖。 ［圖7］係將使用實施形態1之半導體裝置之電子系統的一範例加以顯示之電路區塊圖。 ［圖8］係將使用實施形態1之半導體裝置之智慧型電力模組的一範例加以顯示之電路區塊圖。 ［圖9］係將使用實施形態1之半導體裝置之智慧型電力模組的一範例加以示意性顯示之上視圖。 ［圖10］係將使用實施形態1之半導體裝置之電力模組的一範例加以示意性顯示之上視圖。 ［圖11］係將使用實施形態1之半導體裝置之電力模組的一範例加以示意性顯示之上視圖。 ［圖12］係將比較例之半導體裝置的構成加以顯示之電路圖。 ［圖13］係將比較例中之形成有接面FET之半導體晶片的構成加以顯示之主要部分剖面圖。 ［圖14］係將實施形態1的第1變形例之半導體裝置的構成加以顯示之電路圖。 ［圖15］係將實施形態1的第2變形例之半導體裝置的構成加以顯示之電路圖。 ［圖16］係將實施形態2之半導體裝置的構成加以顯示之電路圖。 ［圖17］係將實施形態3之半導體裝置的構成加以顯示之電路圖。 ［圖18］係將實施形態3中之形成有MOSFET之半導體晶片的構成加以顯示之俯視圖。 ［圖19］係將實施形態3中之形成有MOSFET之半導體晶片的構成加以顯示之主要部分剖面圖。 ［圖20］係將使用實施形態3之半導體裝置之智慧型電力模組的一範例加以示意性顯示之上視圖。 ［圖21］係將使用實施形態3之半導體裝置之電力模組的一範例加以示意性顯示之上視圖。 ［圖22］係將使用實施形態3之半導體裝置之電力模組的一範例加以示意性顯示之上視圖。
1、2‧‧‧半導體晶片
3‧‧‧接面FET
3d、4d‧‧‧汲極電極
3g、4g‧‧‧閘極電極
3s、4s‧‧‧源極電極
4‧‧‧MOSFET
5‧‧‧二極體
5a、8a‧‧‧陽極
5c、8c‧‧‧陰極
6‧‧‧電壓控制元件
6a‧‧‧電壓施加部
7、8、9‧‧‧晶片
D‧‧‧端子
DI1‧‧‧二極體
G‧‧‧端子
R1、R2‧‧‧電阻
SW‧‧‧切換元件

Claims (13)

  1. 一種半導體裝置，其特徵為包括： 常開型之接面FET（Field Effect Transistor；場效電晶體），具備第1閘極電極、第1源極電極、及第1汲極電極；以及 常閉型之MOSFET（Metal Oxide Semiconductor Field Effect Transistor；金屬氧化物半導體場效電晶體），具備第2閘極電極、第2源極電極、及第2汲極電極； 且該第1源極電極係與該第2汲極電極電性連接，藉以使該接面FET與該MOSFET串聯連接， 該第1閘極電極係與該第2閘極電極電性連接。
  2. 如申請專利範圍第1項之半導體裝置，其中， 包括：電壓控制元件，將施加至該第1閘極電極之電壓加以控制； 且該第1閘極電極經由該電壓控制元件而與該第2閘極電極電性連接。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該電壓控制元件包含電阻， 該第1閘極電極經由該電阻而與該第2閘極電極電性連接。
  4. 如申請專利範圍第3項之半導體裝置，其中， 該電壓控制元件包含第1二極體， 該第1二極體的第1陽極與該電阻的該第1閘極電極側電性連接， 該第1二極體的第1陰極與該MOSFET的該第2源極電極電性連接。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該電壓控制元件包含第2二極體， 該第1陽極經由該第2二極體而與該電阻的該第1閘極電極側電性連接， 該第2二極體的第2陽極與該電阻的該第1閘極電極側電性連接， 該第2二極體的第2陰極與該第1陽極電性連接。
  6. 如申請專利範圍第4項之半導體裝置，其中， 包括第1半導體晶片， 該第1半導體晶片包括： 第1半導體基板； 形成在該第1半導體基板之該MOSFET； 形成在該第1半導體基板之該電阻；以及 形成在該第1半導體基板之該第1二極體。
  7. 如申請專利範圍第1項之半導體裝置，其中， 包括多數個切換元件， 該多數個切換元件各自具備該接面FET與該MOSFET， 藉由該多數個切換元件而形成反向器， 藉由該反向器而驅動電動機。
  8. 如申請專利範圍第1項之半導體裝置，其中， 該接面FET包含由碳化矽構成之第1半導體區域， 該MOSFET包含由矽構成之第2半導體區域。
  9. 如申請專利範圍第1項之半導體裝置，其中， 該接面FET包括： n型第2半導體基板； 形成在該第2半導體基板之n型漂移層； 形成在該漂移層的上層部之n型源極層； 溝槽部，形成在俯視下與該源極層相鄰的部分之該漂移層；以及 p型閘極層，形成在該溝槽部的底部所露出之部分的該漂移層； 且該MOSFET係n通道型。
  10. 一種半導體裝置，其特徵為包括： 常開型之接面FET，具備第1閘極電極、第1源極電極、及第1汲極電極； 常閉型之MOSFET，具備第2閘極電極、第2源極電極、及第2汲極電極；以及 電壓施加部，將電壓施加至該第1閘極電極； 且該第1源極電極係與該第2汲極電極電性連接，藉以使該接面FET與該MOSFET串聯連接， 該MOSFET為導通狀態時，該電壓施加部將「與使該接面FET為斷開狀態之際施加至該第1閘極電極之第1電壓的極性相反極性之第2電壓」，施加至該第1閘極電極。
  11. 如申請專利範圍第10項之半導體裝置，其中， 該第1閘極電極經由該電壓施加部而與該第2閘極電極電性連接。
  12. 如申請專利範圍第11項之半導體裝置，其中， 該電壓施加部包含電阻， 該第1閘極電極經由該電阻而與該第2閘極電極電性連接。
  13. 如申請專利範圍第12項之半導體裝置，其中， 該電壓施加部包含第1二極體， 該第1二極體的第1陽極與該電阻的該第1閘極電極側電性連接， 該第1二極體的第1陰極與該MOSFET的該第2源極電極電性連接。
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