WO2012023556A1 - インバータ - Google Patents

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健治 小宮
朋宏 野澤
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Definitions

  • This invention relates to an inverter, and more particularly to an inverter that converts DC power into AC power.
  • a main object of the present invention is to provide an inverter capable of reducing a through current with a simple configuration.
  • the inverter includes input terminals T1 and T2, arms A1 to A6, output terminals TO1 to TO3, and a drive circuit 1.
  • the positive terminal of the DC power source 2 is connected to the input terminal T1
  • the negative electrode of the DC power source 2 is connected to the input terminal T2.
  • the input terminal T2 is grounded.
  • the output voltage of the DC power supply 2 is, for example, 300V.
  • Arms A1 to A6 include normally-on elements P1 to P6, respectively.
  • the drains of normally-on elements P1 to P3 are all connected to input terminal T1, and their gates are connected to output terminals TO1 to TO3, respectively.
  • the drains of normally-on elements P4 to P6 are connected to output terminals TO1 to TO3, respectively, and their gates are all connected to input terminal T2.
  • the arms A1 to A6 include N channel MOS transistors (normally off elements) Q1 to Q6, respectively.
  • the drains of N channel MOS transistors Q1 to Q3 are respectively connected to the sources of normally-on elements P1 to P3, the sources of which are connected to output terminals TO1 to TO3 and the drive circuit 1, respectively, and their gates are Control signals ⁇ 1 to ⁇ 3 from drive circuit 1 are received.
  • N channel MOS transistors Q4 to Q6 are connected to the sources of normally-on elements P4 to P6, respectively, their sources are connected to input terminal T2 and drive circuit 1, and their gates are connected from drive circuit 1. Control signals ⁇ 4 to ⁇ 6 are received.
  • the “L” level of the control signals ⁇ 1 to ⁇ 3 is the output voltages VO1 to VO3 of the inverters, that is, the source voltages of the N-channel MOS transistors Q1 to Q3, respectively.
  • the “H” levels of the control signals ⁇ 1 to ⁇ 3 are VO1 + VCC, VO2 + VCC, and VO3 + VCC, respectively.
  • VCC is a power supply voltage (for example, 10 V) of the drive circuit 1.
  • the “L” level of the control signals ⁇ 4 to ⁇ 6 is the ground voltage GND, that is, the source voltage of the N channel MOS transistors Q4 to Q6.
  • the “H” level of the control signals ⁇ 4 to ⁇ 6 is the power supply voltage VCC of the drive circuit 1.
  • control signal ⁇ 1 when control signal ⁇ 1 is set to “L” level by drive circuit 1 in arm A1, N-channel MOS transistor Q1 is turned off.
  • N channel MOS transistor Q1 When N channel MOS transistor Q1 is turned off, the gate voltage of normally on element P1 becomes sufficiently lower than the source voltage, and normally on element P1 is turned off.
  • FIG. 2 is a cross-sectional view showing a configuration of a GaN field effect transistor constituting the normally-on element P.
  • the GaN field effect transistor includes a silicon substrate 11.
  • a source terminal 10 is formed on the back surface of the silicon substrate 11.
  • a buffer layer 12 is made of, for example, AlGaN.
  • N channel MOS transistor Q In this N-channel MOS transistor Q, a diode D is formed by the P-type region 37 and the N-type drain region 33.
  • N channel MOS transistor Q has a positive threshold voltage. When a voltage higher than the threshold voltage is applied between the gate terminal 36 and the source terminal 39, the drain terminal 32 and the source terminal 39 become conductive. When a voltage lower than the threshold voltage (for example, 0 V) is applied between the gate terminal 36 and the source terminal 39, the drain terminal 32 and the source terminal 39 become non-conductive. Therefore, N channel MOS transistor Q is a normally-off element. Of course, it is also possible to use an N-channel MOS transistor having a lateral structure.
  • the control signal ⁇ 1 is raised from the “L” level to the “H” level, and the control signal ⁇ 4 is lowered from the “H” level to the “L” level.
  • the level of the control signal ⁇ 1 exceeds the threshold voltage VTH of the transistor Q1, the transistor Q1 is turned on, and at time t2, the arm A1 is turned on.
  • the level of the control signal ⁇ 4 falls below the threshold voltage VTH of the transistor Q4, the transistor Q4 is turned off, and the arm A4 is turned off.
  • one arm A of the arms A1 and A4 is turned on, and at the same time the other arm A is turned off. , A4 do not have a period in which both are turned on simultaneously. Therefore, no through current flows through the arms A1 and A4, and the normally-on elements P1 and P4 and the transistors Q1 and Q4 are not destroyed.
  • FIG. 7 is a diagram showing the relationship between VTH / VA and Id.
  • VTH / VA when VTH / VA is in the range of 0.2 to 0.6, Id is about 9.7 A and is almost constant.
  • VTH / VA was gradually increased in the range of 0.6 or more, Id gradually decreased, and when VTH / VA became 0.7, Id decreased to about 0.90 A.
  • VTH / VA exceeded 0.7 Id suddenly decreased, and when VTH / VA reached 0.8, Id decreased to about 0.37 A.
  • FIG. 7 shows that it is preferable to set VTH / VA to a value within the range RA of 0.5 to 0.7.

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Abstract

　このインバータでは、各アーム（Ａ）は直列接続されたノーマリーオン素子（Ｐ）およびＮチャネルＭＯＳトランジスタ（Ｑ）を含む。直列接続された２つのアーム（Ａ１とＡ４，Ａ２とＡ５，Ａ３とＡ６）が同時にオン状態にならないように、ＮチャネルＭＯＳトランジスタ（Ｑ）のしきい値電圧（ＶＴＨ）と制御信号（φ１～φ６）の振幅電圧（ＶＡ）との比を設定する。したがって、タイミング調整回路を別途設けることなく、簡単な構成で貫通電流を低減できる。

Description

インバータ
　この発明はインバータに関し、特に、直流電力を交流電力に変換するインバータに関する。
　電力用半導体装置を構築する接合型電界効果トランジスタや静電誘導型トランジスタは、高電圧、大電力領域において高速動作を実現することが可能な電力用半導体スイッチング素子である。この電力用半導体スイッチング素子として、ゲート電圧が０Ｖのときにドレイン電流が流れるノーマリーオン素子が多く提案されている。このようなノーマリーオン素子を用いようとすると、ゲートに負極性の電圧を十分に印加することによって、オフ状態にする必要があり、ゲート制御が複雑になってしまう。また、ノーマリーオン素子のゲート制御が故障した場合には、スイッチング素子に大電流が流れることになり、スイッチング素子が特性劣化もしくは多大に損傷する可能性が高くなる。したがって、それに備えた保護回路を別途設ける必要がある。
　このため、バイポーラトランジスタ、絶縁ゲート型バイポーラトランジスタ、ＭＯＳトランジスタなどのノーマリーオフ素子に比べ、ノーマリーオン素子の取り扱いは比較的難しい。そこで、ノーマリーオン素子とノーマリーオフ素子であるＭＯＳトランジスタとの直列接続体を用いた電力用半導体装置が開発されている（たとえば特開２００１－２５１８４６号公報（特許文献１）参照）。
特開２００１－２５１８４６号公報
　しかし、上記特許文献１のノーマリーオン素子とＭＯＳトランジスタの直列接続体でインバータの各アームを構成し、上側アームのＭＯＳトランジスタのゲートおよびソース間に第１の制御信号を与え、下側アームのＭＯＳトランジスタのゲートおよびソース間に第１の制御信号と相補な第２の制御信号を与えると、インバータが発熱して、インバータ回路自体の特性が劣化、もしくは多大に損傷すると言う問題があった。
　これは、たとえば、上側アームおよび下側アームがそれぞれオフ状態およびオン状態であるときに第１および第２の制御信号の論理レベルを反転させると、下側アームがオフする前に上側アームがオンし、上側アームと下側アームの両方がオン状態になって大きな貫通電流が流れるからである（図４参照）。
　この対策として、タイミング調整回路によって第１および第２の制御信号の立ち上がりエッジを遅延させ、上側アームと下側アームの両方がオン状態になることを防止する方法が考えられる。しかし、この方法では、タイミング調整回路が別途必要となり、回路構成が複雑になると言う問題があった。
　それゆえに、この発明の主たる目的は、簡単な構成で貫通電流を低減することが可能なインバータを提供することである。
　この発明に係るインバータは、直流電力を交流電力に変換するインバータであって、第１の直流電圧を受ける第１の入力端子と、第１の直流電圧よりも低い第２の直流電圧を受ける第２の入力端子と、交流電力を出力するための複数の出力端子と、各出力端子に対応して設けられ、第１の入力端子と対応の出力端子との間に直列接続された第１のノーマリーオン素子および第１のＭＯＳトランジスタを含む第１のアームと、各出力端子に対応して設けられ、対応の出力端子と第２の入力端子との間に直列接続された第２のノーマリーオン素子および第２のＭＯＳトランジスタを含む第２のアームと、互いに相補な第１および第２の制御信号をそれぞれ第１および第２のＭＯＳトランジスタのゲートおよびソース間には与え、第１および第２のＭＯＳトランジスタの各々をオンまたはオフさせる駆動回路とを備えたものである。第１のノーマリーオン素子のゲートは対応の出力端子に接続され、第２のノーマリーオン素子のゲートは第２の入力端子に接続されている。第１のＭＯＳトランジスタのしきい値電圧と第１の制御信号の振幅電圧との第１の比、および第２のＭＯＳトランジスタのしきい値電圧と第２の制御信号の振幅電圧との第２の比の各々は、第１および第２のアームが同時にオン状態にならないように設定されている。
　好ましくは、第１および第２の比の各々は０．２以上で１よりも小さな値に設定されている。
　また好ましくは、第１および第２の比の各々は０．５以上で０．７以下の値に設定されている。
　また好ましくは、第１および第２のノーマリーオン素子の各々は窒化物半導体で形成されている。
　また好ましくは、第１および第２のＭＯＳトランジスタの各々の内蔵ダイオードはフリーホイールダイオードとして使用されている。
　また好ましくは、第１のアームは、さらに、第１のＭＯＳトランジスタのドレインおよびソース間に直列接続され、第１のＭＯＳトランジスタのドレインおよびソース間電圧が第１のＭＯＳトランジスタの耐圧よりも低い予め定められた第１の電圧を超えた場合にオンする複数の第１のダイオードを含む。第２のアームは、さらに、第２のＭＯＳトランジスタのドレインおよびソース間に直列接続され、第２のＭＯＳトランジスタのドレインおよびソース間電圧が第２のＭＯＳトランジスタの耐圧よりも低い予め定められた第２の電圧を超えた場合にオンする複数の第２のダイオードを含む。
　この発明に係るインバータでは、第１のＭＯＳトランジスタのしきい値電圧と第１の制御信号の振幅電圧との第１の比、および第２のＭＯＳトランジスタのしきい値電圧と第２の制御信号の振幅電圧との第２の比の各々は、第１および第２のアームが同時にオン状態にならないように設定されている。したがって、簡単な構成で貫通電流を低減することができる。
この発明の一実施の形態によるインバータの構成を示す回路ブロック図である。 図１に示したノーマリーオン素子の構成を示す断面図である。 図１に示したＮチャネルＭＯＳトランジスタの構成を示す断面図である。 しきい値電圧が１．５Ｖのトランジスタを用いた場合のインバータの動作を示すタイムチャートである。 しきい値電圧が２．０Ｖのトランジスタを用いた場合のインバータの動作を示すタイムチャートである。 しきい値電圧が５．０Ｖのトランジスタを用いた場合のインバータの動作を示すタイムチャートである。 トランジスタのしきい値電圧および制御信号の振幅電圧の比とトランジスタのドレイン電流との関係を示す図である。 実施の形態の変更例を示す回路図である。
　本実施の形態のインバータは、図１に示すように、入力端子Ｔ１，Ｔ２、アームＡ１～Ａ６、出力端子ＴＯ１～ＴＯ３、および駆動回路１を備える。入力端子Ｔ１には直流電源２の正極が接続され、入力端子Ｔ２には直流電源２の負極が接続される。入力端子Ｔ２は、接地される。直流電源２の出力電圧は、たとえば３００Ｖである。
　アームＡ１～Ａ６は、それぞれノーマリーオン素子Ｐ１～Ｐ６を含む。ノーマリーオン素子Ｐ１～Ｐ３のドレインはともに入力端子Ｔ１に接続され、それらのゲートはそれぞれ出力端子ＴＯ１～ＴＯ３に接続される。ノーマリーオン素子Ｐ４～Ｐ６のドレインはそれぞれ出力端子ＴＯ１～ＴＯ３に接続され、それらのゲートはともに入力端子Ｔ２に接続される。
　また、アームＡ１～Ａ６は、それぞれＮチャネルＭＯＳトランジスタ（ノーマリーオフ素子）Ｑ１～Ｑ６を含む。ＮチャネルＭＯＳトランジスタＱ１～Ｑ３のドレインはそれぞれノーマリーオン素子Ｐ１～Ｐ３のソースに接続され、それらのソースはそれぞれ出力端子ＴＯ１～ＴＯ３に接続されるとともに駆動回路１に接続され、それらのゲートは駆動回路１からの制御信号φ１～φ３を受ける。
　また、ＮチャネルＭＯＳトランジスタＱ４～Ｑ６のドレインはそれぞれノーマリーオン素子Ｐ４～Ｐ６のソースに接続され、それらのソースは入力端子Ｔ２および駆動回路１に接続され、それらのゲートは駆動回路１からの制御信号φ４～φ６を受ける。
　駆動回路１は、制御装置(図示せず)からの信号と、出力端子ＴＯ１～ＴＯ３の電圧ＶＯ１～ＶＯ３と、入力端子Ｔ２の電圧ＧＮＤとに基づいて、制御信号φ１～φ６を生成する。制御信号φ１とφ４，φ２とφ５，φ３とφ６は、それぞれ互いに相補な信号である。たとえば、制御信号φ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると同時に、制御信号φ４が「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。また、制御信号φ１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると同時に、制御信号φ４が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。
　また、制御信号φ１～φ３の「Ｌ」レベルは、それぞれインバータの出力電圧ＶＯ１～ＶＯ３すなわちＮチャネルＭＯＳトランジスタＱ１～Ｑ３のソース電圧である。制御信号φ１～φ３の「Ｈ」レベルは、それぞれＶＯ１＋ＶＣＣ，ＶＯ２＋ＶＣＣ，ＶＯ３＋ＶＣＣである。ここで、ＶＣＣは、駆動回路１の電源電圧（たとえば、１０Ｖ）である。また、制御信号φ４～φ６の「Ｌ」レベルは、接地電圧ＧＮＤすなわちＮチャネルＭＯＳトランジスタＱ４～Ｑ６のソース電圧である。制御信号φ４～φ６の「Ｈ」レベルは、駆動回路１の電源電圧ＶＣＣである。
　たとえば、アームＡ１において、駆動回路１によって制御信号φ１が「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタＱ１がオフする。ＮチャネルＭＯＳトランジスタＱ１がオフすると、ノーマリーオン素子Ｐ１のゲート電圧がソース電圧よりも十分に低くなり、ノーマリーオン素子Ｐ１がオフする。
　また、駆動回路１によって制御信号φ１が「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタＱ１がオンする。ＮチャネルＭＯＳトランジスタＱ１がオンすると、ノーマリーオン素子Ｐ１のゲート電圧がソース電圧に略等しくなり、ノーマリーオン素子Ｐ１がオンする。つまり、制御信号φ１を「Ｌ」レベルにするとアームＡ１がオフ状態になり、制御信号φ１を「Ｈ」レベルにするとアームＡ１がオン状態になる。他のアームＡ２～Ａ６もアームＡ１と同様に動作する。
　また、ＮチャネルＭＯＳトランジスタＱ１～Ｑ６は、それぞれダイオードＤ１～Ｄ６を内蔵している。ダイオードＤ１～Ｄ６は、それぞれＮチャネルＭＯＳトランジスタＱ１～Ｑ６に逆並列に接続されている。ダイオードＤ１～Ｄ６の各々は、フリーホイールダイオード（free wheel diode）として使用される。
　出力端子ＴＯ１～ＴＯ３には、たとえば、三相モータ３のＵ相コイルＣ１、Ｖ相コイルＣ２、およびＷ相コイルＣ３の一方端子がそれぞれ接続される。コイルＣ１～Ｃ３の他方端子は互いに接続されている。駆動回路１は、ＮチャネルＭＯＳトランジスタＱ１～Ｑ６の各々を所定のタイミングでオン／オフ制御し、直流電源２から供給される直流電力を三相交流電力に変換する。
　たとえば、アームをＡ１，Ａ６，Ａ２，Ａ４，Ａ３，Ａ５，…の順で６０度ずつ位相をずらせて１８０度ずつ導通状態にすると、インバータから三相モータ３のコイルＣ１～Ｃ３に三相交流電流が流れ、回転磁界が発生してモータ３のロータ（図示せず）が回転駆動される。
　図２は、ノーマリーオン素子Ｐを構成するＧａＮ電界効果トランジスタの構成を示す断面図である。図２において、ＧａＮ電界効果トランジスタは、シリコン基板１１を含む。シリコン基板１１の裏面には、ソース端子１０が形成されている。シリコン基板１１の表面には、バッファ層１２、ＧａＮ層１３、ＡｌＧａＮ層１４が順に積層されている。バッファ層１２は、たとえばＡｌＧａＮで形成される。
　ＡｌＧａＮ層１４の表面にゲート電極１５が形成され、ゲート電極１５の表面にゲート端子１６が積層されている。ＡｌＧａＮ層１４の表面において、ゲート電極１５の一方側にソース電極１７が形成され、ソース電極１７は、シリコン基板１１、バッファ層１２、ＧａＮ層１３、およびＡｌＧａＮ層１４を貫通する貫通電極１８によってソース端子１０に接続されている。
　また、ＡｌＧａＮ層１４の表面において、ゲート電極１５の他方側にドレイン電極１９が形成される。ゲート端子１６の表面以外の部分はポリイミド樹脂層２０で覆われる。ポリイミド樹脂層２０の表面にドレイン端子２１が形成され、ドレイン端子２１は、ポリイミド樹脂層２０を貫通する貫通電極２２によってドレイン電極１９に接続されている。
　このＧａＮ電界効果トランジスタでは、ＡｌＧａＮ層１４とＧａＮ層１３とのヘテロ接合面近傍に高濃度の２次元電子ガスが形成され、高い電子移動度が得られる。このＧａＮ電界効果トランジスタは、通常、負のしきい値電圧を有し、ゲート電圧が０Ｖのときにはオン状態となる。したがって、ＧａＮ電界効果トランジスタはノーマリーオン素子である。
　図３は、ＮチャネルＭＯＳトランジスタＱの構成を示す断面図である。図３において、ＮチャネルＭＯＳトランジスタＱは、Ｎ＋型シリコン基板３０を含む。Ｎ＋型シリコン基板３０の裏面にドレイン電極３１が形成され、ドレイン電極３１はドレイン端子３２に接続されている。Ｎ＋型シリコン基板３０の表面にＮ型ドレイン層３３が形成され、Ｎ型ドレイン層３３の表面にゲート酸化膜３４およびゲート電極３５が積層される。ゲート電極３５は、ゲート端子３６に接続される。Ｎ型ドレイン層３３の表面において、ゲート電極３５の両側の各々において、Ｐ型領域３７が形成され、Ｐ型領域３７の表面にＮ型ソース領域３８が形成される。Ｐ型領域３７およびＮ型ソース領域３８は、ソース端子３９に接続される。
　このＮチャネルＭＯＳトランジスタＱでは、Ｐ型領域３７とＮ型ドレイン領域３３によってダイオードＤが形成される。ＮチャネルＭＯＳトランジスタＱは、正のしきい値電圧を有する。ゲート端子３６およびソース端子３９間にしきい値電圧よりも高い電圧を印加すると、ドレイン端子３２およびソース端子３９間が導通する。ゲート端子３６およびソース端子３９間にしきい値電圧よりも低い電圧（たとえば０Ｖ）を印加すると、ドレイン端子３２およびソース端子３９間が非導通になる。したがって、ＮチャネルＭＯＳトランジスタＱはノーマリーオフ素子である。また、当然ながら、横型構造のＮチャネルＭＯＳトランジスタを用いることも可能である。
　次に、ＮチャネルＭＯＳトランジスタＱのしきい値電圧ＶＴＨと制御信号φ１～φ６の振幅電圧との比について説明する。まず、この比を０．１５に設定した。具体的には、しきい値電圧ＶＴＨが１．５ＶのＮチャネルＭＯＳトランジスタＱを使用し、制御信号φ１～φ６の振幅電圧を１０Ｖに設定した。また、直流電源２の出力電圧は３００Ｖであり、モータ３のコイルＣの抵抗値は１５０Ωであった。この場合は、ノーマリーオン素子Ｐ１～Ｐ６およびＮチャネルＭＯＳトランジスタＱ１～Ｑ６が発熱し、それらが破壊された。この理由は、以下のように考えられる。
　図４（ａ）～（ｄ）は、制御信号φ１，φ４のレベル変化と、アームＡ１，Ａ４の各々のオン／オフの状態を示すタイムチャートである。時刻ｔ０よりも前の期間では、制御信号φ１，φ４がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、アームＡ１，Ａ４がそれぞれオフ状態およびオン状態になっている。
　時刻ｔ０において、制御信号φ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられるとともに、制御信号φ４が「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。時刻ｔ１において制御信号φ１のレベルがトランジスタＱ１のしきい値電圧ＶＴＨを超えてトランジスタＱ１がオンし、時刻ｔ２においてアームＡ１がオンする。時刻ｔ３において、制御信号φ４のレベルがトランジスタＱ４のしきい値電圧ＶＴＨよりも低下してトランジスタＱ４がオフし、アームＡ４がオフ状態に移行する。
　時刻ｔ２～ｔ３の期間では、アームＡ１，Ａ４の両方がオン状態になり、図１の端子Ｔ１からアームＡ１，Ａ４を介して端子Ｔ２に大きな貫通電流が流れる。このため、ノーマリーオン素子Ｐ１，Ｐ４およびトランジスタＱ１，Ｑ４の各々が発熱する。
　次いで、時刻ｔ４において、制御信号φ１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられるとともに、制御信号φ４が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。時刻ｔ５において制御信号φ４のレベルがトランジスタＱ４のしきい値電圧ＶＴＨを超えてトランジスタＱ４がオンし、時刻ｔ６においてアームＡ４がオンする。時刻ｔ７において、制御信号φ１のレベルがトランジスタＱ１のしきい値電圧ＶＴＨよりも低下してトランジスタＱ１がオフし、アームＡ１がオフ状態に移行する。
　時刻ｔ６～ｔ７の期間では、アームＡ１，Ａ４の両方がオン状態になり、図１の端子Ｔ１からアームＡ１，Ａ４を介して端子Ｔ２に大きな貫通電流が流れる。このため、ノーマリーオン素子Ｐ１，Ｐ４およびトランジスタＱ１，Ｑ４の各々が発熱する。このようにして、ノーマリーオン素子Ｐ１，Ｐ４およびトランジスタＱ１，Ｑ４の各々の温度が急速に上昇し、それらが破壊される。
　この対策として、タイミング調整回路によって制御信号φ１，φ４の各々の立ち上がりエッジを遅延させ、アームＡ１，Ａ４がオンするタイミングを遅延させてアームＡ１，Ａ４の両方がオン状態になることを防止する方法が考えられる。すなわち、アームＡ１がオンする時刻をｔ２からｔ３に遅延させ、アームＡ４がオンする時刻をｔ６からｔ７に遅延させる。しかし、この方法では、タイミング調整回路が別途必要となり、回路構成が複雑になると言う問題がある。
　そこで、本願発明者は、ＮチャネルＭＯＳトランジスタＱ１～Ｑ６のしきい値電圧ＶＴＨと制御信号φ１～φ６の振幅電圧との比を大きくすることにより、アームＡ１がオンするタイミングを遅延させるとともにアームＡ４がオンするタイミングを早めることにより、貫通電流を低減する方法を考えた。そして、しきい値電圧が２．０ＶのＮチャネルＭＯＳトランジスタＱを使用し、他の条件は固定してインバータを運転した。この場合は、ノーマリーオン素子Ｐ１～Ｐ６およびＮチャネルＭＯＳトランジスタＱ１～Ｑ６が破壊されることはなかった。この理由は、以下のように考えられる。
　図５（ａ）～（ｄ）は、制御信号φ１，φ４のレベル変化と、アームＡ１，Ａ４の各々のオン／オフの状態を示すタイムチャートである。時刻ｔ０よりも前の期間では、制御信号φ１，φ４がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、アームＡ１，Ａ４がそれぞれオフ状態およびオン状態になっている。
　時刻ｔ０において、制御信号φ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられるとともに、制御信号φ４が「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。時刻ｔ１において制御信号φ１のレベルがトランジスタＱ１のしきい値電圧ＶＴＨを超えてトランジスタＱ１がオンし、時刻ｔ２においてアームＡ１がオン状態に移行する。また、時刻ｔ２において、制御信号φ４のレベルがトランジスタＱ４のしきい値電圧ＶＴＨよりも低下してトランジスタＱ４がオフし、アームＡ４がオフ状態に移行する。
　次いで、時刻ｔ３において、制御信号φ１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられるとともに、制御信号φ４が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。時刻ｔ４において制御信号φ４のレベルがトランジスタＱ４のしきい値電圧ＶＴＨを超えてトランジスタＱ４がオンし、アームＡ４がオン状態に移行する。時刻ｔ５において、制御信号φ１のレベルがトランジスタＱ１のしきい値電圧ＶＴＨよりも低下してトランジスタＱ１がオフし、アームＡ１がオフ状態に移行する。
　図５（ａ）～（ｄ）から分かるように、この条件では、アームＡ１，Ａ４の両方が同時にオン状態になる期間がない。このため、アームＡ１，Ａ４に貫通電流が流れず、ノーマリーオン素子Ｐ１，Ｐ４およびトランジスタＱ１，Ｑ４が破壊されることはない。
　次に、しきい値電圧ＶＴＨが５．０ＶのＮチャネルＭＯＳトランジスタＱを使用し、他の条件は固定してインバータを運転した。この場合も、ノーマリーオン素子Ｐ１～Ｐ６およびＮチャネルＭＯＳトランジスタＱ１～Ｑ６が破壊されることはなかった。この理由は、以下のように考えられる。
　図６（ａ）～（ｄ）は、制御信号φ１，φ４のレベル変化と、アームＡ１，Ａ４の各々のオン／オフの状態を示すタイムチャートである。時刻ｔ０よりも前の期間では、制御信号φ１，φ４がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、アームＡ１，Ａ４がそれぞれオフ状態およびオン状態になっている。
　時刻ｔ０において、制御信号φ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられるとともに、制御信号φ４が「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。時刻ｔ１において、制御信号φ１のレベルがトランジスタＱ１のしきい値電圧ＶＴＨを超えてトランジスタＱ１がオンし、アームＡ１がオン状態に移行する。同時に、制御信号φ４のレベルがトランジスタＱ４のしきい値電圧ＶＴＨよりも低下してトランジスタＱ４がオフし、アームＡ４がオフ状態に移行する。
　次いで、時刻ｔ２において、制御信号φ１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられるとともに、制御信号φ４が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。時刻ｔ３において制御信号φ４のレベルがトランジスタＱ４のしきい値電圧ＶＴＨを超えてトランジスタＱ４がオンし、アームＡ４がオン状態に移行する。同時に、制御信号φ１のレベルがトランジスタＱ１のしきい値電圧ＶＴＨよりも低下してトランジスタＱ１がオフし、アームＡ１がオフ状態に移行する。
　図６（ａ）～（ｄ）から分かるように、この条件では、アームＡ１，Ａ４のうちの一方のアームＡがオンすると同時に他方のアームＡがオフする最良の状態になっており、アームＡ１，Ａ４の両方が同時にオン状態になる期間がない。このため、アームＡ１，Ａ４に貫通電流が流れず、ノーマリーオン素子Ｐ１，Ｐ４およびトランジスタＱ１，Ｑ４が破壊されることはない。
　しきい値電圧ＶＴＨが５Ｖよりも大きく１０Ｖよりも小さなＮチャネルＭＯＳトランジスタＱを使用すると、次のようになる。すなわち、制御信号φ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられるとともに、制御信号φ４が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、まずトランジスタＱ４がオフしてアームＡ４がオフし、次にトランジスタＱ１がオンしてアームＡ１がオンする。
　次いで、制御信号φ１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられるとともに、制御信号φ４が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、まずトランジスタＱ１がオフしてアームＡ１がオフし、次にトランジスタＱ４がオンしてアームＡ４がオンする。したがって、この条件では、アームＡ１（またはＡ４）がオフしてアームＡ１，Ａ４の両方がオフした後にアームＡ４（またはＡ１）がオンする。よって、アームＡ１，Ａ４に貫通電流が流れず、ノーマリーオン素子Ｐ１，Ｐ４およびトランジスタＱ１，Ｑ４が破壊されることはない。しきい値電圧ＶＴＨが１０ＶのＮチャネルＭＯＳトランジスタＱを使用すると、ＮチャネルＭＯＳトランジスタＱはオンしない。
　以上のように、本願発明では、上側のアームＡ１（Ａ２またはＡ３）と下側のアームＡ４（Ａ５またはＡ６）が同時にオン状態にならないように、ＮチャネルＭＯＳトランジスタＱのしきい値電圧ＶＴＨと制御信号φ１～φ６の振幅電圧との比が設定される。具体的には、ＮチャネルＭＯＳトランジスタＱのしきい値電圧ＶＴＨと制御信号φ１～φ６の振幅電圧との比は、０．２以上で１よりも小さな値に設定される。より好ましくは、その比は０．５以上で１よりも小さな値に設定される。これにより、タイミング調整回路を別途設けることなく、簡単な構成で貫通電流を低減することができる。
　なお、ＮチャネルＭＯＳトランジスタＱのしきい値電圧ＶＴＨと制御信号φ１～φ６の振幅電圧ＶＡとの比（ＶＴＨ／ＶＡ）を０．５以上で１よりも小さな値に設定すると貫通電流を低減できるが、ＶＴＨ／ＶＡを１に近付けるとＮチャネルＭＯＳトランジスタＱのドレイン電流Ｉｄが小さくなるという問題がある。ＮチャネルＭＯＳトランジスタＱのドレイン電流Ｉｄが小さくなると、インバータの出力電流が小さくなり、インバータを効率良く動作させることが難しくなる。
　図７は、ＶＴＨ／ＶＡとＩｄの関係を示す図である。図７に示すように、ＶＴＨ／ＶＡが０．２～０．６の範囲ではＩｄは約９．７Ａでありほぼ一定であった。しかし、０．６以上の範囲でＶＴＨ／ＶＡを徐々に増大させるとＩｄが徐々に減少し、ＶＴＨ／ＶＡが０．７になるとＩｄが約０．９０Ａに低下した。ＶＴＨ／ＶＡが０．７を超えるとＩｄが急に低下し、ＶＴＨ／ＶＡが０．８になるとＩｄが約０．３７Ａに低下した。インバータを効率良く動作させるためには、本来の電流（約９．７Ａ）の少なくとも９０％以上の電流を流す必要がある。したがって、図７より、ＶＴＨ／ＶＡを０．５以上で０．７以下の範囲ＲＡ内の値に設定することが好ましいことが分かった。
　図８は、この実施の形態の変更例を示す図である。図８において、この変更例では、アームＡ１～Ａ６の各々にＮ個（ただし、Ｎは自然数である）のダイオード４０が追加される。図８では、アームＡ１のみが示されている。Ｎ個のダイオード４０は、トランジスタＱ１のドレインとソースの間に、順バイアス方向に直列接続されている。各ダイオード４０のしきい値電圧をＶＴＨＤとすると、Ｎ個のダイオード４０のしきい値電圧の和（Ｎ×ＶＴＨＤ）は、トランジスタＱ１の耐圧以下の所定の電圧Ｖｃに設定されている。
　トランジスタＱ１がオフされた瞬間では、まだノーマリーオン素子Ｐ１はオンしており、ノーマリーオン素子Ｐ１に電流が流れる。このため、トランジスタＱ１のドレインおよびソース間電圧は急に上昇する。トランジスタＱ１のドレインおよびソース間電圧Ｖｄｓが所定の電圧Ｖｃを超えると、Ｎ個のダイオード４０がともにオンする。このため、トランジスタＱ１のドレインおよびソース間電圧Ｖｄｓは、トランジスタＱ１の耐圧以下の所定の電圧Ｖｃ以下に維持され、トランジスタＱ１が破壊されることが防止される。他のアームＡ２～Ａ６でも、アームＡ１と同様、トランジスタＱ２～Ｑ６が破壊されることが防止される。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明でなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　Ａ　アーム、Ｐ　ノーマリーオン素子、Ｑ　ＮチャネルＭＯＳトランジスタ、Ｄ，４０　ダイオード、Ｔ　入力端子、ＴＯ　出力端子、Ｃ　コイル、１　駆動回路、２　直流電源、３　モータ、１０，３９　ソース端子、１１　シリコン基板、１２　バッファ層、１３　ＧａＮ層、１４　ＡｌＧａＮ層、１５　ゲート電極、１６，３６　ゲート端子、１７　ソース電極、１８，２２　貫通電極、１９　ドレイン電極、２０　ポリイミド樹脂層、２１，３２　ドレイン端子、３０　Ｎ＋型シリコン基板、３１　ドレイン電極、３３　Ｎ型ドレイン領域、３４　ゲート酸化膜、３５　ゲート電極、３７　Ｐ型領域、３８　Ｎ型ソース領域。

Claims (6)

  1. 　直流電力を交流電力に変換するインバータであって、
    　第１の直流電圧を受ける第１の入力端子（Ｔ１）と、
    　前記第１の直流電圧よりも低い第２の直流電圧を受ける第２の入力端子（Ｔ２）と、
    　前記交流電力を出力するための複数の出力端子（ＴＯ１～ＴＯ３）と、
    　各出力端子に対応して設けられ、前記第１の入力端子（Ｔ１）と対応の出力端子との間に直列接続された第１のノーマリーオン素子（Ｐ１，Ｐ２，またはＰ３）および第１のＭＯＳトランジスタ（Ｑ１，Ｑ２，またはＱ３）を含む第１のアーム（Ａ１，Ａ２，またはＡ３）と、
    　各出力端子に対応して設けられ、対応の出力端子と前記第２の入力端子（Ｔ２）との間に直列接続された第２のノーマリーオン素子（Ｐ４，Ｐ５，またはＰ６）および第２のＭＯＳトランジスタ（Ｑ４，Ｑ５，またはＱ６）を含む第２のアーム（Ａ４，Ａ５，またはＡ６）と、
    　互いに相補な第１および第２の制御信号（φ１とφ４，φ２とφ５，またはφ３とφ６）をそれぞれ前記第１および第２のＭＯＳトランジスタ（Ｑ１とＱ４，Ｑ２とＱ５，またはＱ３とＱ６）のゲートおよびソース間に与え、前記第１および第２のＭＯＳトランジスタの各々をオンまたはオフさせる駆動回路（１）とを備え、
    　前記第１のノーマリーオン素子（Ｐ１，Ｐ２，またはＰ３）のゲートは対応の出力端子に接続され、前記第２のノーマリーオン素子（Ｐ４，Ｐ５，またはＰ６）のゲートは前記第２の入力端子（Ｔ２）に接続され、
    　前記第１のＭＯＳトランジスタ（Ｑ１，Ｑ２，またはＱ３）のしきい値電圧と前記第１の制御信号（φ１，φ２，またはφ３）の振幅電圧との第１の比、および前記第２のＭＯＳトランジスタ（Ｑ４，Ｑ５，またはＱ６）のしきい値電圧と前記第２の制御信号（φ４，φ５，またはφ６）の振幅電圧との第２の比の各々は、前記第１および第２のアームが同時にオン状態にならないように設定されている、インバータ。
  2. 　前記第１および第２の比の各々は０．２以上で１よりも小さな値に設定されている、請求項１に記載のインバータ。
  3. 　前記第１および第２の比の各々は０．５以上で０．７以下の値に設定されている、請求項２に記載のインバータ。
  4. 　前記第１および第２のノーマリーオン素子（Ｐ１～Ｐ６）の各々は窒化物半導体で形成されている、請求項１に記載のインバータ。
  5. 　前記第１および第２のＭＯＳトランジスタ（Ｑ１～Ｑ５）の各々の内蔵ダイオード（Ｄ１～Ｄ６）はフリーホイールダイオードとして使用されている、請求項１に記載のインバータ。
  6. 　前記第１のアーム（Ａ１，Ａ２，またはＡ３）は、さらに、前記第１のＭＯＳトランジスタ（Ｑ１，Ｑ２，またはＱ３）のドレインおよびソース間に直列接続され、前記第１のＭＯＳトランジスタのドレインおよびソース間電圧が前記第１のＭＯＳトランジスタの耐圧よりも低い予め定められた第１の電圧を超えた場合にオンする複数の第１のダイオード（４０）を含み、
    　前記第２のアーム（Ａ４，Ａ５，またはＡ６）は、さらに、前記第２のＭＯＳトランジスタ（Ｑ４，Ｑ５，またはＱ６）のドレインおよびソース間に直列接続され、前記第２のＭＯＳトランジスタのドレインおよびソース間電圧が前記第２のＭＯＳトランジスタの耐圧よりも低い予め定められた第２の電圧を超えた場合にオンする複数の第２のダイオード（４０）を含む、請求項１に記載のインバータ。
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