JP2020061429A - 半導体装置 - Google Patents

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Abstract

【課題】複数の制御電極を有する半導体スイッチング素子が適用されたアーム構成の駆動回路について、絶縁分離構造が適切に設けられた構成を提供する。【解決手段】直列接続されてアームを構成するＰ側ＩＧＢＴ２００Ｐ及びＮ側ＩＧＢＴ２００Ｎの各々は第１ゲートＧ１及び第２ゲートＧ２を有する。Ｐ側ＩＧＢＴ２００ＰのコレクタＣに対する第１ゲートＧ１の電圧を制御する駆動回路ユニット１００Ｐ−１、Ｐ側ＩＧＢＴ２００ＰのエミッタＥに対する第２ゲートＧ２の電圧を制御する駆動回路ユニット１００Ｐ−２、及び、Ｎ側ＩＧＢＴ２００ＮのコレクタＣに対する第２ゲートＧ２の電圧を制御する駆動回路ユニット１００Ｎ−２では、信号処理回路１１１Ｐ，１１２Ｐ，１１２Ｎと、出力回路１２１Ｐ，１２２Ｐ，１１２Ｎとの間が絶縁分離構造によって、電気的に絶縁される。【選択図】図５

Description

本発明は、半導体装置に関する。
複数の制御電極を有する半導体スイッチング素子の構造が公知である。例えば、特開２００２−１００９７１号公報（特許文献１）には、同じ主面上に主ゲート電極及び補助ゲート電極が設けられた、ダブルゲート構造のＩＧＢＴ（Insulated Gate Bipolar Transistor）が記載されている。特許文献１には、当該ダブルゲートＩＧＢＴを最適のターンオフ特性で駆動するための駆動方法が更に記載されている。
特開２００２−１００９７１号公報
半導体スイッチング素子の代表的な使用例として、高電圧の電力線と低電圧の電力線との間に２個の半導体スイッチング素子を直列接続することで、２個の半導体スイッチング素子の接続ノードから上記高電圧及び低電圧を選択的に出力する、いわゆるアーム構成が公知である。例えば、ＤＣ／ＡＣ電力変換のためのインバータ、及び、ＤＣ／ＤＣ変換のためのチョッパ回路等において、当該アーム構成が用いられている。
アーム構成では、半導体スイッチング素子の制御電極の電圧を制御する駆動回路において絶縁分離構造が導入される。絶縁分離構造の導入は、構造の複雑化及び製造コストの上昇を招く一方で、異常時における破損箇所の拡大を防止できる。
ここで、複数の制御電極を有する半導体スイッチング素子によるアーム構成では、駆動する制御電極の数が増加するのに対して、絶縁分離構造をどのように設けるかが問題となる。この点について、特許文献１には、単一のダブルゲートＩＧＢＴの駆動方法が記載されているが、上記のようなアーム構成における駆動回路の構成については記載がない。
本発明の目的は、複数の制御電極を有する半導体スイッチング素子が適用されたアーム構成の駆動回路について、絶縁分離構造が適切に設けられた構成を提供することである。
本発明のある局面では、直列接続された第１及び第２の半導体スイッチング素子を駆動する半導体装置であって、第１の半導体スイッチング素子のオンオフを制御する第１の駆動回路と、第２の半導体スイッチング素子のオンオフを制御する第２の駆動回路とを備える。第１の半導体スイッチング素子は、主電極としての第１の陽極及び第１の陰極と、第１及び第２の制御電極を有する。第２の半導体スイッチング素子は、主電極としての、第２の陽極、及び、第２の陰極、並びに、第３及び第４の制御電極を有する。第１の陰極及び第２の陽極は電気的に接続される。第１の駆動回路は、第１及び第２の駆動回路ユニットを含む。第１の駆動回路ユニットは、１の陰極に対する第１の制御電極の電圧を制御する。第２の駆動回路ユニットは、第１の陽極に対する第２の制御電極の電圧を制御する。第２の駆動回路は、第３及び第４の駆動回路ユニットを含む。第３の駆動回路ユニットは、第２の陰極に対する第３の制御電極の電圧を制御する。第４の駆動回路ユニットは、第１の陽極に対する第４の制御電極の電圧を制御する。第１から第４の駆動回路ユニットの各々は、信号処理回路及び出力回路を有する。各信号処理回路は、第１及び第２の半導体スイッチング素子のオンオフ指令に従って、第１から第４の制御電極のうちの対応する制御電極の電圧指令となるパルス信号を出力する。各出力回路は、信号処理回路からのパルス信号に従って、第１及び第２の陽極、並びに、第１及び第２の陰極のうちの対応する主電極に対する、対応する制御電極の電圧を駆動する。第１から第３の駆動回路ユニットの各々は、絶縁分離構造を経由して、信号処理回路から出力回路へパルス信号を伝達するように構成される。
本発明によれば、複数の制御電極を有する半導体スイッチング素子が適用されたアーム構成の駆動回路について、高電圧側の半導体スイッチング素子の第１及び第２の制御電極、並びに、低電圧側の半導体スイッチング素子の第２の制御電極に対応する駆動回路ユニットにおいて、絶縁分離構造を経由して、信号処理回路から出力回路へパルス信号を伝達することで、絶縁分離構造が適切に設けられた構成とすることができる。
比較例に係るアーム構成が適用された電力変換システムの一例を説明する回路図である。 比較例による１相分のアームの駆動回路の構成を示すブロック図である。 本実施の形態に係るアーム構成に適用されるダブルゲート構造の半導体スイッチング素子（ＩＧＢＴ）のシンボル図である。 図３に示されたＩＧＢＴの構造の一例を説明するための断面図である。 実施の形態１に係る１相分のアームの駆動回路の構成を示すブロック図である。 図５に示されたレベルシフト回路の構成例を説明する回路図である。 図６中のＮＭＯＳトランジスタの概念的な断面図である。 実施の形態１の変形例に係るレベルシフト回路の第１の構成例を説明する回路図である。 実施の形態１の変形例に係るレベルシフト回路の第２の構成例を説明する回路図である。 実施の形態２に係るクロック回路の共有構成を説明するブロック図である。 信号処理回路によるクロック信号を用いたゲート電圧の制御例を説明するための概念的な波形図である。 実施の形態２に係る電源回路の共有構成を説明するブロック図である。
以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
実施の形態１．
（比較例の説明）
まず、単一の制御電極を有する半導体スイッチング素子によるアーム構成における駆動回路の構成を、本実施の形態の比較例として説明する。
図１は、比較例に係るアーム構成が適用された電力変換システムの一例を説明する回路図である。
図１を参照して、電力変換システムは、ＡＣ／ＤＣコンバータ２０と、ＤＣ／ＡＣインバータ（以下、単に「インバータ」とも称する）５０とを備え、モータ６０を可変速駆動するように構成される。図１の例では、モータ６０は、三相のコイル巻線６５Ｕ，６５Ｖ，６５Ｗが固定子（図示せず）に印加された三相交流電動機で構成される。
ＡＣ／ＤＣコンバータ２０は、ダイオードブリッジ２１と、平滑コンデンサ２５とを含み、交流電源１０からの交流電圧を直流電圧（以下、電源電圧とも称する）Ｖｃｃに変換して、高圧側の電力線ＰＬ及び低圧側の電力線ＮＬとの間に出力する。
インバータ５０は、Ｕ相、Ｖ相、及び、Ｗ相の三相交流電圧を発生する三相インバータを構成する、６個の半導体スイッチング素子（代表的には、ＩＧＢＴが用いられるので、以下、単に「ＩＧＢＴ」とも表記する）２００♯及び６個のダイオード４００を有する。Ｕ相、Ｖ相、及び、Ｗ相の各相において、２個のＩＧＢＴ２００♯が電力線ＰＬ及びＮＬの間に直列接続されることにより、アームが構成される。
比較例の各ＩＧＢＴ２００♯は、単一のゲート電極によってオンオフが制御される。各ＩＧＢＴ２００♯のゲート（制御電極）の電圧は、マイクロコンピュータ（単に「マイコン」とも表記する）９０からのオンオフ指令に従って、駆動回路１００によって制御される。
駆動回路１００は、各ＩＧＢＴ２００♯に対応して、信号処理回路１１０及び出力回路１２０を有する。信号処理回路１１０は、マイコン９０からのオンオフ指令に対してタイミング処理を施したパルス信号を生成する。出力回路１２０は、信号処理回路１１０からのパルス信号に従って、対応するＩＧＢＴ２００♯のゲート電圧を、ＩＧＢＴ２００♯をオンするための電圧、及び、ＩＧＢＴ２００♯をオフするための電圧の一方に駆動する。このように、駆動回路１００によるゲートの電圧制御によって、各ＩＧＢＴ２００♯のオンオフが制御される。
モータ６０を大きな電圧及び電流で動作させる場合には、ゲート−エミッタ間に、１５〜１６（Ｖ）程度の正電圧を印可することで、ＩＧＢＴ２００♯がオンされるが、このときに、瞬間的に１（Ａ）を超えるような駆動電流が必要になることもある。このため、駆動回路１００では、信号処理回路１１０からのパルス信号によって、直接、ＩＧＢＴ２００♯のゲートを十分に駆動することが困難である。このため、出力回路１２０を配置して、信号処理回路１１０からのパルス信号を増幅して、ＩＧＢＴのゲート電極に出力することで、ＩＧＢＴ２００♯のオンオフが制御される。
図２には、比較例による１相分のアームの駆動構成が示される。
図２を参照して、高電圧側（Ｐ側、又は、ハイサイド）ＩＧＢＴ２００♯Ｐと、低電圧側（Ｎ側、又は、ローサイド）ＩＧＢＴ２００♯Ｎとは、出力ノードＮｏを介して電力線ＰＬ及びＮＬの間に直列接続されることによって、アームを構成する。ＩＧＢＴ２００♯Ｐ及び２００♯Ｎの各々は、主電極としてのコレクタＣ（陽極）及びエミッタＥ（陰極）と、制御電極としてのゲートＧとを有する。
図１及び図２の例では、Ｐ側ＩＧＢＴ２００♯Ｐ及びＮ側ＩＧＢＴ２００♯Ｎの接続ノードに対応する出力ノードＮｏは、コイル巻線６５と接続される。コイル巻線６５は、コイル巻線６５Ｕ，６５Ｖ，６５Ｗを包括的に表記した１相分のコイル巻線に相当する。
例えば、各アームにおいて、予め定められた制御周期毎でのＰ側ＩＧＢＴ２００♯Ｐ及びＮ側ＩＧＢＴ２００♯Ｎのオンオフ期間比（いわゆる、デューティ比）を制御することで、各相交流電圧の振幅（実効値）及び周波数を制御するができる。これにより、モータ６０に供給される駆動電力して、モータ６０の可変速駆動制御を実現することができる。例えば、マイコン９０からは、当該デューティ比の制御のための、Ｐ側ＩＧＢＴ２００♯Ｐ及びＮ側ＩＧＢＴ２００♯Ｎのオンオフを示す制御指令が出力される。
マイコン９０のオンオフ指令に従ってＰ側ＩＧＢＴ２００♯Ｐをオンオフするための駆動回路１００Ｐは、信号処理回路１１０Ｐ及び出力回路１２０Ｐを含む。同様に、マイコン９０のオンオフ指令に従ってＮ側ＩＧＢＴ２００♯Ｎをオンオフするための駆動回路１００Ｎは、信号処理回路１１０Ｎ及び出力回路１２０Ｎを含む。
信号処理回路１１０Ｐは、マイコン９０からのオンオフ指令に従って、Ｐ側ＩＧＢＴ２００♯Ｐのオンオフを制御するパルス信号を出力する。同様に、信号処理回路１１０Ｎは、マイコン９０からのオンオフ指令に従って、Ｎ側ＩＧＢＴ２００♯Ｎのオンオフを制御するパルス信号を出力する。信号処理回路１１０Ｐ，１１０Ｎは、マイコン９０からのオンオフ指令に対して、Ｐ側ＩＧＢＴ２００♯Ｐ及びＮ側ＩＧＢＴ２００♯Ｎが同時にオンするアーム短絡を回避するためのデッドタイムの付加、及び、スイッチング損失又はサージを低減するためのタイミング調整を反映して、パルス信号を生成する。
出力回路１２０Ｐは、Ｐ側ＩＧＢＴ２００♯ＰのエミッタＥに対するゲートＧの電圧（ゲート電圧）を、信号処理回路１１０Ｐからのパルス信号のレベルに従って制御する。同様に、出力回路１２０Ｎは、Ｎ側ＩＧＢＴ２００♯ＮのエミッタＥに対するゲートＧの電圧（ゲート電圧）を、信号処理回路１１０Ｎからのパルス信号のレベルに従って制御する。例えば、ゲート電圧を閾値電圧よりも高い正電圧に制御すると、各ＩＧＢＴ２００♯Ｐ，２００♯Ｎはオンする。一方で、ゲート電圧をゼロ電圧（即ち、エミッタＥ及びゲートＧが同電位）とすることで、各ＩＧＢＴ２００♯Ｐ，２００♯Ｎはオフされる。
ダイオード４００Ｐは、Ｐ側ＩＧＢＴ２００♯ＰのエミッタＥからコレクタＣへ向かう電流経路を形成するように、Ｐ側ＩＧＢＴ２００♯Ｐに対して逆並列接続される。同様に、ダイオード４００Ｎは、Ｎ側ＩＧＢＴ２００♯ＮのエミッタＥからコレクタＣへ向かう電流経路を形成するように、Ｎ側ＩＧＢＴ２００♯Ｎに対して逆並列接続される。ダイオード４００Ｐ，４００Ｎは、ＩＧＢＴ２００♯Ｐ，２００♯Ｎのオフ動作期間中において、コイル巻線６５に蓄積されたエネルギによって生じる電流の還流経路を確保するための、還流ダイオード（ＦＷＤ：Free Wheeling Diode）として設けられる。
低電圧側の電力線ＮＬが接地されることにより、Ｎ側ＩＧＢＴ２００♯Ｎのエミッタ(陰極）は接地されて、ゼロ電圧（ＧＮ）を基準電圧として得る。出力ノードＮｏは、Ｎ側ＩＧＢＴ２００♯Ｎ又はＰ側ＩＧＢＴ２００♯Ｐがオンすることにより、電力線ＰＬの電源電圧Ｖｃｃ及びゼロ電圧（ＧＮＤ）の一方の電圧を、コイル巻線６５へ出力する。
従って、Ｎ側ＩＧＢＴ２００♯Ｎのエミッタの電圧がゼロボルトに固定される一方で、出力ノードＮｏ、即ち、Ｐ側ＩＧＢＴ２００Ｐ♯のエミッタの電圧は、ゼロボルトから、電源電圧Ｖｃｃにサージ電圧を加えた正電圧まで大きく変動する。尚、周知のように、サージ電圧は、配線のインダクタンス（Ｌ）と、スイッチング時の電流の時間変化率（ｄｉ／ｄｔ）との積によって決まる。
上述のように、各アームにおける、出力ノードＮｏから電源電圧Ｖｃｃが出力される期間の比率であるデューティ比を変化させることで、モータ６０の出力を自在に変化させることが可能である。一方で、モータ６０の短絡事故が起きた場合などには、インバータ５０を構成するＩＧＢＴ２００♯は、制御可能な電流を大幅に上回る短絡電流が流れることによって破損する虞がある。ＩＧＢＴ２００♯が破損によって、コレクタ−エミッタ間電圧の阻止（耐電圧）機能を失った場合には、電源電圧Ｖｃｃが出力回路１２０Ｐに印加され得る。
これにより、一般的には耐電圧性能がそれ程高くない一般的な電子回路を主要構成部品とする出力回路１２０Ｐを始め、当該出力回路１２０と電気的に接続される回路群にも高電圧が印加されることで、電気的な破損が拡大することが懸念される。
又、ノイズ等の誤信号によって、同一アームを形成する２個のＩＧＢＴ２００♯Ｐ及び２００♯Ｎが同時オンしてしまうと、電源電圧Ｖｃｃがコイル巻線６５等の負荷を経由せずに、ＩＧＢＴ２００♯Ｐ及び２００♯Ｎに直接的に印加されることにより、大電流が流れるととともに、電源電圧Ｖｃｃがゲート電極に回り込む可能性もある。
一般的に、ＩＧＢＴゲートの絶縁能力は、上述の１５〜１６（Ｖ）程度を想定して設計されるので、当該絶縁能力を遥かに上回る電源電圧Ｖｃｃが印加されると、ゲートの絶縁能力が失われることで、駆動回路１００Ｐ中の出力回路１２０Ｐに高電圧が印加されることで、駆動回路１００Ｐ内にさらなる破損を引き起こしかねない。
このような二次的破壊を最小限に食い止めるために、一般的には、コレクタ（陽極）に常に高電圧が印加されるＰ側ＩＧＢＴ２００♯Ｐの駆動回路１００Ｐでは、ゲート電極と電気的に接続される出力回路１２０Ｐと、信号処理回路１１０Ｐとの間を電気的に絶縁する構造とすることが一般的である。例えば、フォトカプラ、或いは、絶縁トランス、又は、高電圧阻止能力を持つ半導体素子の絶縁機能を有するデバイスによって、絶縁分離構造を実現することができる。当該絶縁分離構造を信号処理回路１１０Ｐ及び出力回路１２０Ｐの間の信号伝達経路に当該絶縁素子を介挿することにより、異常時の高電圧を当該絶縁素子によって負担して、信号処理回路１１０Ｐに印加されないようにすることで、破損の拡大を防止することが可能となる。
一方で、Ｎ側ＩＧＢＴ２００♯Ｎは、ゲート電圧の基準となるエミッタ（陰極）が接地されているので、動作がＰ側ＩＧＢＴ２００♯Ｐに対して安定している、この為、絶縁分離構造の採用によるコスト上昇の面から、特に高信頼性用途のインバータを除くと、Ｎ側の駆動回路１００Ｎにおいて、出力回路１２０Ｎ及び信号処理回路１１０Ｎの間は電気的に絶縁しないことが一般的である。即ち、単一のゲート電極を有するＩＧＢＴ２００♯によるアーム構成では、Ｐ側の駆動回路では、絶縁素子による電気絶縁分離構造を設ける一方で、Ｎ側の駆動回路では当該絶縁分離構造を設けないことで、異常時の二次的破壊の防止と、製造コスト上昇とのバランス化を図ることが一般的である。
これに対して、本実施の形態では、複数のゲート電極（制御電極）を有するダブルゲート構造の半導体スイッチング素子によるアーム構成における駆動回路の構成を説明する。
図３には、本実施の形態に係るアーム構成に適用されるダブルゲート構造の半導体スイッチング素子（ＩＧＢＴ）２００のシンボル図が示される。以下では、半導体スイッチング素子２００についても、ＩＧＢＴ２００と表記する。
図３を参照して、ＩＧＢＴ２００は、比較例で説明したＩＧＢＴ２００♯と同様に、主電極としてのコレクタＣ（陽極）及びエミッタＥ（陰極）を有する。更に、ＩＧＢＴ２００は、複数の制御電極としての第１ゲートＧ１及び第２ゲートＧ２を有する。以下では、コレクタ電圧Ｖｃｅは、エミッタＥに対するコレクタＣの電圧で定義され、第１ゲート電圧Ｖｇ１は、エミッタＥに対する第１ゲートＧ１の電圧で定義され、第２ゲート電圧Ｖｇ２は、コレクタＣに対する第２ゲートＧ２の電圧で定義される。ダブルゲート構造のＩＧＢＴ２００は、例えば、図４に示される両面ゲート構造によって構成することができる。一般的に、両面ゲート構造のＩＧＢＴでは、オン電圧及びスイッチング損失のトレードオフ関係が改善されることが知られている。
図４は、図３に示されたＩＧＢＴの構造の一例を説明するための断面図である。
図４を参照して、ＩＧＢＴ２００は、両面ゲート構造を有しており、第１及び第２の主面を有するｎベース２０１と、ｐベース２０２と、ｎエミッタ２０３と、ｐコレクタ２０４と、ｎコレクタ２０５と、ｐエミッタ２０６と、トレンチ２０７と、第１ゲート絶縁膜２０８と、第１ゲート電極２０９と、第１ゲートの層間絶縁膜２１０と、エミッタ電極２１１と、コレクタ電極２１２と、第２ゲート絶縁膜２１３と、第２ゲート電極２１４と、第２ゲートの層間絶縁膜２１５とを備える。
エミッタ電極２１１は、ＩＧＢＴ２００の第１の主面側の表面に、導電体（代表的には、金属）によって形成される。同様に、コレクタ電極２１２は、ＩＧＢＴ２００の第２の主面側の表面に、導電体（代表的には、金属）によって形成される。エミッタ電極２１１は、図３中のエミッタＥ（陰極）に相当し、コレクタ電極２１２は、図３中のコレクタＣ（陽極）に相当する。
ｐベース２０２は、ｎベース２０１の第１の主面側に配設される。高濃度のｐエミッタ２０６は、エミッタ電極２１１との良好なオーミック接触を実現するために、ｐベース２０２の表面（第１の主面側）に、選択的に設けられる。ｎエミッタ２０３は、ｐベース２０２の第１の主面側の一部領域に選択的に配設される。
トレンチ２０７は、ｎエミッタ２０３及びｐベース２０２を貫通して、ｎベース２０１に達するように、ＩＧＢＴ２００の第１の主面側に設けられる。第１ゲート絶縁膜２０８は、トレンチ２０７の表面上に形成される。トレンチ２０７の内部において、第１ゲート電極２０９は、第１ゲート絶縁膜２０８の上（第１の主面側）に、代表的にはポリシリコンを用いて形成される。第１ゲートの層間絶縁膜２１０は、トレンチ２０７及びｎエミッタ２０３と、エミッタ電極２１１との間に形成される。これにより、第１の主面のエミッタ側には、エンハンスメント型ｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造による、第１ゲート部が形成される。
ｎベース２０１の第２の主面側には、ｐコレクタ２０４が配設される。ｎコレクタ２０５は、ｐコレクタ２０４の第２の主面側の一部領域に選択的に配設される。更に、図１中に、第２ゲート絶縁膜２１３、第２ゲート電極２１４、及び、第２ゲートの層間絶縁膜２１５を形成することによって、第２の主面のコレクタ側においても、エンハンスメント型ｎチャネルＭＯＳＦＥＴ構造による、第２ゲート部が形成される。
第１ゲート絶縁膜２０８及び第２ゲート絶縁膜２１３は、通常、酸化膜（代表的には、ＳｉＯ2）によって構成される。第１ゲート電極２０９及び第２ゲート電極２１４は、代表的には、ｎ型不純物がドープされたポリシリコンによって構成される。
このように、ＩＧＢＴ２００は、第１の主面側及び当該第１の主面側と対向する第２の主面側のそれぞれ（即ち、両面）に、制御電極として機能する、第１ゲート電極２０９及び第２ゲート電極２１４を有している。第１ゲート電極２０９は、図３中の第１ゲートＧ１に相当し、第２ゲート電極２１４は、図３中の第２ゲートＧ２に相当する。
次に両面ゲート構造のＩＧＢＴ２００の動作を説明する。ＩＧＢＴ２００の動作は、第１ゲート電極２０９に印加される第１ゲート電圧Ｖｇ１及び第２ゲート電極２１４に印加される第２ゲート電圧Ｖｇ２によって制御される。
図２で説明したアーム構成では、エミッタ電極２１１及びコレクタ電極２１２に正電圧（Ｖｃｅ＞０）が印加される。Ｖｃｅ＞０の下では、エミッタ側の第１ゲート電圧Ｖｇ１によって、ＩＧＢＴ２００のオンオフが制御される。具体的には、第１ゲート電圧Ｖｇ１が閾値電圧Ｖｔを超える正電圧（Ｖｇ１＝「＋」と表記する）になると、コレクタ側の第２ゲート電圧Ｖｇ２が、上記正電圧（Ｖｇ２＝「＋」と表記する）、又は、上記正電圧が印可されない状態（Ｖｇ２＝「０」と表記する）のいずれであっても、ＩＧＢＴ２００は、低いコレクタ電圧Ｖｃｅでもコレクタ電極２１２からエミッタ電極２１１に大きな電流が流れる状態である順電流通電状態（以下、単に「オン状態」とも称する）となる。
一方で、第１ゲート電圧Ｖｇ１＝「０」、すなわち、第１ゲート電極２０９に上記正電圧が印可されない状態とすると、第２ゲート電圧Ｖｇ２が「＋」及び「０」のいずれであっても、ＩＧＢＴ２００は、Ｖｃｅ＞０の下で、コレクタ電極２１２からエミッタ電極２１１へ電流が流れない、電圧阻止状態（以下、単に「オフ状態」とも称する）となる。
特に、第１ゲート電圧Ｖｇ１＝「＋」、かつ、第２ゲート電圧Ｖｇ２＝「０」とすると、ｐベース２０２のうちの第１ゲート電極２０９の近傍領域がｎ型に反転することで、ｎチャネル（第１のｎチャネル）が形成されるとともに、ｎエミッタ２０３から第１のｎチャネルを経由してｎベース２０１へ至る電流経路が形成される。当該経路を通じて、エミッタ電極２１１から電子（負電荷）がｎベース２０１へ注入される。
この注入された電子によってｎベース２０１が負極性に帯電することで、ｐコレクタ２０４及びｎベース２０１によって形成されるｐｎ接合（以下「Ｊ１接合」とも称する）が順バイアスされる。これにより、コレクタ電極２１２からｐコレクタ２０４を通して、ｎベース２０１に正孔（正電荷）が注入される。
この結果、ｎベース２０１に存在する正孔の密度が増えることで、伝導度変調が発生するので、ｎベース２０１の抵抗成分が大幅に減少する。これにより、ＩＧＢＴ２００は、オン状態となる。この際における、ＩＧＢＴ２００のコレクタ−エミッタ間の電圧降下は、いわゆるオン電圧に相当する。
次に、上記オン状態から電圧阻止状態（オフ状態）へ遷移する、ターンオフスイッチング動作を説明する。
Ｖｃｅ＞０の下で、第１ゲート電圧Ｖｇ１＝「０」、かつ、第２ゲート電圧Ｖｇ２＝「０」とすると、Ｖｇ１＝「＋」のときにｎ型に反転して第１のｎチャネルを形成していた、ｐベース２０２のうちの第１ゲート電極２０９の近傍領域がｐ型に戻る。これにより、ｎエミッタ２０３からｎベース２０１への電子の流動経路が無くなることで、エミッタ電極２１１からｎベース２０１への電子の注入が停止する。これにより、ｐコレクタ２０４及びｎベース２０１からなる上記Ｊ１接合の順バイアスが解消されて、コレクタ電極２１２からｐコレクタ２０４を経由したｎベース２０１への正孔の注入が停止される。
この結果、オン動作期間におけるｎベース２０１の伝導度変調が解消されて、ｎベース２０１の抵抗は、伝導度変調を起こす前の状態に戻る。更に、ｐベース２０２及びｎベース２０１からなるｐｎ接合（以下、「Ｊ２接合」とも称する）が空乏化する。これにより、ＩＧＢＴ２００は、Ｖｃｅ＞０の下で、コレクタ電極２１２からエミッタ電極２１１へ電流が流れない、電圧阻止状態（オフ状態）となる。
特に、ＩＧＢＴ２００のターンオフスイッチング動作では、エミッタ側の第１ゲート電極２０９への正電圧の印加を停止する直前、又は、ほぼ同時に、コレクタ側の第２ゲート電極２１４に所定の正電圧を印加することにより、第２ゲート電極２１４の近傍領域がｎ型に反転して、第２のｎチャネルを形成することによって、ｎベース２０１〜第２のｎチャネル〜ｎコレクタ２０５からなる電流経路が形成される。これにより、電子がｎベース２０１からコレクタ電極２１２へ排出されることにより、ｎベース２０１の電子密度が低下し始める。この電子密度の低下がｐコレクタ２０４及びｎベース２０１からなるｐｎ接合（上記Ｊ１接合）の順バイアスを弱めることにより、ｐコレクタ２０４からｎベース２０１への正孔の注入が減少される。
この状況で、第１ゲート電極２０９に印加されていた正電圧をゼロボルトに切り替えると、ｎ型に反転していた第１のｎチャネルがｐ型に戻って、エミッタ電極２１１からの電子の注入が停止する。一方で、ｎベース２０１に蓄積されていた電子は、第２のｎチャネルからｎコレクタ２０５を通ってコレクタ電極２１２へ抜けていく。同様に、ｎベース２０１に蓄積されていた正孔は、ｐベース２０２からｐエミッタ２０６を通ってエミッタ電極２１１へ抜けて行く。更に、ｐベース２０２及びｎベース２０１からなるｐｎ接合（Ｊ２接合）が空乏化することで発生する空乏層電界によって、上述した、ｎベース２０１に蓄積された電子及び正孔のコレクタ電極２１２及びエミッタ電極２１１への排出は、高速化される。
このように、ターンオフ動作時には、エミッタ側の第１ゲート電圧Ｖｇ１を「＋」から「０」に変化する直前（又は、ほぼ同時）に、コレクタ側の第２ゲート電圧Ｖｇ２＝「＋」とすることによって、ｎベース２０１に蓄積された過剰電荷が消滅するまでの時間を短縮する効果によって、ターンオフスイッチングの損失を減少することができる。
上述のように、第１ゲート電圧Ｖｇ１＝「０」とするとＩＧＢＴ２００はオフ状態（電圧阻止状態）となる。ＩＧＢＴ２００のオフ動作期間中に、第２ゲート電極２１４に正電圧を印加して（Ｖｇ２＝「＋」）、第２ゲートのオンを維持することで、ｎベース２０１及びコレクタ電極２１２を導通させると、ｐベース２０２及びｎベース２０１によるｐｎ接合（上記Ｊ２接合）を、エミッタ電極２１１及びコレクタ電極２１２の間に接続されたダイオードとして機能させることができる。従って、両面ゲート構造のＩＧＢＴ２００では、比較例のＩＧＢＴ２００♯のようにダイオード４００（ＦＷＤ）を外部接続することなく、逆電流の経路を確保することが可能である。
このように、両面ゲート構造のＩＧＢＴでは、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２の制御によって、等価的にＦＷＤを内蔵した半導体スイッチング素子として機能することが可能である。一方で、制御電極（ゲート）が複数存在することから、ダブルゲート構造のＩＧＢＴ２００を用いてアームを構成する場合、例えば、図１の電力変換システムにおいて、単一ゲート構造のＩＧＢＴ２００♯に代えて、ダブルゲート構造のＩＧＢＴ２００を適用してインバータ５０を構成する場合には、比較例（図２）とは異なる駆動回路での電気絶縁仕様を決定する必要がある。即ち、ダブルゲート構造のＩＧＢＴ２００の駆動回路に対して、異常時に高電圧が印加されても、駆動回路側での二次的破壊の防止と、製造コスト上昇とをバランスさせた絶縁仕様が必要となる。
図５は、実施の形態１に係る１相分のアームの駆動回路の構成を示すブロック図である。図５では、ダブルゲート構造のＩＧＢＴ２００を用いてアームが構成されている。
図５を参照して、高電圧側（Ｐ側、又は、ハイサイド）ＩＧＢＴ２００Ｐと、低電圧側（Ｎ側、又は、ローサイド）ＩＧＢＴ２００Ｎとは、出力ノードＮｏを介して電力線ＰＬ及びＮＬの間に直列接続されることによって、アームを構成する。ＩＧＢＴ２００Ｐ及び２００Ｎの各々は、図３で説明したように、主電極としてのコレクタＣ（陽極）及びエミッタＥ（陰極）と、制御電極としての第１ゲートＧ１及び第２ゲートＧ２とを有する。
出力ノードＮｏは、例えば、図２と同様に、モータ６０のコイル巻線６５と接続される。従って、図２で説明したのと同様のデューティ比制御に従って、マイコン９０は、各アームのＰ側ＩＧＢＴ２００Ｐ及びＮ側ＩＧＢＴ２００Ｎのオンオフ指令を生成することができる。
マイコン９０のオンオフ指令に従ってＰ側ＩＧＢＴ２００Ｐをオンオフするための駆動回路１００Ｐは、第１ゲートＧ１を駆動するための駆動回路ユニット１００Ｐ−１と、第２ゲートＧ２を駆動するための駆動回路ユニット１００Ｐ−２とを有する。駆動回路ユニット１００Ｐ−１は、信号処理回路１１１Ｐ、出力回路１２１Ｐ、及び、レベルシフト回路１３１Ｐを有する。同様に、駆動回路ユニット１００Ｐ−２は、信号処理回路１１２Ｐ、出力回路１２２Ｐ、及び、レベルシフト回路１３２Ｐを有する。
信号処理回路１１１Ｐは、Ｐ側ＩＧＢＴ２００Ｐの第１ゲート電圧Ｖｇ１を制御するためのパルス信号を出力する。当該パルス信号は、上述した、Ｖｇ１＝「＋」とする期間と、Ｖｇ１＝「０」とする期間とを指示するための２値信号である。同様に、信号処理回路１１２Ｐは、Ｐ側ＩＧＢＴ２００Ｐの第２ゲート電圧Ｖｇ２を制御するためのパルス信号を出力する。当該パルス信号は、上述した、Ｖｇ２＝「＋」とする期間と、Ｖｇ２＝「０」とする期間とを指示するための２値信号である。
信号処理回路１１１Ｐ及び１１２Ｐは、マイコン９０からのオンオフ指令に従って、Ｐ側ＩＧＢＴ２００Ｐがオンオフされるように、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２を制御するために上述のパルス信号を生成する。当該パルス信号には、上述のデッドタイムの付加、及び、スイッチング損失又はサージを低減するためのタイミング調整が反映されている。
信号処理回路１１１Ｐ及び１１２Ｐから出力されたパルス信号は、レベルシフト回路１３１Ｐ及び１３２Ｐをそれぞれ介して、出力回路１２１Ｐ及び１２２Ｐへ伝達される。出力回路１２１Ｐは、Ｐ側ＩＧＢＴ２００のエミッタ（陰極）、即ち、出力ノードＮｏの電圧を基準電圧として引き込んでおり、レベルシフト回路１３１Ｐの出力に従って、Ｐ側ＩＧＢＴ２００Ｐのエミッタに対する第１ゲート電圧Ｖｇ１を、「０」及び「＋」のいずれかに制御する。
出力回路１２２Ｐは、Ｐ側ＩＧＢＴ２００のコレクタ（陽極）、即ち、電力線ＰＬの電圧を基準電圧として引き込んでおり、レベルシフト回路１３２Ｐの出力に従って、Ｐ側ＩＧＢＴ２００Ｐのコレクタに対する第２ゲート電圧Ｖｇ２を、「０」及び「＋」のいずれかに制御する。
同様に、マイコン９０のオンオフ指令に従ってＮ側ＩＧＢＴ２００Ｎをオンオフするための駆動回路１００Ｎは、第１ゲートＧ１を駆動するための駆動回路ユニット１００Ｎ−１と、第２ゲートＧ２を駆動するための駆動回路ユニット１００Ｎ−２とを有する。駆動回路ユニット１００Ｎ−１は、信号処理回路１１１Ｎ、出力回路１２１Ｎ、及び、レベルシフト回路１３１Ｎを有する。同様に、駆動回路ユニット１００Ｐ−Ｎは、信号処理回路１１２Ｎ、出力回路１２２Ｎ、及び、レベルシフト回路１３２Ｎを有する。
信号処理回路１１１Ｎ及び１１２Ｎは、Ｎ側ＩＧＢＴ２００Ｎの第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２を制御するためのパルス信号をそれぞれ出力する。信号処理回路１１１Ｎ及び１１２Ｎからのパルス信号は、信号処理回路１１１Ｐ及び１１２Ｐからのパルス信号と同様の２値信号である。信号処理回路１１１Ｎ及び１１２Ｎは、信号処理回路１１１Ｐ及び１１２Ｐと同様に、マイコン９０からのオンオフ指令に従って、マイコン９０からのオンオフ指令に従って、Ｎ側ＩＧＢＴ２００Ｎがオンオフされるように、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２を制御するために上述のパルス信号を生成する。当該パルス信号には、上述のデッドタイムの付加、及び、スイッチング損失又はサージを低減するためのタイミング調整が反映されている。
信号処理回路１１１Ｎ及び１１２Ｎから出力されたパルス信号は、レベルシフト回路１３１Ｎ及び１３２Ｎをそれぞれ介して、出力回路１２１Ｎ及び１２２Ｎへ伝達される。出力回路１２１Ｎは、Ｎ側ＩＧＢＴ２００のエミッタ（陰極）、即ち、電力線ＮＬの電圧を基準電圧として引き込んでおり、レベルシフト回路１３１Ｎの出力に従って、Ｎ側ＩＧＢＴ２００Ｎのエミッタに対する第１ゲート電圧Ｖｇ１を、「０」及び「＋」のいずれかに制御する。
出力回路１２２Ｎは、Ｎ側ＩＧＢＴ２００のコレクタ（陽極）、即ち、出力ノードＮｏの電圧を基準電圧として引き込んでおり、レベルシフト回路１３２Ｎの出力に従って、Ｐ側ＩＧＢＴ２００Ｎのコレクタに対する第２ゲート電圧Ｖｇ２を「０」及び「＋」のいずれかに制御する。
図５のアーム構成においても、Ｐ側ＩＧＢＴ２００Ｐ及びＮ側ＩＧＢＴ２００Ｎのオンオフに対する出力ノードＮｏの電圧は、図２と同様である。従って、Ｐ側ＩＧＢＴ２００Ｐの第２ゲートＧ２には、電源電圧Ｖｃｃを基準とするゲート電圧が印加される。又、Ｐ側ＩＧＢＴ２００Ｐの第１ゲートＧ１、及び、Ｎ側ＩＧＢＴ２００Ｎの第２ゲートＧ２には、出力ノードＮｏを基準としてゲート電圧が制御されるので、電源電圧Ｖｃｃを基準とするゲート電圧が印加される期間が存在する。一方で、Ｎ側ＩＧＢＴ２００Ｎの第１ゲート電圧Ｖｇ１は、ＧＮＤに固定されたエミッタ（陰極）の電圧（ＧＮＤ）を基準として発生される。
従って、図５のアーム構成に対しては、Ｐ側ＩＧＢＴ２００Ｐの第１ゲートＧ１に対する出力回路１２１Ｐ及び信号処理回路１１１Ｐの間、並びに、第２ゲートＧ２に対する出力回路１２２Ｐ及び信号処理回路１１２Ｐの間の両方を、レベルシフト回路１３１Ｐ及び１３２Ｐによって電気的に絶縁する。更に、Ｎ側ＩＧＢＴ２００Ｎの第２ゲートＧ２に対する出力回路１２２Ｎ及び信号処理回路１１２Ｎの間についても、レベルシフト回路１３２Ｎによって電気的に絶縁する。一方で、Ｎ側ＩＧＢＴ２００Ｎの第１ゲートＧ１に対する出力回路１２１Ｎ及び信号処理回路１１１Ｎの間に接続されるレベルシフト回路１３１Ｎについては、絶縁分離構造を具備しないで構成することが可能である。尚、図５中では、電気的な絶縁を伴って信号伝達が可能な接続を二重線で表記し、電気的な接続を一重線で表記している。
図５において、Ｐ側ＩＧＢＴ２００Ｐは「第１の半導体スイッチング素子」の一実施例に対応し、Ｎ側ＩＧＢＴ２００Ｎは「第２の半導体スイッチング素子」の一実施例に対応する。更に、「第１の半導体スイッチング素子」に対応するＰ側ＩＧＢＴ２００ＰのコレクタＣは「第１の陽極」、エミッタＥは「第１の陰極」、第１ゲートＧ１は「第１の制御電極」、第２ゲートＧ２は「第２の制御電極」の一実施例にそれぞれ対応する。同様に、「第２の半導体スイッチング素子」に対応するＮ側ＩＧＢＴ２００ＮのコレクタＣは「第２の陽極」、エミッタＥは「第２の陰極」、第１ゲートＧ１は「第３の制御電極」、第２ゲートＧ２は「第４の制御電極」の一実施例にそれぞれ対応する。
又、Ｐ側ＩＧＢＴ２００Ｐの駆動回路１００Ｐは「第１の駆動回路」の一実施例に対応し、駆動回路ユニット１００Ｐ−１は「第１の駆動回路ユニット」の一実施例に対応し、駆動回路ユニット１００Ｐ−２は「第２の駆動回路ユニット」の一実施例に対応する。同様に、Ｎ側ＩＧＢＴ２００Ｎの駆動回路１００Ｎは「第２の駆動回路」の一実施例に対応し、駆動回路ユニット１００Ｎ−１は「第３の駆動回路ユニット」の一実施例に対応し、駆動回路ユニット１００Ｎ−２は「第４の駆動回路ユニット」の一実施例に対応する。
図６は、図５に示されたレベルシフト回路の構成例を説明する回路図である。
図６を参照して、レベルシフト回路１３１Ｐ，１３２Ｐ，１３２Ｎの各々は、直流電源１４０、ダイオード１４１、キャパシタ１４２、抵抗素子１４３、及び、ＮＭＯＳトランジスタ１４５を有する。図６では、レベルシフト回路１３２Ｐの回路構成について、代表的に説明する。図５に示されたレベルシフト回路の構成例を説明する回路図である。
直流電源１４０及びダイオード１４１は、低電圧側の電力線ＮＬ（ＧＮＤ）とノードＮ１との間に直列接続される。直流電源１４０の陰極は、電力線ＮＬと電気的に接続され、ダイオード１４１は、直流電源１４０の陽極からノードＮ１へ向かう方向を順方向として接続される。直流電源１４０は、ＩＧＢＴ２００の閾値電圧Ｖｔよりも高い直流電圧Ｖｄｄを出力する。上述のように、直流電圧Ｖｄｄは１５〜１６（Ｖ）とすることが一般的である。キャパシタ１４２は、ノードＮ１及び高電圧側の電力線ＰＬの間に接続される。
抵抗素子１４３は、出力回路１２２Ｐの入力ノードＮｄｙと、ノードＮ１との間に接続される。ＮＭＯＳトランジスタ１４５は、低電圧側の電力線ＮＬ（ＧＬＤ）と、入力ノードＮｄｙとの間に電気的に接続される。即ち、ＮＭＯＳトランジスタ１４５のソース（Ｓ）は電力線ＮＬ（ＧＬＤ）と接続され、ドレイン（Ｄ）は入力ノードＮｄｙと接続される。ＮＭＯＳトランジスタ１４５のゲート（Ｇ）は、信号処理回路１１２Ｐが出力したパルス信号Ｓｐｌが入力される。
図７には、ＮＭＯＳトランジスタ１４５の概念的な断面図が示される。
図７を参照して、ＮＭＯＳトランジスタ１４５は、ｐ型領域１４６上に形成された、ｎ型領域１４７及び１４８と、ゲート電極１４９とを有する。ｎ型領域１４７は、電力線ＮＬと電気的に接続されてソース（Ｓ）として作用する。ｎ型領域１４８は、出力回路１２２Ｐの入力ノードＮｄｙと接続されるとともに、抵抗素子１４３を介してノードＮ１と接続される。ｎ型領域１４８は、ドレイン（Ｄ）として作用する。ゲート電極１４９は、ｎ型領域１４７及び１４８の間に形成されるチャネル領域と、ゲート絶縁膜を介して形成される。ゲート電極１４９には、信号処理回路１１２Ｐが出力したパルス信号Ｓｐｌが入力される。
２値信号であるパルス信号Ｓｐｌが論理ローレベル（以下、単に「Ｌレベル」）である期間では、ＮＭＯＳトランジスタ１４５がオフされるので、出力回路１２２Ｐの入力ノードＮｄｙには、ダイオード１４１及び抵抗素子１４３を経由して、直流電源１４０からの直流電圧Ｖｄｄが入力される。これにより、出力回路１２２Ｐは、第２ゲートＧ２を、基準電圧として引き込んだ電力線ＰＬの電圧（電源電圧Ｖｃｃ）＋Ｖｄｄ（Ｖ）の電圧に駆動する。これにより、第２ゲート電圧Ｖｇ２＝「＋」の状態とすることができる。
一方で、パルス信号Ｓｐｌが論理ハイレベル（以下、単に「Ｈレベル」）である期間では、ＮＭＯＳトランジスタ１４５がオンすることにより、出力回路１２２Ｐの入力ノードＮｄｙ及び低電圧側の電力線ＮＬの間が導通する。これにより、出力回路１２２ＰにはＧＮＤが入力されて、出力回路１２２Ｐは、第２ゲートＧ２を、基準電圧として引き込んだ電力線ＰＬの電圧（電源電圧Ｖｃｃ）＋０（Ｖ）の電圧に駆動する。これにより、第２ゲート電圧Ｖｇ２＝「０」の状態とすることができる。
又、ＮＭＯＳトランジスタ１４５では、ｐ型領域１４６及びｎ型領域１４８によってｐｎ接合（Ｊ０接合）が形成される。異常時に出力回路１２２Ｐからの高電圧がＮＭＯＳトランジスタ１４５に印可されても、当該Ｊ０接合の逆バイアスによる耐圧によって、当該高電圧がｐ型領域１４６に伝達されることが防止できる。これにより、ゲート絶縁膜の破壊を伴って高電圧が信号処理回路１１２Ｐへ印可されることによる二次的な破壊を防止することができる。即ち、ＮＭＯＳトランジスタ１４５のｐｎ接合（Ｊ０接合）により、出力回路１２２Ｐ及び信号処理回路１１２Ｐの間を電気的に絶縁分離することができる。このように、Ｊ０接合は「絶縁分離構造」を実現するための「半導体素子のｐｎ接合」の一実施例に対応し、ＮＭＯＳトランジスタ１４５は「電界効果トランジスタ」の一実施例に対応する。
再び図６を参照して、Ｐ側ＩＧＢＴ２００Ｐの第１ゲートＧ１と接続された出力回路１２１Ｐは、レベルシフト回路１３２Ｐと同様に構成されたレベルシフト回路１３１Ｐを経由して、信号処理回路１１１Ｐと接続される。従って、出力回路１２１Ｐについても、信号処理回路１１１Ｐからのパルス信号に従って、Ｐ側ＩＧＢＴ２００Ｐのエミッタの電圧（即ち、出力ノードＮｏの電圧）を基準として、第１ゲート電圧Ｖｇ１を、Ｖｇ１＝「＋」又は「０」に制御することができる。
同様に、Ｎ側ＩＧＢＴ２００Ｎの第２ゲートＧ２と接続された出力回路１２２Ｎは、レベルシフト回路１３２Ｐと同様に構成されたレベルシフト回路１３２Ｎを経由して、信号処理回路１１２Ｎと接続される。従って、出力回路１２２Ｎは、信号処理回路１１２Ｎからのパルス信号に従って、Ｎ側ＩＧＢＴ２００Ｎのコレクタの電圧（即ち、出力ノードＮｏの電圧）を基準として、第２ゲート電圧Ｖｇ２を、Ｖｇ２＝「＋」又は「０」に制御することができる。
尚、レベルシフト回路１３１Ｐ及び１３２Ｎの各々では、キャパシタ１４２は、出力ノードＮｏ及びノードＮ１の間に接続される。レベルシフト回路１３１Ｐ及び１３２Ｎにおいても、ＮＭＯＳトランジスタ１４５中のｐｎ接合（図７のＪ０接合）によって、出力回路１２１Ｐ及び信号処理回路１１１Ｐの間、並びに、出力回路１２２Ｎ及び信号処理回路１１２Ｎの間のそれぞれを電気的に絶縁分離することができる。
一方で、Ｎ側ＩＧＢＴ２００Ｎのエミッタは接地されて電圧が安定しているため、当該エミッタを基準とするゲート電圧を供給するための信号処理回路１１１Ｎ及び出力回路１２１Ｎの間は、絶縁分離構造を設ける必要性は低い。従って、レベルシフト回路１３１Ｎは、絶縁分離構造を有することなく、信号処理回路１１１Ｎ及び出力回路１２１Ｎの間を電気的に接続する。
絶縁分離構造を具備しないレベルシフト回路１３１Ｎは、例えば、抵抗素子１６１及び１６２によって構成することができる。抵抗素子１６１は、信号処理回路１１１Ｎの出力ノードと、ノードＮ２との間に接続される。抵抗素子１６２は、ノードＮ２と、電力線ＮＬ（ＧＮＤ）との間に接続される。ノードＮ２は、出力回路１２１の入力ノードＮｄｙと接続される。この結果、出力回路１２１の入力ノードＮｄｙは、信号処理回路１１１Ｎが出力するパルス信号を抵抗素子１６１，１６２によって分圧した、２値的な電圧信号（Ｈレベル又はＬレベル）が入力される。
例えば、出力回路１２１Ｎは、パルス信号がＨレベルのときには、Ｎ側ＩＧＢＴ２００Ｎの第１ゲートＧ１を、基準電圧として引き込んだ接地電圧ＧＮＤ＋Ｖｄｄ（Ｖ）の電圧に駆動する。これにより、第１ゲート電圧Ｖｇ１＝「＋」の状態とすることができる。反対に、出力回路１２１Ｎは、パルス信号がＬレベルのときには、Ｎ側ＩＧＢＴ２００Ｎの第１ゲートＧ１を、接地電圧ＧＮＤの電圧に駆動する。
このように、図５及び図６に示された、実施の形態１に係るアーム構成の駆動回路の構成によれば、高電圧側の電力線ＰＬの電源電圧Ｖｃｃが印可され得る、Ｐ側ＩＧＢＴ２００Ｐの第１ゲートＧ１及び第２ゲートＧ２の両方、並びに、Ｎ側ＩＧＢＴ２００Ｎの第２ゲートＧ２に対する駆動回路ユニットにおいて、信号処理回路１１１Ｐ，１１２Ｐ，１１２Ｎと、出力回路１２１Ｐ，１２２Ｐ，１２２Ｎとの間が、絶縁分離構造を有するレベルシフト回路１３１Ｐ，１３２Ｐ，１３２Ｎによって電気的に絶縁分離されている。
従って、ダブルゲート構造のＩＧＢＴ２００Ｐ，２００Ｎの異常時に電源電圧Ｖｃｃが出力回路１２１Ｐ，１２２Ｐ，１２２Ｎに回りこんでも、上記絶縁分離によって信号処理回路１１１Ｐ，１１２Ｐ，１１２Ｎに電源電圧が回りこむことを防止できる。この結果、信号処理回路１１１Ｐ，１１２Ｐ，１１２Ｎに二次的破壊が生じることを回避できる。
又、接地電圧ＧＮＤを基準としたゲート電圧を供給する、Ｎ側ＩＧＢＴ２００Ｎの第１ゲートＧ１の信号処理回路１１１Ｎ及び出力回路１２１Ｎの間については、絶縁素子を有さない構成のレベルシフト回路１３１Ｎによって接続される。これにより、絶縁分離構造を最小限として製造コストを抑制することができる。
更に、レベルシフト回路１３１Ｐ，１３２Ｐ，１３２Ｎにおける絶縁分離構造を、ＮＭＯＳトランジスタ等の半導体素子のｐｎ接合の耐電圧阻止特性によって実現することで、ＩＣ（Integrated Circuit）等の半導体装置に容易に組み込むことができる。この結果、安価でありながら、信号処理回路及び出力回路間の絶縁分離を確保するレベルシフト回路を低圧電源で動作させることが可能となる。
尚、図６の構成では、Ｐ側ＩＧＢＴ２００Ｐのエミッタ（陰極）と、Ｎ側ＩＧＢＴ２００Ｎのコレクタ（陽極）とは同電位であるので、Ｐ側ＩＧＢＴ２００Ｐの第１ゲートＧ１の出力回路１２１Ｐと、Ｎ側ＩＧＢＴ２００Ｎの第２ゲートＧ２の出力回路１２２Ｎとの間に絶縁分離構造を設けても、両者を絶縁分離することが困難である。
しかしながら、図６の構成では、レベルシフト回路１３１Ｐ及び１３２Ｎの配置により、上述のように、信号処理回路１１１Ｐ及び出力回路１２１Ｐの間、並びに、信号処理回路１１２Ｎ及び出力回路１２２Ｎの間を、ＮＭＯＳトランジスタ１４５によって絶縁分離した上で、更に、ダイオード１４１の逆電圧阻止機能によって、出力回路１２２Ｎ及び信号処理回路１１１Ｐの間、及び、出力回路１２１Ｐ及び信号処理回路１１２Ｎの間を電気的に絶縁分離することができる。又、Ｐ側ＩＧＢＴ２００Ｐの第１ゲートＧ１の駆動部（図５の駆動回路ユニット１００Ｐ−１）と、Ｎ側ＩＧＢＴ２００Ｎの第２ゲートＧ２の駆動部（図５の駆動回路ユニット１００Ｎ−２）との間について、レベルシフト回路１３１Ｐ，１３２Ｎ中のキャパシタ１４２によって、部分的に電気的に分離することができる。
この結果、Ｐ側ＩＧＢＴ２００Ｐでの破損の影響（主に，高電圧の発生）が、Ｎ側ＩＧＢＴ２００Ｎの第２ゲートＧ２の駆動部（図５の駆動回路ユニット１００Ｎ−２）に及ばないように、或いは反対に、Ｎ側ＩＧＢＴ２００Ｎでの破損の影響（主に，高電圧の発生）が、Ｐ側ＩＧＢＴ２００Ｐの第１ゲートＧ１の駆動部（図５の駆動回路ユニット１００Ｐ−１）に及ばないように、絶縁分離構造を設けることが可能となる。
本発明に係る半導体装置は、アームを構成する２個の半導体スイッチング素子（例えば、図５のＰ側ＩＧＢＴ２００Ａ及びＮ側ＩＧＢＴ２００Ｎ）のそれぞれの２個の駆動回路（例えば、図５の駆動回路１００Ｐ及び１００Ｎ）を構成要素とするが、当該２個の駆動回路は、一体化構造とされてもよく、別体で構成されてもよい。又、各駆動回路は、対応の半導体スイッチング素子との一体化構造によってモジュール化されてもよい。或いは、１アーム分の２個の半導体スイッチング素子及び２個の駆動回路が一体化構造によって同一モジュールに内蔵（即ち、１モジュール化）されてもよい。
実施の形態１の変形例．
実施の形態１の変形例では、レベルシフト回路の構成の変形例を説明する。
図８は、実施の形態１の変形例に係るレベルシフト回路の第１の構成例を説明する回路図である。
図８を図６と比較して、実施の形態１の変形例に係るレベルシフト回路の第１の構成例では、Ｎ側ＩＧＢＴ２００Ｎの第１ゲートＧ１において、信号処理回路１１１Ｎ及び出力回路１２１Ｎの間に接続されるレベルシフト回路１３１Ｎが、他のレベルシフト回路１３１Ｐ，１３２Ｐ，１３２Ｎと同じ回路構成とされる。
即ち、レベルシフト回路１３１Ｎは、直流電源１４０、ダイオード１４１、キャパシタ１４２、抵抗素子１４３、及び、ＮＭＯＳトランジスタ１４５を有する。キャパシタ１４２は、ノードＮ１及び低電圧側の電力線ＮＬの間に接続される。
図８の構成によれば、絶縁分離構造の数が増えることによる製造コスト上昇の一方で、レベルシフト回路１３１Ｐ，１３２Ｐ，１３１Ｎ，１３２Ｎの回路構成が同一となるので、Ｐ側ＩＧＢＴ２００Ｐ及びＮ側ＩＧＢＴ２００Ｎ、並びに、第１ゲート及び第２ゲートの間でゲート駆動の構成を共通化することができる。即ち、図５に示された、駆動回路ユニット１００Ｐ−１，１００Ｐ−２，１００Ｎ−１，１００Ｎ−２を同一仕様で製造することができる。設計及び部品の共通化の面から製造コストの削減を図ることができる。又、制作時において、駆動回路ユニットの取り付け作業ミスについても抑制することが可能である。
図９は、実施の形態１の変形例に係るレベルシフト回路の第２の構成例を説明する回路図である。
図９を参照して、実施の形態１の変形例に係るレベルシフト回路の第２の構成例では、Ｎ側ＩＧＢＴ２００Ｎの第２ゲートＧ２に対応するレベルシフト回路１３２Ｐが、他のレベルシフト回路１３１Ｐ，１３２Ｎよりも絶縁耐圧が高くなるように構成される。
例えば、レベルシフト回路１３２Ｐは、レベルシフト回路１３１Ｐ，１３２Ｎと同様の直流電源１４０、ダイオード１４１、キャパシタ１４２、抵抗素子１４３、及び、ＮＭＯＳトランジスタ１４５に加えて、直流電源１５０、ダイオード１５１、抵抗素子１５２、及び、フォトカプラ１６０をさらに有する。信号処理回路１１２から出力されたパルス信号Ｓｐｌは、絶縁素子であるフォトカプラ１６０へ入力される。
直流電源１５０、ダイオード１５１、及び、抵抗素子１５２によって、ＮＭＯＳトランジスタ１４５をノーマリオンとするためのバイアス電圧が、ＮＭＯＳトランジスタ１４５のゲートへ供給される。ＮＭＯＳトランジスタ１４５のゲートは、更に、フォトカプラ１６０を経由して、低電圧側の電力線ＮＬ（ＧＮＤ）と接続される。
従って、パルス信号ＳｐｌのＬレベル期間には、ＮＭＯＳトランジスタ１４５のゲートが電力線ＮＬから切り離されているので、ＮＭＯＳトランジスタ１４５がオンすることにより、接地電圧ＧＮＤが出力回路１２２Ｐへ入力される。この結果、Ｐ側ＩＧＢＴ２００Ｐの第２ゲート電圧Ｖｇ２＝「０」に制御される。
一方で、パルス信号ＳｐｌのＨレベル期間には、ＮＭＯＳトランジスタ１４５のゲートが電力線ＮＬと接続されることにより、ＮＭＯＳトランジスタ１４５がオフする。これにより、直流電源１４０からの直流電圧Ｖｄｄが出力回路１２２Ｐへ入力されるので、Ｐ側ＩＧＢＴ２００Ｐの第２ゲート電圧Ｖｇ２＝「＋」に制御される。
このように、信号処理回路１１２からのパルス信号Ｓｐｌの極性（Ｈレベル／Ｌレベル）を、図６の構成例からは反転させることで、Ｐ側ＩＧＢＴ２００Ｐの第２ゲート電圧Ｖｇ２を、図６で説明したのと同様に制御することができる。或いは、図６の構成例と同様のパルス信号をインバータで反転して、フォトカプラ１６０へ入力することによっても、同様の動作を実現することができる。
電力線ＰＬでの電源電圧Ｖｃｃは、ＡＣ／ＤＣコンバータ２０（図１）の出力変動、ノイズ電圧の重畳、及び、他アームのＩＧＢＴのスイッチング動作によるサージ電圧の重畳等によって変動する。電源電圧Ｖｃｃの変動によって、Ｐ側ＩＧＢＴ２００Ｐの第２ゲート電圧の基準電圧も変動する。
又、電源電圧Ｖｃｃの変動は、Ｐ側ＩＧＢＴ２００Ｐのオンによって、出力ノードＮｏの電圧変動に伝播する。これにより、Ｐ側ＩＧＢＴ２００Ｐの第１ゲート電圧の基準電圧、及び、Ｎ側ＩＧＢＴ２００Ｎの第２ゲートの基準電圧も変動する。しかしながら、出力ノードＮｏに生じる電圧変動は、オン状態の第Ｐ側ＩＧＢＴ２００Ｐで生じる電圧降下の影響により、電源電圧Ｖｃｃでの電圧変動よりも軽減されている。
従って、ダブルゲート構造のＩＧＢＴ２００によって構成されたアームの実動作では、Ｎ側ＩＧＢＴ２００Ｎの第２ゲートＧ２の駆動回路よりも、Ｐ側ＩＧＢＴ２００の第２ゲートＧ２の駆動回路の方が、高電圧を絶縁する必要が生じる。
図８の構成例では、Ｐ側ＩＧＢＴ２００の第２ゲートＧ２に接続されるレベルシフト回路１３２Ｐが、ＮＭＯＳトランジスタ１４５のｐｎ接合（図７）に加えて、フォトカプラ１６０を更に配置することにより、即ち、複数の絶縁素子の配置によって、出力回路１２２Ｐ及び信号処理回路１１２Ｐの間を電気的に絶縁分離している。一方で、他のレベルシフト回路１３１Ｐ，１３２Ｎは、ＮＭＯＳトランジスタ１４５のｐｎ接合（図７）によって、出力回路１２２Ｐ及び信号処理回路１１２Ｐの間を電気的に絶縁分離する。
従って、Ｐ側ＩＧＢＴ２００の第２ゲートＧ２に接続されるレベルシフト回路１３２Ｐの絶縁性能（即ち、電圧阻止能力）は、他のレベルシフト回路、特に、Ｎ側ＩＧＢＴ２００の第２ゲートＧ２に接続されるレベルシフト回路１３２Ｎよりも高くなる。これにより、電源電圧Ｖｃｃの変動に対して、ダブルゲート構造のＩＧＢＴ２００によって構成されたアームを安定的に動作させることが可能である。
尚、図９の構成例において、フォトカプラ１６０に代えて、パルストランス等の他の絶縁素子を配置することによっても、レベルシフト回路１３２Ｐの絶縁性能を高めることができる。又、レベルシフト回路１３２Ｐの絶縁性能を高めるための構成は、図８の例示に限定されるものではない。
又、図９の構成において、図８と同様に、Ｎ側ＩＧＢＴ２００Ｎのレベルシフト回路１３１Ｎを、レベルシフト回路１３１Ｐ，１３２Ｎと同じ回路構成とすることも可能である。
実施の形態２．
ダブルゲート構造のＩＧＢＴ２００の駆動回路では、ゲート電極数の増加に比例して、回路数も増加することで製造コストの上昇が懸念される。実施の形態２では、実施の形態１又はその変形例との組み合わせによる共有化構成について説明する。
図１０は、実施の形態２に係るクロック回路の共有構成を説明するブロック図である。
図１０を参照して、クロック回路１１８は、アームを構成する２個のＩＧＢＴ２００の第１ゲートＧ１及び第２ゲートＧ２にそれぞれ対応して配置される複数の信号処理回路１１１Ｐ，１１２，１１１Ｎ，１１２Ｎの間で共有される。即ち、信号処理回路１１１Ｐ，１１２，１１１Ｎ，１１２Ｎには、クロック回路１１８からのクロック信号ＣＬＫが共通に入力される。
図１１は、クロック信号ＣＬＫを用いた信号処理回路によるゲート電圧の制御例を説明するための概念的な波形図である。
図１１を参照して、例えば、マイコン９０からのオンオフ指令である信号Ｓｉｇｂｔによって、Ｐ側ＩＧＢＴ２００Ｐのターンオンが指示されると、信号処理回路１１１Ｐは、第１ゲート電圧Ｖｇ１を「＋」から「０」に変化させるために、パルス信号Ｓｐｌ１をＬレベルからＨレベルへ変化させる。一方で、信号処理回路１１２Ｐは、第２ゲート電圧Ｖｇ２を「０」から「＋」に変化させるために、パルス信号Ｓｐｌ２をＨレベルからＬレベルへ変化させる。
上述のように、図３に示したＩＧＢＴ２００を速やかにターンオフしてスイッチング損失を低減するためには、第１ゲート電圧Ｖｇ１が「０」から「＋」に変化する直前に、第２ゲート電圧Ｖｇ２を「＋」から「０」に変化させることが好ましい。
従って、Ｓｉｇｂｔの信号レベルが変化するタイミングｔ０を起点として、信号処理回路１１２Ｐは、予め定められた時間長Ｔｄ１経過後にパルス信号Ｓｐｌ２をＨレベルからＬレベルへ変化させる。一方で、信号処理回路１１１Ｐは、ｔ０から予め定められた時間長Ｔｄ２（Ｔｄ２＞Ｔｄ１）経過後にパルス信号Ｓｐｌ１をＬレベルからＨレベルへ変化させることによって、上述の好ましいターンオフスイッチング動作を実現することができる。この際に、信号処理回路１１１Ｐ及び１１２Ｐは、クロック回路１１８からの共通のクロック信号ＣＬＫの周期数に換算して、時間長Ｔｄ１，Ｔｄ２の経過を検知することができる。同様に、信号処理回路１１１Ｐ，１１２，１１１Ｎ，１１２Ｎでは、クロック信号ＣＬＫを用いて、デッドタイムの期間長を設定することが可能である。
従って、信号処理回路１１１Ｐ，１１２，１１１Ｎ，１１２Ｎの間でクロック回路１１８を共有化することで、製造コストを抑制できるとともに、共通のクロック信号ＣＬＫを用いることで、ゲート電圧制御のタイミング調整の精度を向上することが可能である。
図１２は、実施の形態２に係る電源回路の共有構成を説明するブロック図である。
図１２を参照して、電源回路１１９は、アームを構成する２個のＩＧＢＴ２００の第１ゲートＧ１及び第２ゲートＧ２にそれぞれ対応して配置される複数の信号処理回路１１１Ｐ，１１２，１１１Ｎ，１１２Ｎの間で共有される。即ち、信号処理回路１１１Ｐ，１１２，１１１Ｎ，１１２Ｎは、共通の電源回路１１９から動作電源電圧Ｖｂの供給を受ける。
このような構成とすることで、信号処理回路１１１Ｐ，１１２，１１１Ｎ，１１２Ｎの各々で動作電源電圧Ｖｂを発生させる構成と比較して、電源回路１１９の配置個数が削減されるので、製造コストを抑制することができる。
尚、実施の形態２では説明した共有構成は、実施の形態１又はその変形例のいずれとも組み合わせることが可能である。
又、実施の形態１及びその変形例、並びに、実施の形態２で説明した、ダブルゲート構造ＩＧＢＴの駆動回路の構成は、図４で例示した両面ゲート構造のＩＧＢＴ２００に限定されることなく、特許文献１のようなダブルゲート構造のＩＧＢＴを始めとして、複数の制御電極（ゲート）を有する、ＩＧＢＴに代表されるゲート電圧駆動型の半導体スイッチング素子によるアーム構成に対して共通に適用することが可能である点について確認的に記載する。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１０ 交流電源、２０ コンバータ、２１ ダイオードブリッジ、２５ 平滑コンデンサ、５０ インバータ、６０ モータ、６５，６５Ｕ，６５Ｖ，６５Ｗ コイル巻線、９０ マイコン、１００，１００Ｎ，１００Ｐ 駆動回路、１００Ｎ−１，１００Ｎ−２，１００Ｐ−１，１００Ｐ−２ 駆動回路ユニット、１１０，１１０Ｎ，１１０Ｐ，１１１Ｎ，１１１Ｐ，１１２，１１２Ｎ，１１２Ｐ 信号処理回路、１１８ クロック回路、１１９ 電源回路、１２０，１２０Ｎ，１２０Ｐ，１２１，１２１Ｎ，１２１Ｐ，１２２Ｎ，１２２Ｐ 出力回路、１３１Ｎ，１３１Ｐ，１３２Ｎ，１３２Ｐ レベルシフト回路、１４０，１５０ 直流電源、１４１，１５１，４００，４００Ｎ，４００Ｐ ダイオード、１４２ キャパシタ、１４３，１５２，１６１，１６２ 抵抗素子、１４５ ＮＭＯＳトランジスタ、１４６ ｐ型領域、１４７，１４８ ｎ型領域、１４９ ゲート電極、１６０ フォトカプラ、２００ 半導体スイッチング素子（ＩＧＢＴ）、２００Ｐ Ｐ側ＩＧＢＴ、２００Ｎ Ｎ側ＩＧＢＴ、２０１ ｎベース、２０２ ｐベース、２０３ ｎエミッタ、２０４ ｐコレクタ、２０５ ｎコレクタ、２０６ ｐエミッタ、２０７ トレンチ、２０８ 第１ゲート絶縁膜、２０９ 第１ゲート電極、２１０，２１５ 層間絶縁膜、２１１ エミッタ電極、２１２ コレクタ電極、２１３ 第２ゲート絶縁膜、２１４ 第２ゲート電極、ＣＬＫ クロック信号、Ｇ１ 第１ゲート、Ｇ２ 第２ゲート、ＧＮＤ 接地電圧、Ｎ１，Ｎ２ ノード、ＮＬ，ＰＬ 電力線、Ｎｄｙ 入力ノード（出力回路）、Ｎｏ 出力ノード（アーム）、Ｓｐｌ，Ｓｐｌ１，Ｓｐｌ２ パルス信号、Ｖｂ 動作電源電圧（信号処理回路）、Ｖｃｃ 電源電圧、Ｖｃｅ コレクタ電圧、Ｖｄｄ 直流電圧、Ｖｇ１ 第１ゲート電圧、Ｖｇ２ 第２ゲート電圧。

Claims (10)

  1. 直列接続された第１及び第２の半導体スイッチング素子を駆動する半導体装置であって、
    前記第１の半導体スイッチング素子のオンオフを制御する第１の駆動回路と、
    前記第２の半導体スイッチング素子のオンオフを制御する第２の駆動回路とを備え、
    前記第１の半導体スイッチング素子は、主電極としての第１の陽極及び第１の陰極と、第１及び第２の制御電極を有し、
    前記第２の半導体スイッチング素子は、主電極としての、前記第１の陰極と電気的に接続された第２の陽極、及び、第２の陰極、並びに、第３及び第４の制御電極を有し、
    前記第１の駆動回路は、
    前記第１の陰極に対する前記第１の制御電極の電圧を制御する第１の駆動回路ユニットと、
    前記第１の陽極に対する前記第２の制御電極の電圧を制御する第２の駆動回路ユニットとを含み、
    前記第２の駆動回路は、
    前記第２の陰極に対する前記第３の制御電極の電圧を制御する第３の駆動回路ユニットと、
    前記第１の陽極に対する前記第４の制御電極の電圧を制御する第４の駆動回路ユニットとを含み、
    前記第１から第４の駆動回路ユニットの各々は、
    前記第１及び第２の半導体スイッチング素子のオンオフ指令に従って、前記第１から第４の制御電極のうちの対応する制御電極の電圧指令となるパルス信号を出力する信号処理回路と、
    前記信号処理回路からの前記パルス信号に従って、前記第１及び第２の陽極、並びに、前記第１及び第２の陰極のうちの対応する主電極に対する、前記対応する制御電極の電圧を駆動する出力回路とを有し、
    前記第１から第３の駆動回路ユニットの各々は、絶縁分離構造を経由して、前記信号処理回路から前記出力回路へ前記パルス信号を伝達するように構成される、半導体装置。
  2. 前記絶縁分離構造は、前記出力回路と電気的に接続されたｎ型領域を含む半導体素子のｐｎ接合によって構成される、請求項１記載の半導体装置。
  3. 前記第１から第３の駆動回路ユニットの各々は、前記信号処理回路及び前記出力回路の間に接続されたレベルシフト回路を有し、
    前記レベルシフト回路は、
    オンオフに応じて前記出力回路への入力電圧を切替えるように接続された電界効果トランジスタを有し、
    前記電界効果トランジスタは、
    前記パルス信号が入力されるゲートと、
    前記ゲートの直下に形成された領域を含むｐ型領域と、
    前記出力回路と接続されるとともに、前記ｐ型領域との間で前記ｐｎ接合を形成するｎ型領域とを有する、請求項２記載の半導体装置。
  4. 前記第４の駆動回路ユニットにおいて、前記信号処理回路及び前記出力回路の間は前記絶縁分離構造を経由せずに電気的に接続される、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記第４の駆動回路ユニットにおいて、前記信号処理回路及び前記出力回路の間は、前記第３の駆動回路ユニットと同様の前記絶縁分離構造を経由して接続される、請求項１〜３のいずれか１項に記載の半導体装置。
  6. 前記第４の駆動回路ユニットにおいて、前記信号処理回路及び前記出力回路の間は、前記第１から第３の駆動回路ユニットの各々と同様の前記絶縁分離構造を経由して接続される、請求項１〜３のいずれか１項に記載の半導体装置。
  7. 前記第１の駆動回路ユニットの前記絶縁分離構造の耐電圧は、前記第３の駆動回路ユニットの前記絶縁分離構造の耐電圧よりも高い、請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記第１から第４の駆動回路ユニットの各々の前記信号処理回路は、前記オンオフ指令と、共通のクロック回路から供給されたクロック信号とに基づいて、前記パルス信号を生成する、請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記第１から第４の駆動回路ユニットの各々の前記信号処理回路には、共通の電源回路から動作電源電圧が供給される、請求項１〜８のいずれか１項に記載の半導体装置。
  10. 前記第１及び第２の駆動回路と、前記第１及び第２の半導体スイッチング素子とは、一体化構造によって同一モジュールに内蔵される、請求項１〜９のいずれか１項に記載の半導体装置。
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