JP2016039477A - 駆動制御装置 - Google Patents

Abstract

【課題】トランジスタ構造とダイオード構造とが同一の半導体基板に形成された逆導通性パワーデバイスを駆動するときに、損失を改善できるようにした駆動制御装置を提供する。【解決手段】駆動制御部は、駆動信号ＦＬがアクティブレベル「Ｈ」の期間中に半導体素子のダイオード構造に電流が所定電流よりも大きく流れている第１段階であると推定すると、通常の駆動電圧を遮断した第１電圧Ｖ１（＝０）をゲート駆動電圧ＶGLとして出力する（期間Ｔ１）。また、駆動制御部は、ダイオード構造に電流が所定電流よりも少なく流れている又は全く流れない第３段階であると推定すると、通常の駆動電圧となる第２電圧Ｖ２をゲート駆動電圧ＶGLとして出力する（期間Ｔ７）。また、駆動制御部は、第１段階と第３段階の間の第２段階のときには、第１電圧Ｖ１と第２電圧Ｖ２との中間の第３電圧Ｖ３をゲート駆動電圧ＶGLとして出力する（期間Ｔ２、Ｔ６）。【選択図】図６

Description

本発明は、絶縁ゲート型のトランジスタ構造とダイオード構造とが形成された半導体素子の駆動制御装置に関する。

絶縁ゲート型のトランジスタ構造とダイオード構造とが同一の半導体基板に形成され、トランジスタ構造の通電電極（例えばコレクタ、エミッタ）とダイオード構造の通電電極（例えばカソード、アノード）とが共通の電極とされた半導体素子がある。この半導体素子は、ダイオード構造に電流が流れている状態でゲート駆動電圧が印加されると、チャネルが形成されてホールの注入が抑制されるので、導通損失が増大するという特性を有している。

そこで、オン指令信号が与えられている期間、トランジスタ構造のセンス素子に流れる電流としきい値とを比較してダイオード構造に電流が流れているか否かを判定し、電流が流れているときにはゲート駆動電圧を遮断し、流れていないときにはゲート駆動電圧を印加する駆動制御を実行することが提案されている（例えば、特許文献１参照）。

特開２０１０−１１８６４２号公報 特開２００９−１７０６７０号公報

ゲート駆動電圧の遮断制御は、ダイオード構造に電流が流れているときに行うことが望ましい。しかし、ダイオード構造の順方向に電流が流れているか正確に極性判定することは困難性を要する。これは、例えばフィードバック制御を行うときのフィードバック回路の制御遅延誤差、フィードバック検出誤差などが存在するためである。

このような場合、極性判定に用いるしきい値についてマージンを見込んで設定すると良いが、しきい値にマージンを大きく見込んでしまうと、ダイオード構造の順方向に電流が流れているにも関わらず駆動電圧を遮断できない不感帯が増加してしまう。従来技術を適用すると、この不感帯では通常の駆動電圧を印加してしまうため損失が増加してしまう。

本発明の目的は、トランジスタ構造とダイオード構造とが同一の半導体基板に形成された逆導通性パワーデバイスを駆動するときに、損失を改善できるようにした駆動制御装置を提供することにある。

請求項１に記載した駆動制御装置は、トランジスタ構造とダイオード構造とが同一の半導体基板に形成され、トランジスタ構造の通電電極とダイオード構造の通電電極とが共通の電極とされ制御端子を備えた逆導通性パワーデバイスの駆動制御し負荷に通電制御する駆動制御部を備える。

また、逆導通性パワーデバイスの通電電流または負荷の電流に応じて検出された検出値を複数の基準値と比較する比較部を備えており、駆動制御部は、比較部の比較結果に応じて前記ダイオード構造に流れる電流を少なくとも３以上の複数段階に階段状に分けて推定し、前記ダイオード構造に電流が大きく流れる段階から小さく流れる段階にかけて前記逆導通性パワーデバイスの制御端子に出力する電圧を一方向に段階的に変更する。

したがって、例えばダイオード構造に電流が大きく流れる段階のときには逆導通性パワーデバイスの制御端子に例えば小さい電圧を印加し、ダイオード構造に電流が小さく流れる段階のときには逆導通性パワーデバイスの制御端子に例えば大きい電圧を印加できる。このため、通常の駆動電圧をそのまま印加する場合に比較して損失を改善できる。

請求項２記載の発明によれば、駆動制御部は、逆導通性パワーデバイスの通電電流または負荷の電流に応じて検出された検出値に応じて逆導通性パワーデバイスに駆動電圧を出力するときに、ダイオード構造に流れる電流の減少量に応じて一方向に線形的に変化させる。このため、通常の駆動電圧をそのまま印加する場合に比較して損失を低減できる。

第１実施形態における駆動制御装置の構成を概略的に示す電気的構成図 半導体素子の内部構成を概略的に示す等価回路図 半導体素子の内部構造を模式的に示す構造断面図 ダイオード構造のＶ−Ｉ特性と導通損失の説明図（その１） 一周期内におけるダイオード電流とＩＧＢＴ電流の関係を示す説明図 駆動信号とセンス電圧と駆動電圧との関係を概略的に示すタイミングチャート ダイオード構造のＶ−Ｉ特性と導通損失の説明図（その２） 第２実施形態における駆動制御装置の構成を概略的に示す電気的構成図 駆動信号とセンス電圧と駆動電圧との関係を概略的に示すタイミングチャート スイッチング損失の説明図 第３実施形態における駆動制御装置の構成を概略的に示す電気的構成図 駆動信号とセンス電圧と駆動電圧との関係を概略的に示すタイミングチャート ダイオード構造のＶ−Ｉ特性と導通損失の説明図 第４実施形態における駆動制御装置の構成を概略的に示す電気的構成図 駆動信号とセンス電圧と駆動電圧との関係を概略的に示すタイミングチャート 第５実施形態における駆動制御装置の構成を概略的に示す電気的構成図 第６実施形態におけるセンス電圧と駆動電圧との関係を概略的に示すタイミングチャート ダイオード構造のＶ−Ｉ特性と導通損失の説明図

各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１〜図６を参照しながら説明する。図１に示す駆動制御システムＺは、モータ等の負荷（図示せず）を駆動するものであり電力変換装置などとして用いられる。半導体素子１Ａ、１Ｂは、それぞれ、逆導通性パワーデバイスとして構成され、これらの半導体素子１Ａ、１Ｂは高電位側の直流電源線２と低電位側の直流電源線３との間に出力端子Ｎｔを挟んで直列に配されたハーフブリッジ回路４を構成している。

半導体素子１Ａ、１Ｂは互いに同一構造を有しており、例えば絶縁ゲート型のトランジスタ構造５とダイオード構造６とが同一の半導体基板に形成された逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）である。トランジスタ構造５の通電電極（コレクタ、エミッタ）とダイオード構造６の通電電極（カソード、アノード）は共通の電極１５、１８とされている。

このメイン素子に加え、図２に示すようにメイン素子に流れる電流に比例した微小な電流を流すトランジスタ構造５ｓとダイオード構造６ｓとからなるセンス素子が形成されている。図１ではメイン素子とセンス素子を簡易的に表している。半導体素子１Ａ、１Ｂのセンス端子Ｓ１、Ｓ２間には、それぞれセンス抵抗７Ａ、７Ｂが接続されている。センス抵抗７Ａ、７Ｂは、電流検出手段を構成している。

半導体素子１Ａ、１Ｂの一例として、図３に縦型構造のＲＣ−ＩＧＢＴを示す。本実施形態のＲＣ−ＩＧＢＴは、トランジスタ構造とダイオード構造とが同一の半導体基板８に設けられている。半導体基板８は、ｎ−型のシリコン基板により構成されている。

半導体基板８の上面側表層部には、ｐ型のベース層９が形成されている。ベース層９には、当該ベース層９を貫通して半導体基板８に達する深さを持つ複数のトレンチが形成されている。トレンチ内にはポリシリコンが埋め込まれており、これによりトレンチ構造を持つゲート電極１０が形成されている。各ゲート電極１０には、共通のゲート配線１１を通してゲートの駆動電圧が入力される。ゲート電極１０は、ベース層９の表層部に沿う一方向に等間隔でストライプ状に設けられている。これにより、ベース層９は、上記一方向に沿って互いに電気的に分離した複数の第１領域１２と複数の第２領域１３とに区画される。これら第１領域１２と第２領域１３は交互に配設されており、第２領域１３の幅は第１領域１２の幅よりも広くなっている。

第１領域１２の表層部には、ゲート電極１０に隣接してｎ＋型のエミッタ領域１４が形成されている。第１領域１２の上にはエミッタ電極１５が形成されている。エミッタ電極１５は、第１領域１２のベース層９とエミッタ領域１４とに接続されている。第１領域１２は、トランジスタ構造５のチャネル領域として動作するとともに、ダイオード構造６のアノード領域として動作する。すなわち、第１領域１２に対するエミッタ電極１５は、トランジスタ構造５のエミッタ電極およびダイオード構造６のアノード電極となる。

コレクタ領域１６（後述）の上方に設けられた第２領域１３ａは、何れの電極にも接続されていない。カソード領域１７（後述）の上方に設けられた第２領域１３ｂは、エミッタ電極１５と接続されている。これにより、第２領域１３のうちカソード領域１７の上方に設けられた第２領域１３ｂだけが、ダイオード構造６のアノード領域として動作する。すなわち、エミッタ電極１５は、第２領域１３ｂにおいてダイオード構造６のアノード電極となる。

半導体基板８の下面側表層部には、第２領域１３ａが形成される範囲（図３に示す破線の左側）に対応してｐ＋型のコレクタ領域１６が形成され、第２領域１３ｂが形成される範囲（破線の右側）に対応してｎ＋型のカソード領域１７が形成されている。コレクタ領域１６とカソード領域１７は、コレクタ電極１８と接続されている。すなわち、ダイオード構造６のカソード電極は、トランジスタ構造５のコレクタ電極１８と共通になっている。半導体基板８とコレクタ領域１６およびカソード領域１７との間には、ｎ型のフィールドストップ層１９が形成されている。

図１に示す駆動制御システムＺにおいて、マイクロコンピュータ（マイコン）２１は、ハーフブリッジ回路４のハイサイドとローサイドの駆動信号ＦＨ、ＦＬを生成するＰＷＭ信号生成部２２を備えている。駆動信号ＦＨ、ＦＬは、ともにアクティブレベルが例えばＨレベルとなるが、ハイサイドとローサイドのアクティブレベル間に両サイド共にノンアクティブレベル（例えばＬレベル：オフ指令レベル）となる一定幅のデッドタイムを有している。駆動信号ＦＨ、ＦＬは、それぞれフォトカプラ２３Ａ、２３Ｂを介して駆動ＩＣ２４Ａ、２４Ｂに入力される。

駆動ＩＣ２４Ａ、２４Ｂは、それぞれ電流比較部２５、マスク部２６、およびドライブ部２７を備えている。駆動ＩＣ２４Ａ、２４Ｂはほぼ同一構成であり、異なるところは、ローサイド側の駆動ＩＣ２４ＢがグランドＥ３の電位を基準として動作するのに対し、ハイサイド側の駆動ＩＣ２４Ａが負荷の接続ノードＮｔの電位を基準として動作するところである。このため、以下では、駆動ＩＣ２４Ａの構成及び結線関係を説明し、駆動ＩＣ２４Ｂの構成及び結線関係については説明を省略する。

電流比較部２５は、抵抗Ｒ１１、Ｒ１２及び抵抗Ｒ２１、Ｒ２２によるしきい値電圧生成回路、コンパレータ２８及び２９を接続して構成される。コンパレータ２８の反転入力端子には、抵抗Ｒ１１、Ｒ１２により電圧Ｖrを分圧したしきい値Ｖｔ１が第１基準値として入力されている。コンパレータ２９の反転入力端子には、抵抗Ｒ２１、Ｒ２２により電圧Ｖrを分圧したしきい値Ｖｔ２が第２基準値として入力されている。これらのしきい値Ｖｔ１、Ｖｔ２は互いに異なる所定値に設定されている。これらのコンパレータ２８、２９の非反転入力端子には、センス抵抗７Ａに流れる電流に応じた検出電圧（検出値相当）が与えられている。

電流比較部２５は、センス抵抗７Ａに生じるセンス電圧ＶSHと、しきい値Ｖｔ１、Ｖｔ２とを比較し、この比較結果をマスク部２６に出力する。マスク部２６は、ＡＮＤゲート３０、３１、ＮＡＮＤゲート３２、３３などのゲートを組み合わせて構成される。例えば、ＡＮＤゲート３０の一方の入力端子にはコンパレータ２８の出力が入力され、ＡＮＤゲートの他方の入力端子にはコンパレータ２９の出力が反転入力されている。ＮＡＮＤゲート３２の一方の入力端子には駆動信号ＦＨが入力され、他方の入力端子にはコンパレータ２９の出力が入力されている。

また、ＮＡＮＤゲート３３の一方の入力端子には駆動信号ＦＨが入力され、他方の入力端子にはＡＮＤゲート３０の出力が入力されている。ＡＮＤゲート３１の一方の入力端子にはＮＡＮＤゲート３２の出力が入力されており、他方の入力端子にはＮＡＮＤゲート３３の出力が入力されている。そして、ドライバ部２７には、ＮＡＮＤゲート３２、３３及びＡＮＤゲート３１の出力が入力されている。

ドライバ部２７は、Ｐチャネル型のＭＯＳトランジスタＭ１、Ｍ２、及び、Ｎチャネル型のＭＯＳトランジスタＭ３を備える。このうち、ＭＯＳトランジスタＭ１は、そのソースが直流電源線２に接続されており、ドレインが半導体素子１ＡのゲートＧ（制御端子相当）に接続されている。このＭＯＳトランジスタＭ１のゲートにはＮＡＮＤゲート３２の出力が入力されている。

また、ＭＯＳトランジスタＭ２のソースは直流電源線２の印加電圧とグランド電圧との間の中間の所定電圧が与えられる直流電源線２ａに接続されている。また、ＭＯＳトランジスタＭ２のドレインは半導体素子１ＡのゲートＧ（制御端子相当）に接続されている。このＭＯＳトランジスタＭ２のゲートにはＮＡＮＤゲート３３の出力が入力されている。また、ＭＯＳトランジスタＭ３は、そのドレインが半導体素子１ＡのゲートＧ（制御端子相当）に接続されており、ソースが基準電位ノードＮｔに接続されている。このＭＯＳトランジスタＭ３のゲートにはＡＮＤゲート３１の出力が入力されている。このようにしてハイサイド側の半導体素子１Ａを駆動制御する駆動ＩＣ２４Ａが構成されている。なお、ローサイド側の半導体素子１Ｂを駆動制御する駆動ＩＣ２４Ｂでは、ハイサイド側の基準電位となるノードＮｔに替えて、直流電源線３のノードを基準電位とする他には異なる点がほとんどないため、その構成説明を省略する。

駆動ＩＣ２４Ａ、２４Ｂ内のマスク部２６及びドライバ部２７が駆動制御部３５をそれぞれ構成する。駆動制御装置３６Ａは駆動ＩＣ２４Ａとセンス抵抗７Ａを接続して構成され、駆動制御装置３６Ｂは駆動ＩＣ２４Ｂとセンス抵抗７Ｂを接続して構成される。

次に、主としてローサイド側の駆動制御装置３６Ｂの作用について説明する。なお、ローサイド側の駆動制御装置３６Ｂの作用を説明するが、ハイサイド側の駆動制御装置３６Ａの作用もほぼ同様となる。ＲＣ−ＩＧＢＴである半導体素子１Ａ、１Ｂは、ダイオード構造６に電流が流れている状態で通常のゲート駆動電圧ＶGH、ＶGLが印加されると、第１領域１２にチャネルが形成されてホールの注入が抑制される。このため、図４（ａ）に示すように、順方向電流Ｉｆが流れているダイオード構造６の順方向電圧ＶｆがΔＶｆだけ高くなり、ダイオード構造６の導通損失（Ｖｆ×Ｉｆ）が増大する。そこで、通常ダイオード構造６に電流が流れているか否かを判定し、ダイオード構造６に電流が流れていると判断したときには、通常のゲート駆動電圧ＶGH、ＶGLを遮断するという所謂Ｖｆ制御と称される制御を行うと良い。

図５に例えば半導体素子１Ｂの一周期期間中の通電電流を概略的に示す。この図５に示す正の向きの電流は、エミッタ電極１５からコレクタ電極１８に向けてダイオード構造６に流れる電流量を示している。逆に、負の向きの電流は、コレクタ電極１８からエミッタ電極１５の向きにトランジスタ構造５に流れる電流量を示している。

図５中に示す期間では、図５中の前半の半周期の「ダイオード電流」期間中には、概ね出力端子Ｎｔから負荷の向きに電流が流れることになり、図５中の後半の半周期の「ＩＧＢＴ電流」期間中には概ね負荷から出力端子Ｎｔの向きに電流が流れる。このとき、「ダイオード電流」期間中には、ダイオード構造６を通じて負荷電流（インバータ装置の相電流）が還流する。「ＩＧＢＴ電流」期間中には、駆動信号ＦＬがアクティブレベル「Ｈ」となるときにトランジスタ構造５を通じて電流が流れる。これらの半導体素子１Ｂに流れる電流は、この一周期の期間中を通して、負荷の通電電流の変化が妨げられるように正弦波パルス状に変化する。

前述したＶｆ制御は、駆動信号ＦＬがアクティブレベル「Ｈ」となる期間中にダイオード構造６に電流が流れているか否かを高精度に判定して行うと良い。理想的には、ダイオード構造６に電流が０Ａを超えて流れていれば、半導体素子１Ｂに印加する駆動電圧ＶGLを遮断した第１電圧Ｖ１（＝０）を半導体素子１ＢのゲートＧに出力し、それ以外のときに通常の駆動電圧（＝第２電圧Ｖ２）を半導体素子１ＢのゲートＧに出力すると良い。

先に説明した図５中の半導体素子１Ｂの電流を参照して説明すれば、正弦波パルス状に変化する一周期の電流変化のうち、ダイオード構造６に流れる電流の絶対値が所定電流より大きい段階（第１段階）のときには、駆動電圧ＶGLを遮断するＶｆ制御を行うことは容易となる。また、トランジスタ構造５の電流の絶対値が所定電流より大きい段階（第３段階）のときにも、通常の駆動電圧ＶGLを出力制御することは容易となる。

これらの期間中における半導体素子１Ｂ中の電流変化は、正弦波パルス状に変化する一周期変化のうちで振幅が大きく変化する期間であるため、半導体素子１Ｂの中のダイオード構造６に電流が主に流れているか否かを判断することが容易であるためである。

しかし、駆動制御装置３６Ａ、３６Ｂが制御するためのフィードバック遅延時間などの要因から、ある程度の制御遅延時間を考慮したマージンを設けることが通常行われる。このとき例えば、図５中の一周期の変化のうちで特に振幅が小さくなる期間中（図５中の期間Ｙ）にＶｆ制御を行わず、そのまま通常のゲート駆動電圧ＶGLを半導体素子１ＢのゲートＧに出力する場合もある。このように、通常のゲート駆動電圧ＶGLを半導体素子１ＢのゲートＧに出力してしまうと、図４（ｂ）にＶｃｅ-Ｉｃ特性を示すように、通常のゲート駆動電圧ＶGLを印加したときの導通損失特性が悪化する（図４（ｂ）に示す制御不感帯領域Ｒの実線特性Ｐ参照）。この制御不感帯領域Ｒでは、第１領域１２にチャネルが形成されることによりホールの注入が抑制され導通損失が悪化してしまう。

また、図５中の一周期の変化のうちで特に振幅が小さくなる期間中（図５中の期間Ｙ）には、駆動信号ＦＬがアクティブレベルとなっている最中に、ダイオード構造６に流れる電流がゼロを跨ぐ場合もあり電流方向が入れ替わることもある。このような場合、ダイオード構造６に電流が流れているのか否か高精度に判定することが難しく、０Ａをしきい値として理想的な制御を実現することが難しい場合もある。

そこで、本実施形態では、このようなことを考慮し、駆動制御部３５は、入力される駆動信号ＦＬが「Ｈ」となる期間中には半導体素子１Ｂのダイオード構造６に流れる電流を推定し、半導体素子１Ａのダイオード構造６に流れる電流が第２段階と推定されるときには、ゲート駆動電圧ＶGHとして第１電圧Ｖ１と第２電圧Ｖ２との中間の第３電圧Ｖ３を出力する制御を行う。

以下、詳細例を説明する。図１に示す駆動ＩＣ２４Ｂの駆動制御部３５は、駆動信号ＦＬを入力したときに通常のゲート駆動電圧ＶGLの印加（出力）と遮断を行う。また、駆動ＩＣ２４Ｂのコンパレータ２８、２９は、センス抵抗７Ｂに流れる電流に応じた検出値をしきい値Ｖｔ１、Ｖｔ２と比較し、駆動制御部３５は、センス抵抗７Ｂの検出値としきい値Ｖｔ１、Ｖｔ２とのコンパレータ２８、２９による比較結果に応じて、半導体素子１Ｂに流れる電流を第１段階〜第３段階に分けて推定する。

ここで、第１段階はダイオード構造６に所定電流よりも大きく電流が流れていると見做す段階であり、第３段階はダイオード構造６に所定電流よりも少なく流れている又は全く流れないと見做す段階であり、第２段階はダイオード構造６に第１段階と第２段階との中間の電流が流れていると見做す段階である。

駆動制御部３５は、入力される駆動信号ＦＬがアクティブレベル「Ｈ」の期間において、半導体素子１Ｂのダイオード構造６に流れる電流が第１段階と推定されるときには、例えばゲート駆動電圧ＶGLを遮断した第１電圧Ｖ１（＝０Ｖ）を出力する制御を行う。また、駆動制御部３５は、ダイオード構造６に流れる電流が第３段階と推定されるときには、通常のゲート駆動電圧ＶGLとなる第２電圧Ｖ２を出力する制御を行う。また、駆動制御部３５は、半導体素子１Ｂのダイオード構造６に流れる電流が第２段階と推定されるときには、ゲート駆動電圧ＶGLとして第１電圧Ｖ１と第２電圧Ｖ２との中間の第３電圧Ｖ３を出力する制御を行う。

ドライバ部２７は、ＭＯＳトランジスタＭ１とＭ２とでは半導体素子１Ａのゲート容量を充電するためのソース入力電源電圧が異なっている。これは、ＭＯＳトランジスタＭ１とＭ２では、そのソース入力電圧が直流電源線２であるか、直流電源線２ａであるかの違いがあるためである。直流電源線２ａには第２電圧Ｖ２（＞Ｖ１＝０Ｖ）が入力されており、直流電源線２ａには、直流電源線２に入力される第２電圧Ｖ２と第１電圧Ｖ１（＝０Ｖ）との中間の第３電圧Ｖ３が入力される。このため、マスク部２６がＭＯＳトランジスタＭ１をオンしたときには半導体素子１ＢのゲートＧの駆動電圧ＶGLを比較的高くでき、マスク部２６がＭＯＳトランジスタＭ２をオンしたときには半導体素子１ＢのゲートＧの駆動電圧ＶGLを比較的低くできる。また、両者が選択されておらず、且つ、マスク部２６がＭＯＳトランジスタＭ３をオンしたときには、半導体素子１ＢのゲートＧの充電電荷を放電することで駆動電圧ＶGLを０Ｖに制御できる。

駆動制御部３５は、センス抵抗７Ｂによる検出値としきい値Ｖｔ１、Ｖｔ２との比較結果に応じて、駆動信号ＦＬをマスク部２６によりマスクし、ドライバ部２７により半導体素子１ＢのゲートＧを駆動制御する。この結果、駆動信号ＦＬがアクティブレベル「Ｈ」となるときに、駆動制御部３５は、センス抵抗７Ｂによる検出値に応じてダイオード構造６に流れる電流を第１〜第３段階で推定し、ゲートＧの駆動電圧ＶGLを前述した３段階に制御できる。

図６に記載した期間Ｔ１〜Ｔ８は、図５に示した振幅の低い期間Ｙ中の制御処理及び各ノードの信号波形を拡大して詳細に示している。この図６に示すように、半導体素子１Ｂのダイオード構造６に電流が大きく流れている期間中には、駆動制御部３５は、センス電圧ＶSLをしきい値電圧Ｖｔ１以上であると判定し、例えば駆動信号ＦＬがアクティブレベル「Ｈ」であったとしても、マスク部２６によりゲート駆動電圧ＶGLを遮断し第１電圧Ｖ１（＝０）を出力する（図６の期間Ｔ１参照）。このため、例えば図４（ａ）に示す順方向電圧ＶｆをΔＶｆだけ低くすることができ、導通損失を低減できる。

その後、相電流が減少し電流しきい値ＩTH1を下回ると、センス電圧ＶSLも、しきい値電圧Ｖｔ１未満となる。すると、駆動制御部３５は、センス電圧ＶSLをしきい値電圧Ｖｔ１未満であると判定する。このとき、センス電圧ＶSLもしきい値電圧Ｖｔ２以上となるときには、駆動制御部３５は、マスク部２６によりゲート駆動電圧ＶGLを中間の第３電圧Ｖ３（Ｖ１＜Ｖ３＜Ｖ２）に制御する（図６の期間Ｔ２参照）。なお、このとき相電流は電流しきい値ＩTH1未満ＩTH2以上となることが想定される。このとき、ダイオード構造６に電流が流れている状態でゲート駆動電圧ＶGLを通常の駆動電圧となる第２電圧Ｖ２よりも低く制御するため、通常の駆動電圧ＶGL（＝Ｖ２）を出力する場合に比較してダイオード構造６の順方向電圧Ｖｆを低くでき導通損失を低減できる。その後、駆動信号ＦＬが「Ｌ」になると、マスク部２６及びドライバ部２７によりＭＯＳトランジスタＭ３をオンさせることで、半導体素子１ＢのゲートＧに注入された電荷を引抜くことができ、この結果、ゲート駆動電圧ＶGLを第１電圧Ｖ１（＝０Ｖ）に制御できる。デッドタイム期間Ｔ３が経過すると駆動信号ＦＨが「Ｈ」になる。駆動信号ＦＨが「Ｈ」の期間では、詳細説明しないが半導体素子１Ａに対するＶｆ制御が行われる（図６のＴ３期間参照）。

さらにその後、駆動信号ＦＨがノンアクティブレベル「Ｌ」になった後、デッドタイム期間Ｔ５を経過し、再度駆動信号ＦＬがアクティブレベル「Ｈ」になる。このとき、前述と同様に、相電流が電流しきい値ＩTH2以上ＩTH1未満であるときには、駆動制御部３５は、マスク部２６によりゲート駆動電圧ＶGLを第３電圧Ｖ３に制御する（図６の期間Ｔ６期間参照）。その後、さらに相電流が減少し、駆動信号ＦＬがアクティブレベル「Ｈ」となる期間中に電流しきい値ＶTH2を下回る（図６に示す期間Ｔ６→Ｔ７参照）。このとき、駆動制御部３５は、センス電圧ＶSLがしきい値電圧Ｖｔ２未満であると判定する。すると駆動制御部は、ダイオード構造６にほぼ又は全く電流が流れていないと推定し、直流電源線２からＭＯＳトランジスタＭ１を通じてゲート駆動電圧ＶGLとして通常の駆動電圧ＶGLとなる第２電圧Ｖ２を出力する（図６のＴ７期間参照）。この結果、通常通り、駆動制御部３５は半導体素子１Ｂを駆動制御できる。その後、駆動信号ＦＬがノンアクティブレベル「Ｌ」になると、マスク部２６及びドライバ部２７によりＭＯＳトランジスタＭ３をオンさせることで、半導体素子１Ｂのゲートに注入された電荷を引抜くことができ、この結果、ゲート駆動電圧ＶGLを第１電圧Ｖ１（＝０Ｖ）に制御できる（図６のＴ８期間参照）。デッドタイムＴ８が経過し駆動信号ＦＨがアクティブレベル「Ｈ」になればハイサイド側も同様に制御が繰り返される。このように制御が繰り返される。

以上説明したように、本実施形態によれば、駆動ＩＣ２４Ａの駆動制御部３５は、駆動信号ＦＬがアクティブレベル「Ｈ」の期間中に半導体素子１Ｂのダイオード構造６に電流が所定電流よりも大きく流れている第１段階であると推定すると、通常の駆動電圧を遮断した第１電圧Ｖ１（＝０）をゲート駆動電圧ＶGLとして半導体素子１ＢのゲートＧに出力する。このＶｆ制御により、ダイオード構造６の順方向電圧Ｖｆを低下させることができ、ダイオード構造６の導通損失を低減できる。また、駆動制御部３５は、ダイオード構造６に電流が所定電流よりも少なく流れている又は全く流れない第３段階であると推定すると、通常の駆動電圧となる第２電圧Ｖ２をゲート駆動電圧ＶGLとして半導体素子１ＢのゲートＧに出力する。また、駆動制御部３５は、第１段階と第３段階の間の第２段階のときには、第１電圧Ｖ１と第２電圧Ｖ２との中間の第３電圧Ｖ３をゲート駆動電圧ＶGLとして半導体素子１ＢのゲートＧに出力する。このとき、ダイオード構造６に電流が流れている状態でゲート駆動電圧ＶGLを出力するものの、通常の駆動電圧となる第２電圧Ｖ２よりも低い第３電圧Ｖ３を出力するため、通常の駆動電圧を印加する場合に比較してダイオード構造６の順方向電圧Ｖｆを低くでき導通損失を低減できる。

このようなゲート駆動電圧ＶGLを半導体素子１ＢのゲートＧに出力すると、図７に示すＶｃｅ-Ｉｃ特性の実線特性Ｐ１に表したように、通常のゲート駆動電圧ＶGLを印加したときの導通損失特性（図４（ｂ）の実線特性Ｐ）に比較して導通損失を低減できる。

従来、ダイオード構造６に電流が流れているにもかかわらず流れていないと判定しＶｆ制御を行わない不感帯を設けていたが、本実施形態の技術を採用すると、従来不感帯としてＶｆ制御していない時間領域においてもＶｆ制御を行うこととしている。この結果、ダイオード構造６に電流が流れている期間中に、ゲート駆動電圧ＶGL／ＶGHとして通常より低い第３電圧Ｖ３を出力できるようになり、導通損失を低減できる。

コンパレータ２８、２９のしきい値Ｖｔ１、Ｖｔ２は予めシミュレーション又は実験などを用いて設定されていることが望ましく、制御遅延時間などの影響を予め見込んで設定されていることが望ましい。なお、図１及び図６に示すセンス電圧Ｖt2が、電流しきい値ＩTH2＝０Ａに一致する場合に理想的な制御を実現できることになるが、前述したフィードバック制御の遅延時間などの影響に応じて、この理想制御を実現することが困難な場合もある。このような場合、図６に示す期間Ｔ６及びＴ７の境界がわずかにずれるものの、しきい値電圧Ｖt2を適切に調整することで、この影響に応じた損失の増加を極力抑制できる。

（第２実施形態）
図８〜図１０は第２実施形態の説明図を示す。第２実施形態では第３電圧Ｖ３又は第２電圧Ｖ２を出力するときに定電流出力する形態を説明する。
図８には、駆動ＩＣ２４Ａ、２４Ｂに替わる駆動ＩＣ１２４Ａ、１２４Ｂ、及び、駆動制御装置３６Ａ、３６Ｂに替わる駆動制御装置１３６Ａ、１３６Ｂの構成を示す。例えば、図５に示す電流が０を下回りマイナス方向になったときに「ＩＧＢＴ電流」が半導体素子１Ｂに流れた状態で第１実施形態において説明した制御を行うと、半導体素子１Ｂをオン制御したときにもゲート駆動電圧ＶGLを第３電圧Ｖ３として出力する場合がある。これは、前述実施形態で説明したフィードバック制御時間の遅延時間のぶれが影響しているためである。

このとき、ゲート駆動電圧ＶGLとして第２電圧Ｖ２より下げて第３電圧Ｖ３を出力してしまうと、半導体素子１Ｂのオン時間に余分な時間がかかりスイッチング損失が悪化することになる。そこで、本実施形態では、図１に示す回路に替えて図７に示す回路を採用している。この図８に示す電流比較部２５は図１に示す電流比較部２５と同一であるため、同一符号を付して説明を省略する。また、図８に示すマスク部２６ａは、図１に示すマスク部２６のＮＡＮＤゲート３２、３３の出力を反転出力するＮＯＴゲート３２ａ、３３ａを備えるマスク回路であり、マスク部２６と類似の符号を付して示している。

本実施形態では、図１に示すＭＯＳトランジスタＭ１に替えて図８に定電流駆動部Ｍ１ａを備え、図１に示すＭＯＳトランジスタＭ２に替えて図８に定電流駆動部Ｍ２ａを備える。定電流駆動部Ｍ１ａ及びＭ２ａは同一の回路構成であるものの、供給される直流電源電圧Ｖｒ１（≒Ｖ３）、Ｖｒ２（≒Ｖ２）の電圧値が互いに異なる。定電流駆動部Ｍ１ａ及びＭ２ａは同一の回路構成であるため、定電流駆動部Ｍ１ａ内の構成要素の符号の末尾に１を付すと共に、定電流駆動部Ｍ２ａ内の構成要素の符号の末尾に２を付し、以下では、定電流駆動部Ｍ１ａの構成及び単独の動作説明を行い、定電流駆動部Ｍ２ａの説明を省略する。本実施形態においては、マスク部２６ａ、定電流駆動部Ｍ１ａ及びＭ２ａにより駆動制御部１３５が構成される。

定電流駆動部Ｍ１ａは、定電流源４０１と、ＮＰＮトランジスタ４１１及び４２１と、抵抗４３１及び４４１と、オペアンプ４５１と、Ｐチャネル型のＭＯＳトランジスタ４６１及び４７２と、を備え、抵抗４８１を通じてドライブ用の直流電源電圧Ｖｒ１（≒Ｖ３）が供給されている。ＮＰＮトランジスタ４１１及び４２１はカレントミラー接続されており、定電流源４０１から基準電流を入力し、抵抗４４１および４３１の直列接続回路にカレントミラー電流を出力する。抵抗４４１および４３１の共通接続ノードはオペアンプ４５１の非反転入力端子に接続されている。直流電源電圧Ｖｒ１の供給端子とオペアンプ４５１の出力端子との間には、駆動ＩＣ１２４Ａの外付けの抵抗４８１と、ＭＯＳトランジスタ４６１のソースドレインとが直列接続されている。ＭＯＳトランジスタ４６１のゲートはマスク部２６ａを構成するＮＯＴゲート３２ａの出力に接続されている。オペアンプ４５１の反転入力端子は抵抗４８１及びＭＯＳトランジスタ４６１のソースの共通接続ノードに接続されている。また、ＭＯＳトランジスタ４７１のゲートはオペアンプ４５１の出力端子に接続されている。直流電源電圧Ｖｒ１の供給端子と半導体素子１ＢのゲートＧとの間には、抵抗４８１とＭＯＳトランジスタ４７１のソースドレイン間とが直列接続されている。

ここで、マスク部２６ａがＮＯＴゲート３２ａを通じてＭＯＳトランジスタ４６１をオンすると、ＭＯＳトランジスタ４７１のゲートソース間がほぼ０Ｖとなり、ＭＯＳトランジスタ４７１はオフし、半導体素子１Ｂのゲートには電流が供給されない。他方、マスク部２６ａがＮＯＴゲート３２ａを通じてＭＯＳトランジスタ４６１をオフすると、ＭＯＳトランジスタ４７１が有効動作する。このとき、定電流源４０１がカレントミラー接続されたトランジスタ４１１及び４２１を通じて抵抗４４１及び４３１に電流を供給し、オペアンプ４５１は、その両入力端子がイマジナリーショートするようにＭＯＳトランジスタ４７１のゲートを駆動し、半導体素子１ＢのゲートＧに定電流出力する。したがって、マスク部２６ａが定電流駆動部Ｍ１ａに定電流駆動オフ信号を出力することで半導体素子１ＢのゲートＧを浮遊状態とすることができ、定電流駆動部Ｍ１ａに定電流駆動オン信号を出力することで半導体素子１ＢのゲートＧに定電流出力できる。定電流駆動部Ｍ２ａの単独動作も定電流駆動部Ｍ１ａの単独動作とほぼ同様である。

定電流駆動部Ｍ１ａに供給される直流電源電圧Ｖｒ１は、第３電圧Ｖ３とほぼ同一電圧に設定されている。また、定電流駆動部Ｍ２ａに供給される直流電源電圧Ｖｒ２は第２電圧Ｖ２とほぼ同一電圧に設定されている。定電流駆動部Ｍ１ａ、Ｍ２ａを用いることで、半導体素子１ＢのゲートＧの入力容量に対する充電時間を低減でき、前述実施形態に示した駆動方式に比較してゲート駆動電圧ＶGLを目標電圧（例えば第２電圧Ｖ２、第３電圧Ｖ３）に素早く制御できる。したがって、図９に、図６対応のタイミングチャートを示すように、本実施形態に示す回路構成では、第１電圧Ｖ１から第２電圧、又は、第１電圧Ｖ１から第３電圧Ｖ３に制御する時間を短縮できる。

図１０にはスイッチング損失の説明図を示している。例えば、図１０（ａ）に図１の構成を採用したときの電圧駆動制御の動作例を示すように、ゲート駆動電圧ＶGLが図１０（ａ）の実線特性ＡＳ１よりも破線特性ＡＳ２のように下がってしまうと、ゲート駆動電圧ＶGLの上昇度の低下に応じて、半導体素子１Ｂのコレクタエミッタ間電圧ＶceLの下降時の傾斜が緩やかになってしまう。この結果、電流ＩcL×電圧ＶceLにより表されるスイッチング損失Ｅonが増加してしまう（破線特性ＡＳ２を参照）。

これに対し、図１０（ｂ）に図７の構成を採用した場合の定電流駆動制御処理の動作例を示すように、ゲート駆動電圧ＶGLがたとえ下がったとしても、定電流駆動しているためゲート電圧の傾斜角度はほとんど変化しなくなりスイッチング損失Ｅonも変化しなくなる（図１０（ｂ）の実線特性ＡＳ３参照）。これにより、半導体素子１Ｂのスイッチング損失Ｅonの悪化を防ぐことができる。

（第３実施形態）
図１１〜図１３は第３実施形態の説明図を示す。第３実施形態では、ダイオード構造６に流れる電流の減少量に応じて第３電圧Ｖ３を増加させる形態を示す。
図１１は、図１に対応して示す駆動制御装置２３６Ａ、２３６Ｂの構成例である。この図１１に示すように、駆動制御装置２３６Ａ、２３６Ｂは、それぞれ、駆動ＩＣ２４Ａ、２４Ｂに替わる駆動ＩＣ２２４Ａ、２２４Ｂを備える。これらの駆動ＩＣ２２４Ａ、２２４Ｂは、それぞれ、制御回路２５０と、ドライバ部２７に替わるドライバ部２２７とを備える。本実施形態においては、制御回路２５０及びドライバ部２２７により駆動制御部２３５が構成される。

ドライバ部２２７は、可変電圧源２５１と、オペアンプ２５２と、Ｎチャネル型のＭＯＳトランジスタ２５３と、抵抗２５４及び２５５による分圧回路と、バッファ２５６と、を備える。制御回路２５０は、センス抵抗７Ｂのセンス電圧ＶSLを取得し、このセンス電圧ＶSLに応じて可変電圧源２５１の出力電圧値を可変制御するもので、センス電圧ＶSLが減少するとこの減少量に応じて可変電圧源２５１の出力電圧を線形的に増加制御する。

オペアンプ２５２の反転入力端子には可変電圧源２５１の出力電圧が与えられている。オペアンプ２５２の出力端子はＭＯＳトランジスタ２５３のゲートに接続されており、このＭＯＳトランジスタ２５３は、そのドレインソース間が電源供給端子及びバッファ２５６の電源端子間に接続されている。バッファ２５６の電源端子とグランドとの間には、抵抗２５４および２５５が直列接続されており、これらの抵抗２５４及び２５５の分圧電圧はオペアンプ２５２の非反転入力端子に入力されている。バッファ２５６は、ＭＯＳトランジスタ２５３のソースを通じて電源電圧Ｖｒ３が供給されると、この可変電圧源２５１の出力増減に応じて半導体素子１Ｂのゲート駆動電圧ＶGLを線形的に増減制御する。

このような構成の場合、図１２にタイミングチャートを示すように、駆動信号ＦＬがアクティブレベル「Ｈ」となる期間中に、センス電圧ＶSLがＶｔ１以下に低下するときには、このセンス電圧ＶSLの電圧値の変化に応じてゲート駆動電圧ＶGLを増加制御する。特にセンス電圧ＶSLが低下すると、この減少量に応じてゲートの駆動電圧ＶGLを例えばリニア（線形的）に増加制御する（図１２の期間Ｔ２、Ｔ６参照）。

このようなゲート駆動電圧ＶGLを半導体素子１ＢのゲートＧに出力すると、図１３に示すＶｃｅ-Ｉｃ特性の実線特性Ｐ２に表したように、通常のゲート駆動電圧ＶGLを印加したときの導通損失特性（図４（ｂ）の実線特性Ｐ）に比較して導通損失を低減できる。

本実施形態によれば、ダイオード構造６に流れる電流の減少量に応じて第３電圧Ｖ３を増加制御している。換言すれば、ダイオード構造６に流れる電流が増加すれば第３電圧Ｖ３をこれに応じて減少制御することができ、ダイオード構造６に流れる電流量に応じた導通損失の低減制御が可能となる。

（第４実施形態）
図１４及び図１５は第４実施形態の説明図を示す。第４実施形態では、第２及び第３実施形態の構造を組み合わせた形態を示す。図１４に示すように、第２実施形態で説明した定電流駆動部Ｍ１ａと、第３実施形態で説明したドライバ部２２７とをカスケード接続して構成しても良い。

また、定電流駆動部Ｍ１ａは、定電流源２４０、ＮＰＮトランジスタ２４１及び２４２、抵抗２４３及び２４４、オペアンプ２４５、Ｐチャネル型のＭＯＳトランジスタ２４６及び２４７を備えて構成されており、電源電圧Ｖｒ３、Ｖｒ４が外部から供給されることで動作するが、この定電流駆動部Ｍ１ａの構成は第２実施形態で説明した定電流駆動部Ｍ１ａと同様の構成である。本実施形態では、定電流駆動部Ｍ１ａ及びドライバ部２２７並びに制御回路２５０により駆動制御部２３５ａ、２３５ｂが構成される。図１５にタイミングチャートを概略的に示すが、第２実施形態と第３実施形態の効果を共に実現できる。

（第５実施形態）
図１６は第５実施形態の説明図を示す。第５実施形態では、負荷の電流を前述とは他の電流検出手段（例えばホールセンサ３５６）を用いて検出し、この検出値に応じて制御する形態を示す。

図１６に構成例を示すように、負荷の通電ノードＮｔにはホールセンサ３５６が設けられている。このホールセンサ３５６は、第１実施形態に示したセンス抵抗７Ｂを使用したセンス電圧ＶSLに替えて電流検出するための回路となっている。したがって、本実施形態の半導体素子１Ａ、１Ｂに替わる半導体素子１０１Ａ、１０１Ｂ内のトランジスタ構造５にはセンス用のトランジスタ構造５ｓが備えられていない。

本実施形態においては、制御回路３５０を別途備えている。この制御回路３５０は、例えばマイクロコンピュータ又は専用の制御ロジックなどを用いて構成され、前述実施形態に示した駆動信号ＦＨ、ＦＬを入力して動作する。制御回路３５０は、ホールセンサ３５６により検出される検出値を、しきい値電圧Ｖｔ１、Ｖｔ２とそれぞれ比較するコンパレータ２８、２９を用いた電流比較部３２５と、ハイサイド用のマスク部３２６ａと、ローサイド用のマスク部３２６ｂと、を備える。

マスク部３２６ａは、ハイサイド側の電圧駆動信号（Ｖ２駆動信号、Ｖ３駆動信号）を生成し、フォトカプラ３４０ａ、３４１ａを介して駆動ＩＣ３２４Ａに出力する。このマスク部３２６ａは、第１実施形態で説明したマスク部２６の構成と同様のゲート３０、３２、３３により構成されるため、これらに対応するゲート３０、３２、３３に添え字ａを付して示している。

他方、マスク部３２６ｂは、ローサイド側の電圧駆動信号（Ｖ２駆動信号、Ｖ３駆動信号）を生成し、フォトカプラ３４０ｂ、３４１ｂを介して駆動ＩＣ３２４Ｂに出力する。このマスク部３２６ｂもまた、第１実施形態で説明したマスク部２６の構成と同様のゲート３０、３２、３３により構成されるため、これらに対応するゲート３０、３２、３３に添え字ｂを付して示している。これらの電流比較部３２５、マスク部３２６ａ、３２６ｂの動作は、センス電圧ＶSH、ＶSLに替えてホールセンサ３５６による検出値を用いること以外は、前述実施形態で説明した動作と同様であるため、その説明を省略する。本実施形態においては、制御回路３５０と駆動ＩＣ３２４Ａ又は３２４Ｂにより駆動制御部３３５が構成される。

また、駆動ＩＣ３２４Ａ内には、ＭＯＳトランジスタＭ１〜Ｍ３と共に、バッファ３４２ａ、３４３ａを備え、さらにＭＯＳトランジスタＭ３の前段にＡＮＤゲート３４４ａを備える。駆動ＩＣ３２４Ｂ内にも同様に、ＭＯＳトランジスタＭ１〜Ｍ３と共に、バッファ３４２ｂ、３４３ｂを備え、さらにＭＯＳトランジスタＭ３の前段にＡＮＤゲート３４４ｂを備えている。

本実施形態によれば、制御回路３５０は、負荷に流れる電流をホールセンサ３５６などの電流検出手段により検出値として取得し、この検出値に基づいて制御しているため、前述実施形態と同様の作用効果を奏する。なお、本実施形態に係る制御回路３５０の内部構成は、第２〜第４実施形態の駆動制御部１３５、２３５、２３５ａ、２３５ｂなどを用いて構成しても良い。すると、第２〜第４実施形態と同一の作用効果を奏する。

（第６実施形態）
図１７及び図１８は第６実施形態の説明を示す。例えば、図１などに示す比較部となるコンパレータ２８、２９を３つ以上設け、３を超える４段階以上の複数段階にゲート駆動電圧ＶGLを制御するようにしても良い。このとき、図１７に前述実施形態の期間Ｔ６中を細分化した期間Ｔ６ａ、Ｔ６ｂ、Ｔ６ｃ中の動作をタイミングチャートで示すように、駆動制御部３５は、前述の比較部の比較結果としてしきい値電圧Ｖｔ１を跨いだときには、ゲート駆動電圧ＶGLを第３電圧Ｖ３（ただしＶ１＜Ｖ３＜Ｖ２）とする（図１７の期間Ｔ６ａ参照）。さらに、駆動制御部３５は、前述の比較部の比較結果としてしきい値電圧Ｖｔ３（ただしＶｔ１＞Ｖｔ３＞Ｖｔ２）を跨いだときには、ゲート駆動電圧ＶGLを第４電圧Ｖ４（ただしＶ３＜Ｖ４＜Ｖ２）とする（図１７の期間Ｔ６ｂ参照）。さらに、駆動制御部３５は、前述の比較部の比較結果としてしきい値電圧Ｖｔ４（ただしＶｔ３＞Ｖｔ４＞Ｖｔ２）を跨いだときには、ゲート駆動電圧ＶGLを第５電圧Ｖ５（ただしＶ４＜Ｖ５＜Ｖ２）とする（図１７の期間Ｔ６ｃ参照）。すなわち、駆動制御部３５は、第１電圧Ｖ１から第２電圧Ｖ２にかけてその中間の第３電圧Ｖ３、第４電圧Ｖ４、第５電圧Ｖ５（ただし、Ｖ１＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ２の関係を満たす）を経て第２電圧Ｖ２に至るように変化させることができる。

駆動制御部３５がこのようなゲート駆動電圧ＶGLを半導体素子１ＢのゲートＧに出力すると、図１８にＶｃｅ-Ｉｃ特性の実線特性Ｐ３を示すように、通常のゲート駆動電圧ＶGLを印加したときの導通損失特性（図４（ｂ）の実線特性Ｐ）に比較して導通損失を低減できる。このようにして、４段階以上にゲート駆動電圧ＶGLを分割して制御するようにしても良い。

（他の実施形態）
以上、好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
上記実施形態では、半導体素子１Ａ、１Ｂにトランジスタ構造５ｓ及びダイオード構造６ｓによるセンス素子を形成した上でセンス抵抗７Ａ、７Ｂを備えた。これに替えて、半導体素子１Ａ、１Ｂと直列にシャント抵抗を設けてもよい。検出値としては、少なくともダイオード構造６に流れる電流を検出できればよい。

ＲＣ−ＩＧＢＴは、トレンチゲート型に限らずプレーナゲート型などであってもよい。半導体素子１Ａ、１Ｂは、ＭＯＳトランジスタとＭＯＳの寄生ダイオードであってもよい。ＭＯＳトランジスタも、トレンチゲート型に限らずプレーナゲート型、ＳＪ型などであってもよい。

図面中、５はトランジスタ構造、６はダイオード構造、８は半導体基板、１５はエミッタ電極（電極）、１８はコレクタ電極（電極）、３５、１３５、２３５、２３５ａ、２３５ｂ、３３５は駆動制御部、２８、２９はコンパレータ（比較部）、２５０は制御回路である。

Claims (3)

1. トランジスタ構造（５）とダイオード構造（６）とが同一の半導体基板（８）に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極（１５，１８）とされ制御端子を備えた逆導通性パワーデバイス（１Ａ、１Ｂ、１０１Ａ、１０１Ｂ）を駆動制御し負荷に通電制御する駆動制御部（３５、１３５、３３５）と、
   前記逆導通性パワーデバイスの通電電流または前記負荷の電流に応じて検出された検出値を複数の基準値と比較する比較部（２８、２９）と、を備え、
   前記駆動制御部は、前記比較部の比較結果に応じて前記ダイオード構造に流れる電流を少なくとも３以上の複数段階に分けて推定し、前記ダイオード構造に電流が大きく流れる段階から小さく流れる段階にかけて前記逆導通性パワーデバイスの制御端子に出力する電圧を一方向に段階的に変更することを特徴とする駆動制御装置。
2. トランジスタ構造（５）とダイオード構造（６）とが同一の半導体基板（８）に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極（１５，１８）とされ制御端子を備えた逆導通性パワーデバイス（１Ａ、１Ｂ、１０１Ａ、１０１Ｂ）を駆動制御し負荷に通電制御する駆動制御部（２３５、２３５ａ、２３５ｂ、３３５）を備え、
   前記駆動制御部は、前記逆導通性パワーデバイスの通電電流または前記負荷の電流に応じて検出された検出値に応じて前記逆導通性パワーデバイスに駆動電圧を出力するときに、前記ダイオード構造に流れる電流の減少量に応じて一方向に線形的に変化させることを特徴とする駆動制御装置。
3. 前記駆動制御部（１３５、２３５ａ、２３５ｂ）は、前記逆導通性パワーデバイスに電圧を出力するときに定電流出力することを特徴とする請求項１または２記載の駆動制御装置。

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