JP2006073775A - 半導体装置及びそれを用いたモジュール - Google Patents

Abstract

【課題】 インバータ装置等に用いられその小型化を図ることができる半導体装置及びそれを用いたモジュールを提供する。
【解決手段】 第１の電極２２と第２の電極２５と制御電極２３とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第１の電極２２と前記第２の電極２５との間に介在し前記制御電極２３への入力信号に応じて導通し又は非導通となる第１の半導体領域を有したスイッチング素子１５Ｈと、前記第１の電極２２と電気的に接続されるカソード側電極２１ｂおよび前記制御電極２３と電気的に接続されるアノード側電極２１ａと第２の半導体領域とを有し、前記第２の半導体領域がワイドバンドギャップ半導体により構成されたフォトダイオード２１とを備えている。
【選択図】 図１

Description

本発明は、主として炭化珪素（ＳｉＣ），ＧａＮ，ダイヤモンド等のワイドバンドギャップ半導体を用いて構成される半導体装置及びそれを用いたモジュールに関する。

従来の半導体装置を用いたモジュールの一例としてモータ制御に用いられるインバータの概念図を図７に示す。この図７に示すように、モータ１などを制御する半導体素子（パワー素子）をＩＣおよびモジュールとして用いる場合においては、たとえば制御・ロジック系の低電圧電源２で駆動する低電圧半導体回路からなる制御回路３と、高電圧電源４から供給される高電圧大電流を扱うパワースイッチング素子５Ｈ,５Ｌをワンチップに一体化する、または同じパッケージに実装する技術が難しく、工業的に広く用いられるＩＣおよびモジュールは数少なかった。現状のＳｉ半導体技術で形成されているパワーＩＣおよびモジュールは、低電圧素子と高電圧素子を電気的に素子分離する絶縁分離技術を駆使して、かなり複雑なプロセスにより形成される。

特にインテリジェント・パワー・モジュール（ＩＰＭ）と呼ばれる半導体装置（例えば非特許文献１参照）においては、モータ１などを制御するインバータのパワースイッチング素子（ＩＧＢＴまたはＭＯＳＦＥＴ等）のうちハイサイドのパワースイッチング素子５Ｈのゲートドライブ回路６が、アース電位に対して浮いて高電位状態で動作する必要があり、高電位フローティング電源７も必要である。これは、負荷につながっているハイサイドのパワースイッチング素子５Ｈとローサイドのパワースイッチング素子５Ｌとの接続部の電位がパワースイッチング素子の状態によって常に変動しており、この変動している電位に対してハイサイド側のパワースイッチング素子５Ｈのゲート電位を供給してスイッチング制御をする必要が有るからである。このために、制御回路３から送られてくるアース電位を基準にしたシグナルを、高電位フローティング状態のゲートドライブ回路６に受け渡すレベルシフト技術が必要である。
パワーデバイス・パワーＩＣハンドブック コロナ社 電気学会 高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編 Ｐ．２１８

従来のインバータにおいて、Ｓｉパワー素子を駆動するためのレベルシフト回路として代表的なのが図７に示したフォトカプラを用いる方式である。これは、制御回路３から送られてくるアース電位を基準にしたシグナルによりＬＥＤ（発光ダイオード）９が発光し、その光がフォトダイオード８に照射されることによりフォトダイオード８で発生する光電位をシグナルとしてハイサイドのパワースイッチング素子５Ｈのゲートをドライブする方式である。このようにフォトカプラを用いることにより、高電位フローティング状態のゲートドライブ回路６へシグナルを伝送することができる。フォトカプラは、ハイサイドのパワースイッチング素子１つについて１個必要で、たとえば図７の３相出力のドライブ回路においては、少なくとも３個のフォトカプラと３個のハイサイドゲートドライブ用の電源が必要である。一方、ローサイドのパワースイッチング素子５Ｌのゲートドライブ回路１０は、低電圧の回路であり、ハイサイドの場合のようにフローティングされた３つの独立の電源を必要としない。１つのローサイド用の電源１１の電圧がドライブ回路１０により、３つのローサイドのパワースイッチング素子５Ｌに供給されインバータ制御される。

上記の方式では、ハイサイド側の３つのパワースイッチング素子５Ｈ、ゲートドライブ回路６、フローティング電源７、およびレベルシフト回路（フォトダイオード８、ＬＥＤ９）は、実装面である程度の容積を必要とし、モジュールが大型になるという欠点があった。通常、従来のＳｉパワー素子では、１０Ａのスイッチング素子で５×５ｍｍ²の大きさを必要とし、ここに、別チップに形成されたゲートドライブ回路６、フォトダイオード８を実装する。この場合、パワースイッチング素子５Ｈからの発熱を考慮して、他の回路素子はパワースイッチング素子５Ｈからの発熱の影響を受けない、独立した放熱機構に実装される。更にフォトダイオード８に光を照射するＬＥＤ９も別に実装され、フローティング電源７（例えばブートストラップフローティング電源）として、高耐圧のダイオードと抵抗とコンデンサが実装される。これらの素子部品をハイサイド側に３セット、熱放出を考慮して実装させるため、相当の容積を必要とし、１０Ａ級のインバータモジュールで５×５ｃｍ²以上の大きさを必要としていた。

本発明は上記のような課題を解決するためになされたもので、インバータ装置等に用いられその小型化を図ることができる半導体装置及びそれを用いたモジュールを提供することを目的としている。

上記課題を解決するために、第１の発明の半導体装置は、第１の電極と第２の電極と制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第１の電極と前記第２の電極との間に介在し前記制御電極へ入力される制御信号に応じて導通し又は非導通となる第１の半導体領域を有したスイッチング素子と、カソード側電極およびアノード側電極と第２の半導体領域とを有し、前記第２の半導体領域がワイドバンドギャップ半導体により構成されたフォトダイオードとを備えている。

このように、ワイドバンドギャップ半導体を用いて形成されたスイッチング素子は高耐圧で小型化が可能であり、高温下でも動作可能である。ワイドバンドギャップ半導体を用いて形成されたフォトダイオードは、高い順方向電圧が得られ、スイッチング素子の制御電圧等として必要な電圧を得る上で小型化が可能であり、高温下でも動作可能である。したがって半導体装置の小型化が図れ、これを用いたモジュール及びそのモジュールを用いたインバータ装置等の小型化が可能となる。

第２の発明の半導体装置は、第１の発明の半導体装置において、前記スイッチング素子と前記フォトダイオードとが、同一のワイドバンドギャップ半導体基板に形成されている。

この構成によれば、スイッチング素子とフォトダイオードとが同一基板上に集積されて半導体装置の小型化が図れ、この半導体装置を用いたモジュール及びそのモジュールを用いたインバータ装置等の小型化が可能となる。

第３の発明の半導体装置は、第２の発明の半導体装置において、前記フォトダイオードの前記カソード側電極が前記スイッチング素子の前記第１の電極と電気的に接続され、前記フォトダイオードの前記アノード側電極が前記スイッチング素子の前記制御電極と電気的に接続されている。

この構成によれば、フォトダイオードに発生する電圧によりスイッチング素子の制御が可能となり、スイッチング素子をインバータ装置のハイサイドのスイッチング素子として用いた場合に、フローティング電源等が不要であり、インバータ装置及びそれに用いるモジュールのさらなる小型化が図れる。

第４の発明の半導体装置は、第２の発明の半導体装置において、前記フォトダイオードの前記カソード側電極と前記アノード側電極との間に発生する電圧を増幅して前記スイッチング素子の前記第１の電極と前記制御電極との間に印加する増幅回路が前記ワイドバンドギャップ半導体基板に形成されている。

このように増幅回路がワイドバンドギャップ半導体基板に形成されていると、放熱性が良好で、高温下でも動作可能である。

第５の発明の半導体装置は、第２〜第４の発明の半導体装置において、前記フォトダイオードへ光信号を送信する発光ダイオードが前記ワイドバンドギャップ半導体基板に形成されている。

この構成によれば、発光ダイオードも同一基板上に形成され、この半導体装置を用いたモジュールおよびインバータ装置のさらなる小型化を図ることが可能になる。

第６の発明の半導体装置は、第１の発明の半導体装置において、前記スイッチング素子が第１のワイドバンドギャップ半導体基板を用いた第１のチップで構成され、前記フォトダイオードが第２のワイドバンドギャップ半導体基板を用いた第２のチップで構成され、前記第２のチップが前記第１のチップ上に積層されている。

この構成によれば、第１のチップおよび第２のチップの小型化が図れ、この半導体装置を用いたモジュール及びそのモジュールを用いたインバータ装置等の小型化が可能となる。

第７の発明の半導体装置は、第６の発明の半導体装置において、前記フォトダイオードの前記カソード側電極が前記スイッチング素子の前記第１の電極と電気的に接続され、前記フォトダイオードの前記アノード側電極が前記スイッチング素子の前記制御電極と電気的に接続されている。

この構成によれば、フォトダイオードに発生する電圧によりスイッチング素子の制御が可能となり、スイッチング素子をインバータ装置のハイサイドのスイッチング素子として用いた場合に、フローティング電源等が不要であり、インバータ装置及びそれに用いるモジュールのさらなる小型化が図れる。

第８の発明の半導体装置は、第７の発明の半導体装置において、前記第１のチップの表面に前記スイッチング素子の前記第１の電極および制御電極が設けられ、前記第２のチップの表面が前記フォトダイオードの受光面であり、前記第２のチップの裏面に前記フォトダイオードの前記カソード側電極およびアノード側電極が設けられ、前記カソード側電極と前記第１の電極とが対向配置されて接合されているとともに前記アノード側電極と制御電極とが対向配置されて接合されている。

第９の発明の半導体装置は、第６の発明の半導体装置において、前記フォトダイオードの前記カソード側電極と前記アノード側電極との間に発生する電圧を増幅して前記スイッチング素子の前記第１の電極と前記制御電極との間に印加する増幅回路が第３のワイドバンドギャップ半導体基板を用いた第３のチップで構成され、前記第３のチップが前記第１のチップ上に積層されている。

このように増幅回路がワイドバンドギャップ半導体基板に形成されていると、放熱性が良好で、高温下でも動作可能である。

第１０の発明の半導体装置は、第６〜第９の発明の半導体装置において、前記フォトダイオードへ光信号を送信する発光ダイオードが第４のワイドバンドギャップ半導体基板を用いた第４のチップで構成され、前記第４のチップが前記第１のチップ上または前記第２のチップ上に積層されている。

この構成によれば、発光ダイオードもワイドバンドギャップ半導体基板を用いたチップとして形成して積層することにより、この半導体装置を用いたモジュールおよびインバータ装置のさらなる小型化を図ることが可能になる。

第１１の発明の半導体装置は、第１〜第１０の発明の半導体装置において、前記スイッチング素子は、直流電圧が印加される高電位側電源線と低電位側電源線との間に、前記高電位側電源線に高電位側電極が接続されたハイサイドのスイッチング素子と、前記低電位側電源線に低電位側電極が接続されたローサイドのスイッチング素子とが直列接続され、前記ハイサイドのスイッチング素子の低電位側電極と前記ローサイドのスイッチング素子の高電位側電極とに接続された出力端子が備えられたインバータ部における前記ハイサイドのスイッチング素子として用いられる。

第１２の発明の半導体装置は、第１〜第１１の発明の半導体装置において、前記ワイドバンドギャップ半導体が炭化珪素である。

第１３の発明のモジュールは、第１の電極と第２の電極と第１の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第１の電極と前記第２の電極との間に介在し前記第１の電極と前記第１の制御電極との間の電圧に応じて導通し又は非導通となる第１の半導体領域を有し、前記第２の電極が高電位側電源線に接続されたハイサイドのスイッチング素子と、第３の電極と第４の電極と第２の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第３の電極と前記第４の電極との間に介在し前記第２の制御電極にローサイドの制御信号が入力されることにより生じる前記第３の電極と前記第２の制御電極との間の電圧に応じて導通し又は非導通となる第２の半導体領域を有し、前記第３の電極が前記高電位側電源線との間に直流電圧が印加される低電位側電源線に接続されたローサイドのスイッチング素子と、前記ハイサイドのスイッチング素子の前記第１の電極と前記ローサイドのスイッチング素子の前記第４の電極とに接続された出力端子と、前記ハイサイドのスイッチング素子を制御する制御信号に基づいて光信号を発する発光ダイオードと、カソード側電極およびアノード側電極と第３の半導体領域とを有し、前記第３の半導体領域がワイドバンドギャップ半導体により構成され、前記発光ダイオードからの光信号に応じて前記カソード側電極と前記アノード側電極との間に電圧が生じ、この電圧を前記ハイサイドのスイッチング素子の前記第１の電極と前記第１の制御電極との間に印加するフォトダイオードと、を１組以上備え、上記の各組において、前記ハイサイドのスイッチング素子と前記フォトダイオードとが、同一のワイドバンドギャップ半導体基板に形成されている。

第１４の発明のモジュールは、第１の電極と第２の電極と第１の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第１の電極と前記第２の電極との間に介在し前記第１の電極と前記第１の制御電極との間の電圧に応じて導通し又は非導通となる第１の半導体領域を有し、前記第２の電極が高電位側電源線に接続されたハイサイドのスイッチング素子と、第３の電極と第４の電極と第２の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第３の電極と前記第４の電極との間に介在し前記第２の制御電極にローサイドの制御信号が入力されることにより生じる前記第３の電極と前記第２の制御電極との間の電圧に応じて導通し又は非導通となる第２の半導体領域を有し、前記第３の電極が前記高電位側電源線との間に直流電圧が印加される低電位側電源線に接続されたローサイドのスイッチング素子と、前記ハイサイドのスイッチング素子の前記第１の電極と前記ローサイドのスイッチング素子の前記第４の電極とに接続された出力端子と、前記ハイサイドのスイッチング素子を制御する制御信号に基づいて光信号を発する発光ダイオードと、カソード側電極およびアノード側電極と第３の半導体領域とを有し、前記第３の半導体領域がワイドバンドギャップ半導体により構成され、前記発光ダイオードからの光信号に応じて前記カソード側電極と前記アノード側電極との間に電圧が生じるフォトダイオードと、前記フォトダイオードのカソード側電極とアノード側電極との間に生じる電圧を増幅して前記ハイサイドのスイッチング素子の前記第１の電極と前記第１の制御電極との間に印加する増幅回路と、を１組以上備え、上記の各組において、前記ハイサイドのスイッチング素子と前記フォトダイオードと前記増幅回路とが、同一のワイドバンドギャップ半導体基板に形成されている。

第１５の発明のモジュールは、第１３または第１４の発明のモジュールにおいて、前記発光ダイオードが前記ワイドバンドギャップ半導体基板に形成されている。

第１６の発明のモジュールは、第１の電極と第２の電極と第１の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第１の電極と前記第２の電極との間に介在し前記第１の電極と前記第１の制御電極との間の電圧に応じて導通し又は非導通となる第１の半導体領域を有し、前記第２の電極が高電位側電源線に接続されたハイサイドのスイッチング素子と、第３の電極と第４の電極と第２の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第３の電極と前記第４の電極との間に介在し前記第２の制御電極にローサイドの制御信号が入力されることにより生じる前記第３の電極と前記第２の制御電極との間の電圧に応じて導通し又は非導通となる第２の半導体領域を有し、前記第３の電極が前記高電位側電源線との間に直流電圧が印加される低電位側電源線に接続されたローサイドのスイッチング素子と、前記ハイサイドのスイッチング素子の前記第１の電極と前記ローサイドのスイッチング素子の前記第４の電極とに接続された出力端子と、前記ハイサイドのスイッチング素子を制御する制御信号に基づいて光信号を発する発光ダイオードと、カソード側電極およびアノード側電極と第３の半導体領域とを有し、前記第３の半導体領域がワイドバンドギャップ半導体により構成され、前記発光ダイオードからの光信号に応じて前記カソード側電極と前記アノード側電極との間に電圧が生じ、この電圧を前記ハイサイドのスイッチング素子の前記第１の電極と前記第１の制御電極との間に印加するフォトダイオードと、を１組以上備え、上記の各組において、前記ハイサイドのスイッチング素子が第１のワイドバンドギャップ半導体基板を用いた第１のチップで構成され、前記フォトダイオードが第２のワイドバンドギャップ半導体基板を用いた第２のチップで構成され、前記第２のチップが前記第１のチップ上に積層されている。

第１７の発明のモジュールは、第１６の発明のモジュールにおいて、前記第１のチップの表面に前記ハイサイドのスイッチング素子の前記第１の電極および第１の制御電極が設けられ、前記第２のチップの表面が前記フォトダイオードの受光面であり、前記第２のチップの裏面に前記フォトダイオードの前記カソード側電極およびアノード側電極が設けられ、前記カソード側電極と前記第１の電極とが対向配置されて接合されているとともに前記アノード側電極と前記第１の制御電極とが対向配置されて接合されている。

第１８の発明のモジュールは、第１の電極と第２の電極と第１の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第１の電極と前記第２の電極との間に介在し前記第１の電極と前記第１の制御電極との間の電圧に応じて導通し又は非導通となる第１の半導体領域を有し、前記第２の電極が高電位側電源線に接続されたハイサイドのスイッチング素子と、第３の電極と第４の電極と第２の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第３の電極と前記第４の電極との間に介在し前記第２の制御電極にローサイドの制御信号が入力されることにより生じる前記第３の電極と前記第２の制御電極との間の電圧に応じて導通し又は非導通となる第２の半導体領域を有し、前記第３の電極が前記高電位側電源線との間に直流電圧が印加される低電位側電源線に接続されたローサイドのスイッチング素子と、前記ハイサイドのスイッチング素子の前記第１の電極と前記ローサイドのスイッチング素子の前記第４の電極とに接続された出力端子と、前記ハイサイドのスイッチング素子を制御する制御信号に基づいて光信号を発する発光ダイオードと、カソード側電極およびアノード側電極と第３の半導体領域とを有し、前記第３の半導体領域がワイドバンドギャップ半導体により構成され、前記発光ダイオードからの光信号に応じて前記カソード側電極と前記アノード側電極との間に電圧が生じるフォトダイオードと、前記フォトダイオードのカソード側電極とアノード側電極との間に生じる電圧を増幅して前記ハイサイドのスイッチング素子の前記第１の電極と前記第１の制御電極との間に印加する増幅回路と、を１組以上備え、上記の各組において、前記ハイサイドのスイッチング素子が第１のワイドバンドギャップ半導体基板を用いた第１のチップで構成され、前記フォトダイオードが第２のワイドバンドギャップ半導体基板を用いた第２のチップで構成され、前記増幅回路が第３のワイドバンドギャップ半導体基板を用いた第３のチップで構成され、前記第２のチップおよび前記第３のチップが前記第１のチップ上に積層されている。

第１９の発明のモジュールは、第１６〜第１８の発明のモジュールにおいて、前記発光ダイオードが第４のワイドバンドギャップ半導体基板を用いた第４のチップで構成され、前記第４のチップが前記第１のチップ上または前記第２のチップ上に積層されている。

上記の第１３〜第１９の発明の構成によれば、モジュールの小型化が図れ、それを用いたインバータ装置の小型化が可能になる。

なお、本明細書中においていう「ワイドバンドギャップ半導体」とは、伝導帯の下端と価電子帯の上端とのエネルギー差であるバンドギャップが２．０ｅＶ以上である半導体のことを意味する。このようなワイドバンドギャップ半導体としては、炭化珪素（ＳｉＣ）、ＧａＮ，ＡｌＮ等のIII族窒化物，ダイヤモンド等が挙げられる。

本発明は、以上に説明した構成を有し、インバータ装置等に用いられその小型化を図ることができる半導体装置及びそれを用いたモジュールを提供することができるという効果を奏する。

以下、本発明の実施の形態について図面を参照しながら説明する。

（実施の形態１）
〔パワーユニット〕
図１(a),(b),(c)は、それぞれ本発明の実施の形態１に係る半導体装置である、ハイサイド側のパワーユニットの構成の概略を示す斜視図である。

本発明の実施の形態１の半導体装置は、例えば図７のようにモータを制御するインバータに用いられる。このインバータの回路構成は、図７において、ハイサイドのパワースイッチング素子５Ｈを制御する部分の構成に特徴を有している。また、パワースイッチング素子５Ｈ，５Ｌとして縦型のｎＭＯＳＦＥＴを用いている。

本発明の実施の形態１の半導体装置は、図１(a),(b),(c)の各例に示すように、ハイサイドのパワースイッチング素子と同一チップにフォトダイオードを集積させた構造を有している。

図１(a)の例は、フォトダイオード２１が縦型のｎＭＯＳＦＥＴ１５Ｈのソース電極パッド（第１の電極）２２とゲート電極パッド（制御電極）２３との間に接続された回路構成である。フォトダイオード２１が縦型のｎＭＯＳＦＥＴ１５Ｈと同じチップに形成されており、フォトダイオード２１は、その負側（ｎ側）の出力端子であるカソード側電極パッド２１bがＭＯＳＦＥＴ１５Ｈのソース電極パッド２２と連結導体（配線）２４により接続され、正側（ｐ側）の出力端子であるアノード側電極パッド２１aがゲート電極パッド２３と連結導体２４により接続されている。図７の制御回路３からハイサイドの制御信号が与えられるＬＥＤ９をフォトダイオード２１の上方で対向させて配置し、ＬＥＤ９からフォトダイオード２１に光が照射されることにより、ソース電極パッド２２に対してフォトダイオード２１の正の電圧がゲート電極パッド２３に印加され、ＭＯＳＦＥＴ１５Ｈがオンし、表面のソース電極パッド２２から裏面のドレイン電極パッド（第２の電極）２５に電流が流れる。ＬＥＤ９を消した状態ではゲート電圧が印加されずＭＯＳＦＥＴ１５Ｈはオフ状態で電流は流れず、表面のソース電極パッド２２と裏面のドレイン電極パッド２５の間に電圧が印加された状態となり、この電圧に耐えるようにＭＯＳＦＥＴ１５Ｈは設計されている。なお、ＬＥＤ９をフォトダイオード２１と対向させて配置せずに、光ファイバを介してＬＥＤ９からの光がフォトダイオード２１に入射されるように構成してもよい。

図４は、ｎＭＯＳＦＥＴ１５Ｈの断面視における構造の一例を示す図である。なお、ローサイドのパワースイッチング素子であるｎＭＯＳＦＥＴも同様の構造である。

ｎＭＯＳＦＥＴ１５Ｈは、図４に示すように、ドレイン領域となるｎ型のワイドバンドギャップ半導体基板４１と、ワイドバンドギャップ半導体基板４１の主面上に形成されたｎ型のドリフト層４２と、ドリフト層４２の表層に形成されたｐ型ウエル領域４３と、ｐ型ウエル領域４３内で環状に形成されたｎ型のソース領域４４と、ソース領域４４の端部からウエル領域４３の表層及びドリフト層４２の表層に渡って形成されしきい値調整のために不純物がドーピングされているチャネル層４５と、ソース領域４４の端部上からチャネル層４５上にかけてゲート絶縁膜４６を介して形成されたゲート電極（制御電極）４７と、ソース領域４４上に形成されたソース電極（第１の電極）４８と、ワイドバンドギャップ半導体基板４１の裏面に形成されたドレイン電極（第２の電極）４９とを備えている。矢印Ｉは、ｎＭＯＳＦＥＴ１５Ｈがオンしたときの電流経路の一例を示している。ゲート電極４７は、層間絶縁膜（図示せず）を介してその上方に形成されたゲート電極パッド２３（図１(a)）と電気的に接続され、ソース電極４８は、層間絶縁膜（図示せず）を介してその上方に形成されたソース電極パッド２２（図１(a)）と電気的に接続されている。また、ドレイン電極４９はドレイン電極パッド２５（図１(a)）に相当する（同じものである）。図４において、ゲート絶縁膜４６、ゲート電極４７、ソース電極４８及びドレイン電極４９以外のもの、すなわち半導体基板４１、ドリフト層４２、ｐ型ウエル領域４３、ソース領域４４及びチャネル層４５は、ワイドバンドギャップ半導体で形成されている。なお、不純物がドーピングされているチャネル層４５は省かれる場合もある。

図５は、一般的なフォトダイオードのチップの断面視における構造の一例を示す図である。このフォトダイオードのチップは、高濃度ｎ型の半導体基板からなる高濃度ｎ型領域５１上に、ｎ型半導体層５２、真性半導体層５３、ｐ型半導体層５４が順次形成され、ｐ型半導体層５４上に窓（開口）を有するｐ側電極５５が形成され、ｎ型の半導体基板５１の裏面にｎ側電極５６が形成されている。

図１(a)のように、ｎＭＯＳＦＥＴ１５Ｈと同一チップとして形成され、同一表面にアノード側電極パッド２１a及びカソード側電極パッド２１bを有するフォトダイオード２１は、基本的な素子構造は図５と同様であるが、ｎＭＯＳＦＥＴ１５Ｈと素子分離されて形成され、かつ、ｎ側電極５６が基板裏面に形成されていない。この場合、ｎ側電極は、ｐ側電極５５と同じ基板表面側に形成され、その下にｐ型半導体層５４、真性半導体層５３及びｎ型半導体層５２を貫通して高濃度ｎ型領域５１に達するコンタクトホールが設けられ、そのコンタクトホールに高濃度ｎ型領域５１と接続される導電体が埋め込まれてコンタクトが形成され、これにより基板表面側のｎ側電極と高濃度ｎ型領域５１とが電気的に接続される。ただし、ｎ側電極及びコンタクトは、ｎ型半導体層５２、真性半導体層５３及びｐ型半導体層５４とは電気的に絶縁されて形成される。このようにして表面側に形成されたｎ側電極は、層間絶縁膜（図示せず）を介してその上方に形成されたカソード側電極パッド２１b（図１(a)）と電気的に接続され、ｐ側電極５５は層間絶縁膜（図示せず）を介してその上方に形成されたアノード側電極パッド２１a（図１(a)）と電気的に接続されている。ここでは、高濃度ｎ型領域５１、ｎ型半導体層５２、真性半導体層５３及びｐ型半導体層５４は、ワイドバンドギャップ半導体で形成されている。なお、真性半導体層５３が省かれる場合もある。

このように図１(a)の例によれば、ハイサイドおよびローサイドのパワースイッチング素子をワイドバンドギャップ半導体を用いて形成することにより、Ｓｉ素子（Ｓｉを用いて形成された素子）と比較して耐圧が高いためドリフト層４２等の厚みを薄くすることができ、パワースイッチング素子の導通時の抵抗を減らすことができ、電力損失を減少させることができる。ここで、ワイドバンドギャップ半導体例えば炭化珪素により構成されたスイッチング素子は２×２mm²の大きさで１０Ａの電流を十分にスイッチでき、熱伝導も良いので、Ｓｉ素子の熱放出機構と同様でも素子温度の上昇は抑えられる。その上、ワイドバンドギャップ半導体の素子は高温下でも動作するので、高集積・高電流密度の素子設計が可能となる。素子の電流密度として５倍以上の高密度化が可能で、素子の大きさは５分の１以下となる。

更に、同じチップ上に上記ワイドバンドギャップ半導体により構成されたフォトダイオード２１は出力電圧がバンドギャップに対応して大きくなり、ＭＯＳＦＥＴ１５Ｈのゲート電極パッド２３に供給するシグナルとして十分な数Ｖ以上の電圧を確保できることを本発明者らは見いだした。例えばワイドバンドギャップ半導体として４Ｈ−ＳｉＣの炭化珪素を用いた場合は、バンドギャップが３ｅＶ以上であるので、フォトダイオード２１のｐｎ接合単層で３Ｖの出力電圧が得られ、ＭＯＳＦＥＴ１５Ｈのゲート駆動電圧が得られる。また、フォトダイオードを構成するｐｎ接合が２層または３層となるように積層して６Ｖまたは９Ｖの出力をゲート電極パッド２３に印加するようにしてもよい。

この構成により、図７におけるゲートドライブ回路６、高電位フローティング電源７を必要とせず、フォトダイオード２１の出力のみでハイサイドのパワースイッチング素子を制御できる。Ｓｉデバイスにおいては、パワースイッチング素子からの発熱の放出が重要で、パワースイッチング素子と他の素子（例えばフォトダイオード）を同一チップに集積することは無かったが、ワイドバンドギャップ半導体（例えば炭化珪素）は高熱伝導性（放熱性が高い）を有しているため、パワースイッチング素子と他の素子（例えばフォトダイオード）を同一チップに集積することが可能となり、集積化したハイサイド側のパワースイッチングユニットを実現できる。

更に、図１(b)の例では、図１(a)におけるＬＥＤ９をＬＥＤ２６としてパワースイッチング素子と同一チップ上に形成している。このＬＥＤ２６は、例えば炭化珪素基板上に成長されたＧａＮを用いて形成できることを確認した。この場合、ＬＥＤ２６部分は、素子分離などの手法を使ってパワースイッチング素子に対して電気的に絶縁されている必要があり、絶縁分離層２７に囲まれている。絶縁分離層２７は、例えばｐｎ接合を用いた分離層としてもよいし、ＳｉＯ_２膜またはＡｌＮ膜で形成してもよい。また、ＬＥＤ２６部分は、チップ表面から突出されないように形成してもよいが、その場合は、ＬＥＤ２６からの光信号がチップ内を通過してフォトダイオード２１に入射される。ＬＥＤ２６部分が、チップ表面に突出されて形成されている方が、ＬＥＤ２６からの光信号がチップ内を通過せずに直接フォトダイオード２１に入射されるので、光信号の損失が少なく好ましい。また、ＬＥＤ２６については、基本的な素子構造は図５に示すフォトダイオードと同様であり、フォトダイオード２１と同様にして集積化できる。

また、図１(c)の例では、フォトダイオード２１と増幅回路２８を縦型のｎＭＯＳＦＥＴ１５Ｈと同じチップに集積して形成し、増幅回路２８によってフォトダイオード２１の出力が増幅され、その増幅された出力がゲート電圧としてｎＭＯＳＦＥＴ１５Ｈのソース−ゲート間に印加されるように、連結導体２４で接続されている。この場合、高電位フローティング電源電圧Ｖｆを増幅回路２８に供給する必要があり、高電位フローティング電源として例えばブートストラップフローティング電源などを用いると有効であった。また、図１(c)において、ＬＥＤ９に代えて、図１(b)のようにＬＥＤ２６をパワースイッチング素子と同一チップ上に形成してもよい。

（実施の形態２）
〔パワーユニット〕
図２(a),(b),(c),(d)は、それぞれ本発明の実施の形態２に係る半導体装置である、ハイサイド側のパワーユニットの構成の概略を示す斜視図であり、図１(a),(b),(c)と同等部分には同一符号を付している。

本発明の実施の形態２の半導体装置は、例えば図７のようにモータを制御するインバータに用いられ、そのインバータの回路構成は、図７において、ハイサイドのパワースイッチング素子５Ｈを制御する部分の構成が異なる。また、パワースイッチング素子５Ｈ，５Ｌは、実施の形態１と同様、ワイドバンドギャップ半導体を用いて形成された縦型のｎＭＯＳＦＥＴである。

前述の図１(a),(b),(c)の各例では、フォトダイオード２１をハイサイドのパワースイッチング素子である縦型のｎＭＯＳＦＥＴ１５Ｈと同一チップに集積化していたが、図２(a),(b),(c),(d)の各例では、縦型のｎＭＯＳＦＥＴ１５Ｈのチップ上に、別の基板上に形成された他チップのフォトダイオード３１を積層して実装した構成である。このような構成については、例えば炭化珪素などのワイドバンドギャップ半導体を用いて形成された低損失のパワースイッチング素子は、発熱が小さく熱伝導が良いため、パワースイッチング素子上に他のチップを積層させて実装しても、チップ温度の上昇により動作が不安定となることが無いという事実を本発明者らが確認している。

図２(a)の例では、フォトダイオード３１は、ＬＥＤ９からの光を受光する表面に対して反対面に２つの電極パッド３１ａ，３１ｂが配置され、金属接合技術（例えば超音波圧着）などにより直接ｎＭＯＳＦＥＴ１５Ｈのソース電極パッド２２とゲート電極パッド２３にそれぞれ接合され、電極パッド２２と電極パッド２３間をブリッジするように積層実装される。このように同一面にアノード側電極パッド３１a及びカソード側電極パッド３１bを有するフォトダイオード３１のチップは、基本的な素子構造は図５と同様であるが、図５におけるｎ側電極５６が基板裏面に形成されていない。この場合、ｎ側電極は、ｐ側電極５５と同じ基板表面側に形成され、その下にｐ型半導体層５４、真性半導体層５３及びｎ型半導体層５２を貫通して高濃度ｎ型領域５１に達するコンタクトホールが設けられ、そのコンタクトホールに高濃度ｎ型領域５１と接続される導電体が埋め込まれてコンタクトが形成され、これにより基板表面側のｎ側電極と高濃度ｎ型領域５１とが電気的に接続される。ただし、ｎ側電極及びコンタクトは、ｎ型半導体層５２、真性半導体層５３及びｐ型半導体層５４とは電気的に絶縁されて形成される。このようにして表面側に形成されたｎ側電極は、層間絶縁膜（図示せず）を介してその上方に形成されたカソード側電極パッド３１b（図２(a)）と電気的に接続され、ｐ側電極５５は層間絶縁膜（図示せず）を介してその上方に形成されたアノード側電極パッド３１a（図２(a)）と電気的に接続されている。このように構成されたチップを上下逆にしてｎＭＯＳＦＥＴ１５Ｈのチップ上に配置する。ここでは、高濃度ｎ型領域５１は例えば炭化珪素基板などのワイドバンドギャップ半導体基板で形成され、ｎ型半導体層５２、真性半導体層５３及びｐ型半導体層５４は、例えば炭化珪素などのワイドバンドギャップ半導体で形成されている。なお、真性半導体層５３が省かれる場合もある。フォトダイオード３１が上記のように例えば炭化珪素などのワイドバンドギャップ半導体により構成されていると、パワースイッチング素子のゲートドライブに十分な電圧を確保できる。また、実施の形態１でも述べたようにフォトダイオードを構成するｐｎ接合が２層または３層となるように積層されてあってもよい。

更に、図２(b)の例では、図２(a)におけるＬＥＤ９に代えて、ＬＥＤ３６のチップを絶縁板（膜）３７を挟んでパワースイッチング素子上に圧着し、積層させている。この場合は、ＳｉＯ_２膜あるいはＡｌＮ板などの絶縁板（膜）３７によりＬＥＤ３６がｎＭＯＳＦＥＴ１５Ｈと絶縁分離されている。ここでＬＥＤ３６は例えば炭化珪素基板上に成長されたＧａＮなどのワイドバンドギャップ半導体を用いて構成することにより、高温下でも安定した動作が得られ好ましい。また、ＬＥＤ３６のチップも、フォトダイオード３１のチップと同様にして構成できる。

また、図２(c)の例では、フォトダイオード３１と増幅回路３２をそれぞれ縦型のｎＭＯＳＦＥＴ１５Ｈとは別のチップとして構成し、ｎＭＯＳＦＥＴ１５Ｈのチップ上に積層させて実装している。増幅回路３２によってフォトダイオード２１の出力が増幅され、その増幅された出力がゲート電圧としてｎＭＯＳＦＥＴ１５Ｈのソース−ゲート間に印加されるように、連結導体（配線）３３で接続されている。この場合、フォトダイオード３１のチップとその下にあるｎＭＯＳＦＥＴ１５Ｈのソース電極パッド２２とは電気的に絶縁されている。また、高電位フローティング電源電圧Ｖｆを増幅回路３２に供給する必要があり、高電位フローティング電源として例えばブートストラップフローティング電源などを用いると有効であった。ここで、増幅回路３２のチップはＳｉを用いて構成されていても良いが、例えば炭化珪素などのワイドバンドギャップ半導体を用いて構成されていると、素子の放熱性が良好で、素子温度が上昇しても安定した動作が得られ有効であった。また、フォトダイオード３１のチップは、図２(a)のフォトダイオード３１のチップと同様の構成であるが、図２(c)の場合は、アノード側電極パッド３１a及びカソード側電極パッド３１ｂが上になるようにチップを配置し、電極パッド３１a及び３１ｂを増幅回路３２の各入力パッドと連結導体３３で接続している。増幅回路３２の２つの出力パッドは、チップの下面に配置され、金属接合技術（例えば超音波圧着）などにより直接ｎＭＯＳＦＥＴ１５Ｈのソース電極パッド２２とゲート電極パッド２３にそれぞれ接合されている。また、図２(c)において、ＬＥＤ９に代えて、図２(b)のようにＬＥＤ３６のチップをパワースイッチング素子上に積層させて実装してもよい。

また、図２(d)の例では、図２(c)におけるフォトダイオード３１のチップを上下逆にして増幅回路３２のチップ上に積層させてあり、フォトダイオード３１の下面のアノード側電極パッド３１a及びカソード側電極パッド３１ｂは、金属接合技術（例えば超音波圧着）などにより直接、増幅回路３２の各入力パッドと接合されている。この場合、増幅回路３２の入力パッドおよび出力パッドの配線がチップ上下面の面接触でできるため、製造工程が図２(c)の場合よりもさらに簡略化される。また、図２(d)において、ＬＥＤ９に代えて、図２(b)のようにＬＥＤ３６のチップをパワースイッチング素子上に積層させて実装することも可能であった。あるいは、ＬＥＤ３６のチップをフォトダイオード３１上に更に積層させて構成することも可能であった。

以上の実施の形態１，２で述べたように、図１(a),(b),(c)及び図２(a),(b),(c),(d)の各例の半導体装置では、少なくともパワースイッチング素子及びフォトダイオードをワイドバンドギャップ半導体を用いて構成することにより、装置の小型化を図ることができる。

（実施の形態３）
〔インバータモジュール〕
本発明の実施の形態３では、図１(a),(b),(c)及び図２(a),(b),(c),(d)の各例のいずれかの半導体装置（ハイサイド側のパワースイッチングユニット）と、フローティングする必要がなくフォトカプラを必要としないローサイド側のパワースイッチングユニットとを配置したインバータモジュールについて説明する。

図３は、図７に示したモータ駆動用のインバータモジュールを図２(d)の半導体装置を用いて構成した例を示す概念図である。図２(d) の半導体装置をハイサイド側のパワースイッチングユニットとして３個用いるとともに、ハイサイドのパワースイッチング素子である縦型のｎＭＯＳＦＥＴ１５Ｈと同じ構成からなるｎＭＯＳＦＥＴ１５Ｌをローサイドのパワースイッチング素子として３個用いる。ハイサイドおよびローサイドのｎＭＯＳＦＥＴ１５Ｈ、１５Ｌのチップはいずれも裏面側にドレイン電極パッドが形成されている。３つのローサイドのｎＭＯＳＦＥＴ１５Ｌのソース電極パッド２２は接地電位が印加される接地配線に接続され、３つそれぞれのローサイドのｎＭＯＳＦＥＴ１５Ｌの裏面側のドレイン電極パッドはそれぞれの金属板等からなる導電板３８と接続されている。各導電板３８は、それぞれの出力端子１ＯＵＴ〜３ＯＵＴに接続されるとともに各ローサイドのｎＭＯＳＦＥＴ１５Ｌと対をなすハイサイドのｎＭＯＳＦＥＴ１５Ｈのソース電極パッド２２に配線で接続される。また、３つのハイサイドのｎＭＯＳＦＥＴ１５Ｈは、共通の金属板等からなる導電板３９上に実装されるとともにそれぞれの裏面側のドレイン電極パッドが導電板３９と接続されている。この導電板３９には高電圧電源４（図７参照）からのプラス側電位ＨＶが供給される電源配線に接続される。またこの例の場合、増幅回路３２に高電位フローティング電源電圧Ｖｆ（図２(d)参照）を供給するために、各出力端子１ＯＵＴ〜３ＯＵＴに接続された各導電板３８にコンデンサ３４、ダイオード３５及び抵抗３６を接続し、各抵抗３６をローサイドのゲートドライブ用電源１１の電源電圧ＶＧが供給される配線に接続して、ブートストラップフローティング電源を構成している。コンデンサ３４の電圧が高電位フローティング電源電圧Ｖｆとして増幅回路３２に供給される。この構成において、例えば出力端子１ＯＵＴへの出力を制御するための入力として、ローサイドのパワースイッチング素子のゲート制御信号１ＬＧとハイサイドのパワースイッチング素子のゲート制御を行うＬＥＤ９の点灯制御信号１ＨＧとが与えられる。ＬＥＤ９が点灯することでフォトダイオード３１の両端に電圧が発生し、その電圧が増幅回路２８によって増幅され、ゲート電圧としてｎＭＯＳＦＥＴ１５Ｈのソース−ゲート間に印加される。出力端子２ＯＵＴ，３ＯＵＴに関しても同様である。このようなモジュールの断面視における概略構造を図６に示す。図６に示すように、モジュールは容器６１に収納されている。なお、図６では、簡略化のため、モジュールの内部はパワースイッチング素子であるｎＭＯＳＦＥＴ１５Ｈ、１５Ｌのみ図示している。

図３では、図２(d)の半導体装置を用いて構成したモジュールの例を示したが、図１(a),(b),(c)及び図２(a),(b),(c)のいずれの半導体装置を用いても同様にして構成できる。ただし、図１(a),(b)及び図２(a),(b)の半導体装置を用いた場合には、増幅回路２８、３２が存在しないので、コンデンサ３４、ダイオード３５及び抵抗３６を用いたブートストラップフローティング電源は不要である。

上記のようにワイドバンドギャップ半導体を用いて構成され、フォトダイオードが積層または集積された半導体装置を用いて構成したモジュールは、構造が単純となり、小型のインバータモジュールを構成することができる。従来の同じ耐圧／電流をスイッチングするインバータモジュールに比べて１／２以下の省スペース化を達成できた。

なお、実施の形態３においては、ハイサイドおよびローサイドのパワースイッチング素子のペアを３組用いた３相インバータ装置を例に説明したが、１組用いる単相ハーフブリッジ回路や２組用いる単相フルブリッジ回路のインバータ装置についても同様に適用できる。

また、実施の形態１〜３では、ハイサイドおよびローサイドのパワースイッチング素子として、ワイドバンドギャップ半導体を用いて構成されたＭＯＳＦＥＴを用いたが、同様にしてワイドバンドギャップ半導体を用いて構成されたＩＧＢＴ、ＭＩＳＦＥＴ、ＭＥＳＦＥＴなどを用いても同様の省スペース、省エネルギーを満たす半導体装置及びモジュールが実現できる。

本発明に係る半導体装置およびモジュールは、コンパクトに実装された低損失、高効率、高速動作が可能なパワーデバイスであり、例えば小型のインバータ等に適用でき、省スペース、省エネルギーを実現する次世代パワーエレクトロニクスシステム等に有用である。

(a),(b),(c)は、それぞれ本発明の実施の形態１に係る半導体装置の構成の概略を示す斜視図である。 (a),(b),(c),(d)は、それぞれ本発明の実施の形態２に係る半導体装置の構成の概略を示す斜視図である。 本発明の実施の形態３に係るモジュールの構成を示す概念図である。 本発明の実施の形態におけるパワースイッチング素子の断面視における構造の一例を示す図である。 一般的なフォトダイオードのチップの断面視における構造の一例を示す図である。 本発明の実施の形態３に係るモジュールの断面視における概略構造を示す図である。 従来のモータ制御に用いられるインバータの概念図である。

符号の説明

１ モータ
２ 低電圧電源
３ 制御回路
４ 高電圧電源
５Ｈ ハイサイドのパワースイッチング素子
５Ｌ ローサイドのパワースイッチング素子
６ ハイサイドのゲートドライブ回路
７ 高電位フローティング電源
８ フォトダイオード
９ ＬＥＤ
１０ ローサイドのゲートドライブ回路
１１ ローサイドゲートドライブ用電源
１５Ｈ ハイサイドのｎＭＯＳＦＥＴ
１５Ｌ ローサイドのｎＭＯＳＦＥＴ
２１，３１ フォトダイオード
２２ ソース電極パッド
２３ ゲート電極パッド
２４，３３ 連結導体
２５ ドレイン電極パッド
２６，３６ ＬＥＤ
２７ 絶縁分離層
２８，３２ 増幅回路
３７ 絶縁板（または絶縁膜）
３８，３９ 導電板

Claims (19)

1. 第１の電極と第２の電極と制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第１の電極と前記第２の電極との間に介在し前記制御電極へ入力される制御信号に応じて導通し又は非導通となる第１の半導体領域を有したスイッチング素子と、
   カソード側電極およびアノード側電極と第２の半導体領域とを有し、前記第２の半導体領域がワイドバンドギャップ半導体により構成されたフォトダイオードとを備えている半導体装置。
2. 前記スイッチング素子と前記フォトダイオードとが、同一のワイドバンドギャップ半導体基板に形成されている請求項１に記載の半導体装置。
3. 前記フォトダイオードの前記カソード側電極が前記スイッチング素子の前記第１の電極と電気的に接続され、前記フォトダイオードの前記アノード側電極が前記スイッチング素子の前記制御電極と電気的に接続されている請求項２に記載の半導体装置。
4. 前記フォトダイオードの前記カソード側電極と前記アノード側電極との間に発生する電圧を増幅して前記スイッチング素子の前記第１の電極と前記制御電極との間に印加する増幅回路が前記ワイドバンドギャップ半導体基板に形成されている請求項２に記載の半導体装置。
5. 前記フォトダイオードへ光信号を送信する発光ダイオードが前記ワイドバンドギャップ半導体基板に形成されている請求項２から４のうちいずれか１項に記載の半導体装置。
6. 前記スイッチング素子が第１のワイドバンドギャップ半導体基板を用いた第１のチップで構成され、前記フォトダイオードが第２のワイドバンドギャップ半導体基板を用いた第２のチップで構成され、前記第２のチップが前記第１のチップ上に積層されている請求項１に記載の半導体装置。
7. 前記フォトダイオードの前記カソード側電極が前記スイッチング素子の前記第１の電極と電気的に接続され、前記フォトダイオードの前記アノード側電極が前記スイッチング素子の前記制御電極と電気的に接続されている請求項６に記載の半導体装置。
8. 前記第１のチップの表面に前記スイッチング素子の前記第１の電極および制御電極が設けられ、前記第２のチップの表面が前記フォトダイオードの受光面であり、前記第２のチップの裏面に前記フォトダイオードの前記カソード側電極およびアノード側電極が設けられ、前記カソード側電極と前記第１の電極とが対向配置されて接合されているとともに前記アノード側電極と制御電極とが対向配置されて接合されている請求項７に記載の半導体装置。
9. 前記フォトダイオードの前記カソード側電極と前記アノード側電極との間に発生する電圧を増幅して前記スイッチング素子の前記第１の電極と前記制御電極との間に印加する増幅回路が第３のワイドバンドギャップ半導体基板を用いた第３のチップで構成され、前記第３のチップが前記第１のチップ上に積層されている請求項６に記載の半導体装置。
10. 前記フォトダイオードへ光信号を送信する発光ダイオードが第４のワイドバンドギャップ半導体基板を用いた第４のチップで構成され、前記第４のチップが前記第１のチップ上または前記第２のチップ上に積層されている請求項６から９のうちいずれか１項に記載の半導体装置。
11. 前記スイッチング素子は、
    直流電圧が印加される高電位側電源線と低電位側電源線との間に、前記高電位側電源線に高電位側電極が接続されたハイサイドのスイッチング素子と、前記低電位側電源線に低電位側電極が接続されたローサイドのスイッチング素子とが直列接続され、前記ハイサイドのスイッチング素子の低電位側電極と前記ローサイドのスイッチング素子の高電位側電極とに接続された出力端子が備えられたインバータ部における前記ハイサイドのスイッチング素子として用いられる請求項１から１０のうちいずれか１項に記載の半導体装置。
12. 前記ワイドバンドギャップ半導体が炭化珪素である請求項１から１１のうちいずれか１項に記載の半導体装置。
13. 第１の電極と第２の電極と第１の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第１の電極と前記第２の電極との間に介在し前記第１の電極と前記第１の制御電極との間の電圧に応じて導通し又は非導通となる第１の半導体領域を有し、前記第２の電極が高電位側電源線に接続されたハイサイドのスイッチング素子と、
    第３の電極と第４の電極と第２の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第３の電極と前記第４の電極との間に介在し前記第２の制御電極にローサイドの制御信号が入力されることにより生じる前記第３の電極と前記第２の制御電極との間の電圧に応じて導通し又は非導通となる第２の半導体領域を有し、前記第３の電極が前記高電位側電源線との間に直流電圧が印加される低電位側電源線に接続されたローサイドのスイッチング素子と、
    前記ハイサイドのスイッチング素子の前記第１の電極と前記ローサイドのスイッチング素子の前記第４の電極とに接続された出力端子と、
    前記ハイサイドのスイッチング素子を制御する制御信号に基づいて光信号を発する発光ダイオードと、
    カソード側電極およびアノード側電極と第３の半導体領域とを有し、前記第３の半導体領域がワイドバンドギャップ半導体により構成され、前記発光ダイオードからの光信号に応じて前記カソード側電極と前記アノード側電極との間に電圧が生じ、この電圧を前記ハイサイドのスイッチング素子の前記第１の電極と前記第１の制御電極との間に印加するフォトダイオードと、
    を１組以上備え、
    上記の各組において、前記ハイサイドのスイッチング素子と前記フォトダイオードとが、同一のワイドバンドギャップ半導体基板に形成されているモジュール。
14. 第１の電極と第２の電極と第１の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第１の電極と前記第２の電極との間に介在し前記第１の電極と前記第１の制御電極との間の電圧に応じて導通し又は非導通となる第１の半導体領域を有し、前記第２の電極が高電位側電源線に接続されたハイサイドのスイッチング素子と、
    第３の電極と第４の電極と第２の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第３の電極と前記第４の電極との間に介在し前記第２の制御電極にローサイドの制御信号が入力されることにより生じる前記第３の電極と前記第２の制御電極との間の電圧に応じて導通し又は非導通となる第２の半導体領域を有し、前記第３の電極が前記高電位側電源線との間に直流電圧が印加される低電位側電源線に接続されたローサイドのスイッチング素子と、
    前記ハイサイドのスイッチング素子の前記第１の電極と前記ローサイドのスイッチング素子の前記第４の電極とに接続された出力端子と、
    前記ハイサイドのスイッチング素子を制御する制御信号に基づいて光信号を発する発光ダイオードと、
    カソード側電極およびアノード側電極と第３の半導体領域とを有し、前記第３の半導体領域がワイドバンドギャップ半導体により構成され、前記発光ダイオードからの光信号に応じて前記カソード側電極と前記アノード側電極との間に電圧が生じるフォトダイオードと、
    前記フォトダイオードのカソード側電極とアノード側電極との間に生じる電圧を増幅して前記ハイサイドのスイッチング素子の前記第１の電極と前記第１の制御電極との間に印加する増幅回路と、
    を１組以上備え、
    上記の各組において、前記ハイサイドのスイッチング素子と前記フォトダイオードと前記増幅回路とが、同一のワイドバンドギャップ半導体基板に形成されているモジュール。
15. 前記発光ダイオードが前記ワイドバンドギャップ半導体基板に形成されている請求項１３または１４に記載のモジュール。
16. 第１の電極と第２の電極と第１の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第１の電極と前記第２の電極との間に介在し前記第１の電極と前記第１の制御電極との間の電圧に応じて導通し又は非導通となる第１の半導体領域を有し、前記第２の電極が高電位側電源線に接続されたハイサイドのスイッチング素子と、
    第３の電極と第４の電極と第２の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第３の電極と前記第４の電極との間に介在し前記第２の制御電極にローサイドの制御信号が入力されることにより生じる前記第３の電極と前記第２の制御電極との間の電圧に応じて導通し又は非導通となる第２の半導体領域を有し、前記第３の電極が前記高電位側電源線との間に直流電圧が印加される低電位側電源線に接続されたローサイドのスイッチング素子と、
    前記ハイサイドのスイッチング素子の前記第１の電極と前記ローサイドのスイッチング素子の前記第４の電極とに接続された出力端子と、
    前記ハイサイドのスイッチング素子を制御する制御信号に基づいて光信号を発する発光ダイオードと、
    カソード側電極およびアノード側電極と第３の半導体領域とを有し、前記第３の半導体領域がワイドバンドギャップ半導体により構成され、前記発光ダイオードからの光信号に応じて前記カソード側電極と前記アノード側電極との間に電圧が生じ、この電圧を前記ハイサイドのスイッチング素子の前記第１の電極と前記第１の制御電極との間に印加するフォトダイオードと、
    を１組以上備え、
    上記の各組において、前記ハイサイドのスイッチング素子が第１のワイドバンドギャップ半導体基板を用いた第１のチップで構成され、前記フォトダイオードが第２のワイドバンドギャップ半導体基板を用いた第２のチップで構成され、前記第２のチップが前記第１のチップ上に積層されているモジュール。
17. 前記第１のチップの表面に前記ハイサイドのスイッチング素子の前記第１の電極および第１の制御電極が設けられ、前記第２のチップの表面が前記フォトダイオードの受光面であり、前記第２のチップの裏面に前記フォトダイオードの前記カソード側電極およびアノード側電極が設けられ、前記カソード側電極と前記第１の電極とが対向配置されて接合されているとともに前記アノード側電極と前記第１の制御電極とが対向配置されて接合されている請求項１６に記載のモジュール。
18. 第１の電極と第２の電極と第１の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第１の電極と前記第２の電極との間に介在し前記第１の電極と前記第１の制御電極との間の電圧に応じて導通し又は非導通となる第１の半導体領域を有し、前記第２の電極が高電位側電源線に接続されたハイサイドのスイッチング素子と、
    第３の電極と第４の電極と第２の制御電極とを有するとともに、ワイドバンドギャップ半導体により構成され、前記第３の電極と前記第４の電極との間に介在し前記第２の制御電極にローサイドの制御信号が入力されることにより生じる前記第３の電極と前記第２の制御電極との間の電圧に応じて導通し又は非導通となる第２の半導体領域を有し、前記第３の電極が前記高電位側電源線との間に直流電圧が印加される低電位側電源線に接続されたローサイドのスイッチング素子と、
    前記ハイサイドのスイッチング素子の前記第１の電極と前記ローサイドのスイッチング素子の前記第４の電極とに接続された出力端子と、
    前記ハイサイドのスイッチング素子を制御する制御信号に基づいて光信号を発する発光ダイオードと、
    カソード側電極およびアノード側電極と第３の半導体領域とを有し、前記第３の半導体領域がワイドバンドギャップ半導体により構成され、前記発光ダイオードからの光信号に応じて前記カソード側電極と前記アノード側電極との間に電圧が生じるフォトダイオードと、
    前記フォトダイオードのカソード側電極とアノード側電極との間に生じる電圧を増幅して前記ハイサイドのスイッチング素子の前記第１の電極と前記第１の制御電極との間に印加する増幅回路と、
    を１組以上備え、
    上記の各組において、前記ハイサイドのスイッチング素子が第１のワイドバンドギャップ半導体基板を用いた第１のチップで構成され、前記フォトダイオードが第２のワイドバンドギャップ半導体基板を用いた第２のチップで構成され、前記増幅回路が第３のワイドバンドギャップ半導体基板を用いた第３のチップで構成され、前記第２のチップおよび前記第３のチップが前記第１のチップ上に積層されているモジュール。
19. 前記発光ダイオードが第４のワイドバンドギャップ半導体基板を用いた第４のチップで構成され、前記第４のチップが前記第１のチップ上または前記第２のチップ上に積層されている請求項１６から１８のうちいずれか１項に記載のモジュール。

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