JP2011029386A - 半導体装置および電子機器 - Google Patents
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Abstract
【課題】ノーマリーオフ動作を実現するとともに製造コストの増大を防ぐことが可能な半導体装置および電子機器を提供する。
【解決手段】半導体装置101は、第1の電界効果トランジスタF1の制御電極と第2電源ノードN2との間に接続され、第1の電界効果トランジスタF1の制御電極における電圧が所定値以上になると第1の電界効果トランジスタF1の制御電極から第2電源ノードN2への方向に導通するスイッチ素子ZDを備え、第1の電界効果トランジスタF1は、エピタキシャル成長用基板と、エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、第1の電界効果トランジスタF1の第1導通電極、第2導通電極および制御電極は半導体層上に形成され、半導体層と電気的に接続され、第1の電界効果トランジスタF1の制御電極および半導体層によってショットキー接合が形成されている。
【選択図】図1
【解決手段】半導体装置101は、第1の電界効果トランジスタF1の制御電極と第2電源ノードN2との間に接続され、第1の電界効果トランジスタF1の制御電極における電圧が所定値以上になると第1の電界効果トランジスタF1の制御電極から第2電源ノードN2への方向に導通するスイッチ素子ZDを備え、第1の電界効果トランジスタF1は、エピタキシャル成長用基板と、エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、第1の電界効果トランジスタF1の第1導通電極、第2導通電極および制御電極は半導体層上に形成され、半導体層と電気的に接続され、第1の電界効果トランジスタF1の制御電極および半導体層によってショットキー接合が形成されている。
【選択図】図1
Description
本発明は、半導体装置および電子機器に関し、特に、ノーマリーオン型の電界効果トランジスタを備える半導体装置および電子機器に関する。
窒化ガリウム(GaN)、AlGaNおよびInGaNなどに代表されるIII族窒化物半導体は、その材料的な優位性から、パワーデバイスに用いられた場合に、高耐圧、高速動作、高耐熱性および低オン抵抗などの良好なデバイス特性が期待され得る。このため、パワーデバイスとしての性能限界が近づいてきた従来のSi材料に代わり、III族窒化物半導体を利用するパワーデバイスの開発が進められている。
特に、電界効果トランジスタ(FET)に関しては、たとえばAlGaNとGaNとのヘテロ接合界面近傍に高濃度の2次元電子ガス(2DEG)が形成されることにより、高電子移動度を有するトランジスタを実現することができる、すなわちFETのオン抵抗をより低くすることができる。そして、このようなヘテロ接合界面を利用する種々のデバイス構造が提案されている。
このようなGaN電界効果トランジスタは、通常、負の電圧閾値を有し、ゲート電圧が0Vのときにはオン状態であり、ドレイン電流が流れるノーマリーオン型である。
一方、たとえば絶縁ゲート型電界効果トランジスタおよび絶縁ゲート型バイポーラトランジスタは、通常、ノーマリーオフ型である。すなわち、正の電圧閾値を有し、ゲート電圧が0Vのときにはオフ状態であり、ドレイン電流が流れない。
ノーマリーオン型のGaN電界効果トランジスタは、高耐圧、高速動作、高耐熱性および低オン抵抗などの良好な特性を有している一方で、負電圧をゲートに供給する必要があることから、使用しにくいという問題点がある。
ここで、GaN電界効果トランジスタをノーマリーオフ型にするには、ゲート電極の先にゲート材料を付加する等の処置を行なう必要があることから、単価が上がったり、特性が劣化したりするというデメリットがある。
たとえば、特開2001−251846号公報(特許文献1)には、ノーマリーオン型のSIT(Static Induction Transistor)を主デバイスとし、ノーマリーオン型のSITとノーマリーオフ型の電界効果トランジスタとをいわゆるカスコード接続することにより、ノーマリーオフ動作を実現する電力用半導体装置が開示されている。すなわち、この電力用半導体装置は、SITと、MOS(Metal Oxide Semiconductor)FETと、ツェナーダイオードと、ダイオードと、直流電源とを備える。そして、SITのソースと、MOSFETのドレインとが直列に接続され、SITのゲートとツェナーダイオードのカソードとが接続され、ツェナーダイオードのアノードとMOSFETのソースとが接続され、ツェナーダイオードの両端にダイオードを介して直流電源が接続されている。
しかしながら、特許文献1に記載の構成では、ノーマリーオン型のSITおよびノーマリーオフ型の電界効果トランジスタに加えて、少なくともツェナーダイオード、ダイオードおよび直流電源が必要になるため、部品点数が多くなり、また、安定した直流電源が必要となるため、製造コストが増大するという問題点があった。
この発明は、上述の課題を解決するためになされたもので、その目的は、ノーマリーオン型の電界効果トランジスタを用いた回路において、ノーマリーオフ動作を実現するとともに製造コストの増大を防ぐことが可能な半導体装置および電子機器を提供することである。
上記課題を解決するために、この発明のある局面に係わる半導体装置は、第1ノードに結合された第1導通電極と、第2導通電極と、制御電極とを有するノーマリーオン型の第1の電界効果トランジスタと、上記第1の電界効果トランジスタの第2導通電極に結合された第1導通電極と、第2ノードに結合された第2導通電極と、制御電極とを有するノーマリーオフ型の第2の電界効果トランジスタと、上記第1の電界効果トランジスタの制御電極と上記第2ノードとの間に接続され、上記第1の電界効果トランジスタの制御電極における電圧が所定値以上になると上記第1の電界効果トランジスタの制御電極から上記第2ノードへの方向に導通するスイッチ素子とを備え、上記第1の電界効果トランジスタは、エピタキシャル成長用基板と、上記エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、上記第1の電界効果トランジスタの上記第1導通電極、上記第2導通電極および上記制御電極は上記半導体層上に形成され、上記半導体層と電気的に接続され、上記第1の電界効果トランジスタの上記制御電極および上記半導体層によってショットキー接合が形成されている。
好ましくは、上記半導体層は、上記エピタキシャル成長用基板上に形成されたGaN層と、上記GaN層上に形成されたAlGaN層とを有し、上記第1導通電極、上記第2導通電極および上記制御電極は、上記AlGaN層上に形成され、上記AlGaN層と電気的に接続され、上記第1の電界効果トランジスタの上記制御電極および上記AlGaN層によってショットキー接合が形成されている。
好ましくは、上記スイッチ素子は、上記第1の電界効果トランジスタの制御電極に結合されたカソードと、上記第2ノードに結合されたアノードとを有するツェナーダイオードである。
好ましくは、上記半導体装置は、さらに、上記スイッチ素子と並列に接続されたキャパシタを備える。
好ましくは、上記スイッチ素子は、上記第1の電界効果トランジスタの制御電極に結合されたアノードを有するダイオードと、上記第2ノードに結合されたカソードを有するダイオードとを含む互いに直列接続された複数のダイオードである。
好ましくは、上記所定値は、上記第1の電界効果トランジスタの閾値電圧と、上記第2の電界効果トランジスタの上記第1導通電極および上記第2導通電極間の耐圧との和未満に設定されている。
上記課題を解決するために、この発明のある局面に係わる電子機器は、負荷と、上記負荷に交流電圧を供給するための交流電圧供給部とを備え、上記交流電圧供給部は、第1ノードに結合された第1導通電極と、第2導通電極と、制御電極とを有するノーマリーオン型の第1の電界効果トランジスタと、上記第1の電界効果トランジスタの第2導通電極に結合された第1導通電極と、第2ノードに結合された第2導通電極と、制御信号を受ける制御電極とを有するノーマリーオフ型の第2の電界効果トランジスタと、上記第1の電界効果トランジスタの制御電極と上記第2ノードとの間に接続され、上記第1の電界効果トランジスタの制御電極における電圧が所定値以上になると上記第1の電界効果トランジスタの制御電極から上記第2ノードへの方向に導通するスイッチ素子とを含み、上記第1の電界効果トランジスタは、エピタキシャル成長用基板と、上記エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、上記第1の電界効果トランジスタの上記第1導通電極、上記第2導通電極および上記制御電極は上記半導体層上に形成され、上記半導体層と電気的に接続され、上記第1の電界効果トランジスタの上記制御電極および上記半導体層によってショットキー接合が形成されている。
本発明によれば、ノーマリーオン型の電界効果トランジスタを用いた回路において、ノーマリーオフ動作を実現するとともに製造コストの増大を防ぐことができる。
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第1の実施の形態>
図1は、本発明の第1の実施の形態に係る半導体装置の構成を示す図である。
図1は、本発明の第1の実施の形態に係る半導体装置の構成を示す図である。
図1を参照して、半導体装置101は、電界効果トランジスタF1,F2と、ツェナーダイオードZDとを備える。半導体装置101は、ノーマリーオフ型の1つのトランジスタのように動作する。
また、半導体装置101は、種々の信号または種々の電圧が与えられるべき第1ノードN1と、種々の信号または種々の電圧が与えられるべき第2ノードN2と、半導体装置101をスイッチングさせるための制御信号CNTが与えられるべき制御ノードN3とを有する。
半導体装置101は、ノーマリーオフ型の1つのトランジスタのように動作する。たとえば、第1ノードN1がドレインに相当し、第2ノードN2がソースに相当し、制御ノードN3がゲートに相当する。
電界効果トランジスタF1はノーマリーオン型であり、たとえばGaN電界効果トランジスタである。電界効果トランジスタF2はノーマリーオフ型であり、たとえば絶縁ゲート型電界効果トランジスタである。
電界効果トランジスタF1は、第1ノードN1に結合されたドレインと、ソースと、ゲートとを有する。電界効果トランジスタF2は、電界効果トランジスタF1のソースに結合されたドレインと、第2ノードN2に結合されたソースと、制御ノードN3に結合されたゲートとを有する。ツェナーダイオードZDは、電界効果トランジスタF1のゲートと第2ノードN2との間に接続されている。ツェナーダイオードZDは、電界効果トランジスタF1のゲートに結合されたカソードと、第2ノードN2に結合されたアノードとを有する。
図2は、本発明の第1の実施の形態に係る電界効果トランジスタF1の断面図である。
図2を参照して、電界効果トランジスタF1は、たとえば窒化ガリウムHFET(Hetero Structure Field Effect Transistor)である。
図2を参照して、電界効果トランジスタF1は、たとえば窒化ガリウムHFET(Hetero Structure Field Effect Transistor)である。
電界効果トランジスタF1は、シリコン基板1と、バッファ層2と、GaN層3と、AlGaN層4と、SiN層5と、ゲート電極ELGと、ソース電極ELSと、ドレイン電極ELDとを有する。なお、シリコン基板1は、他の材料を用いたエピタキシャル成長用基板であってもよい。すなわち、エピタキシャル成長によって基板上に半導体層が形成される基板であればよい。
バッファ層2は、たとえばAlGaN層であり、シリコン基板1の主表面上に形成されている。GaN層3は、バッファ層2上に形成されている。AlGaN層4は、GaN層3上に形成されている。
ソース電極ELSおよびドレイン電極ELDは、AlGaN層4上に形成され、AlGaN層4と電気的に接続されている。ソース電極ELSおよびAlGaN層4によって抵抗接合が形成されている。ドレイン電極ELDおよびAlGaN層4によって抵抗接合が形成されている。
ゲート電極ELGは、AlGaN層4上に形成され、AlGaN層4と電気的に接続されている。ゲート電極ELGおよびAlGaN層4によってショットキー接合が形成されている、すなわちゲート電極ELGおよびAlGaN層4に跨ってショットキーバリアダイオードが形成されている。
SiN層5は、ゲート電極ELGの一部とAlGaN層4とに挟まれるようにAlGaN層4上に形成され、かつ電界効果トランジスタF1における各層の延在方向においてソース電極ELSおよびドレイン電極ELDとゲート電極ELGとの間に設けられている。
このように、電界効果トランジスタF1は、非絶縁ゲートを有し、ゲート電極ELGおよびAlGaN層4に跨ってショットキーバリアダイオードが形成されているため、電界効果トランジスタF1の各電極の電位関係によってはドレイン電極ELDからゲート電極ELGへゲートリーク電流IGLが流れる場合がある。このゲートリーク電流IGLは、たとえば10uA〜100uAオーダである。
次に、本発明の第1の実施の形態に係る半導体装置のスイッチング動作を詳細に説明する。
図3A〜図3Eは、本発明の第1の実施の形態に係る半導体装置のオン動作を示す図である。図4は、本発明の第1の実施の形態に係る半導体装置における各部位の電圧波形を示す図である。
図4において、Cp1は電界効果トランジスタF1のドレイン−ソース間における寄生容量を示し、Cp2は電界効果トランジスタF2のドレイン−ソース間における寄生容量を示し、Cp3はツェナーダイオードZDのアノード−カソード間における寄生容量を示す。
ここでは、第1ノードN1に電源電圧VDDが供給され、第2ノードN2に接地電圧VSSが供給される場合について説明する。
図3Aおよび図4を参照して、時刻t1において、半導体装置101への電力供給が開始される。このとき、電界効果トランジスタF1のゲート電圧Vg1はゼロボルトであるため、電界効果トランジスタF1はオン状態である。また、電界効果トランジスタF2のゲート電圧Vg2はゼロボルトであるため、電界効果トランジスタF2はオフ状態である。
このとき、電源電圧VDDが供給される電源ノードVDD(第1ノードN1)から負荷である抵抗Rおよび電界効果トランジスタF1を介して寄生容量Cp2へ電流I1が流れる。これにより、電界効果トランジスタF1のソース電圧Vcsすなわち寄生容量Cp2に印加される電圧Vcsが上昇する。
図3Bおよび図4を参照して、時刻t2において、電圧Vcsが電界効果トランジスタF1の閾値電圧Vth1の絶対値|Vth1|よりも大きくなると、電界効果トランジスタF1がオフする。そうすると、電源ノードVDDから抵抗Rを介して電界効果トランジスタF1の寄生容量Cp1へ電流I2が流れる。これにより、電界効果トランジスタF1のドレイン電圧Vdが上昇する。
また、ドレイン電圧Vdが上昇すると、電界効果トランジスタF1のドレインからゲートへゲートリーク電流IGLが流れる。このゲートリーク電流IGLによってツェナーダイオードZDの寄生容量Cp3が充電されることにより、電界効果トランジスタF1のゲート電圧Vg1が上昇し、これにより、電圧Vcsも上昇する。
時刻t3において、電界効果トランジスタF1のゲート電圧Vg1は、ツェナーダイオードZDのブレイクダウン電圧Vbkレベルまで上昇し、このブレイクダウン電圧Vbkレベルで一定となる。これにより、電圧Vcsも、電圧|Vth1|からツェナーダイオードZDのブレイクダウン電圧Vbk分上昇し、(|Vth1|+Vbk)の一定レベルとなる。
図3Cおよび図4を参照して、時刻t4において、電界効果トランジスタF2のゲート電圧Vg2が所定の正電圧レベルに設定され、電界効果トランジスタF2がオンする。これにより、電界効果トランジスタF2の寄生容量Cp2に蓄えられた電荷が放出され、寄生容量Cp2から電界効果トランジスタF2を介して接地ノードVSS(第2ノードN2)へ電流I3が流れる。これにより、電圧Vcsが低下する。
図3Dおよび図4を参照して、時刻t5において、電圧Vcsが低下して絶対値|Vth1|よりも小さくなると、電界効果トランジスタF1がオンする。電界効果トランジスタF1がオンすることにより、ゲートリーク電流IGLが流れなくなる。
また、電界効果トランジスタF1がオンすることにより、電界効果トランジスタF1の寄生容量Cp1に蓄えられた電荷が放出され、寄生容量Cp1から電界効果トランジスタF1およびF2を介して接地ノードVSSへ電流I4が流れ、ドレイン電圧Vdが低下する。また、電源ノードVDDから抵抗Rに電流が供給される。
図3Eおよび図4を参照して、時刻t6において、ドレイン電圧Vdが低下してゼロボルトになり、電源ノードVDDから負荷である抵抗Rに所望の電流I5が供給される。
ここで、時刻t3における電圧Vcsの上昇によって電界効果トランジスタF2が破損しないように、ツェナーダイオードZDのブレイクダウン電圧Vbkは、電界効果トランジスタF1の閾値電圧Vth1と、電界効果トランジスタF2のドレイン−ソース間の耐圧(絶対最大定格)との和未満になるように設定されている。
図5A〜図5Cは、本発明の第1の実施の形態に係る電界効果トランジスタF1のゲート電圧レベルに対する導電性を示す図である。
図5Aを参照して、グラフG1は、電界効果トランジスタF1において、ゲート電圧Vgとソース電圧Vsとが等しい場合の伝導帯の底を示している。この場合、AlGaN層4とGaN層3の接合界面近傍の伝導帯におけるエネルギーバンドはフェルミ準位よりも低くなる。このため、AlGaN層4とGaN層3の接合界面近傍の伝導帯に電子が存在する。
図5Bを参照して、グラフG2は、電界効果トランジスタF1において、ゲート電圧Vgが(ソース電圧Vs+閾値電圧Vth1)よりも小さい場合の伝導帯の底を示している。なお、電界効果トランジスタF1の閾値電圧Vth1は負電圧である。この場合、AlGaN層4とGaN層3の接合界面近傍の伝導帯におけるエネルギーバンドはフェルミ準位よりも高くなる。このため、AlGaN層4とGaN層3の接合界面近傍の伝導帯に電子が存在しない。
図5Cを参照して、グラフG3は、電界効果トランジスタF1において、ゲート電圧Vgがソース電圧Vsよりも大きい場合の伝導帯の底を示している。この場合、AlGaN層4とGaN層3の接合界面近傍の伝導帯におけるエネルギーバンドはフェルミ準位よりも図5Aに示す場合と比べてさらに低くなる。このため、AlGaN層4とGaN層3の接合界面近傍の伝導帯には図5Aに示す場合と比べて多数の電子が存在することになる。
このように、ノーマリーオン型の電界効果トランジスタは、ゲート−ソース間電圧がゼロボルトのときにオンし、ゲート−ソース間電圧を正電圧にすると、さらにオン抵抗を小さくすることができる。
本発明の第1の実施の形態に係る半導体装置では、図4に示すように、オン動作のときすなわち電界効果トランジスタF1およびF2がオン状態となるときに電界効果トランジスタF1のゲート電圧Vg1を正電圧とすることができる。このような構成により、電界効果トランジスタF1を図5Cに示すような状態にすることができるため、電界効果トランジスタF1のオン抵抗を低減することができる。これにより、半導体装置101の電力損失を低減することができる。
また、電界効果トランジスタF1としては、GaN電界効果トランジスタに限定されるものではないが、半導体層上に設けられたゲート電極およびその半導体層によってショットキー接合が形成される電界効果トランジスタが好ましい。ショットキー接合は、SITなどにおいて形成されるようなpn接合と比べて電流を多く流すため、電界効果トランジスタF1のゲート−ソース間の正電圧レベルをより大きくできるからである。
図6は、本発明の第1の実施の形態に係る電子機器の構成を示す図である。
図6を参照して、電子機器301は、たとえば冷蔵庫であり、冷媒を圧縮するためのコンプレッサ部201と、冷蔵室202と、冷凍室203と、野菜室204とを備える。
図6を参照して、電子機器301は、たとえば冷蔵庫であり、冷媒を圧縮するためのコンプレッサ部201と、冷蔵室202と、冷凍室203と、野菜室204とを備える。
図7は、本発明の第1の実施の形態に係る電子機器におけるコンプレッサ部の構成を示す図である。
図7を参照して、コンプレッサ部201は、交流電圧供給部165と、モータ160と、コンプレッサ170とを含む。交流電圧供給部165は、コイル120と、ダイオード部130と、コンデンサ140と、インバータ部150と、ベースドライバ180と、電圧検出器190と、マイクロプロセッサ200とを含む。インバータ部150は、パワー半導体素子151〜156と、パワー半導体素子151〜156とそれぞれ並列に接続された複数のダイオードとを含む。パワー半導体素子151〜156は、半導体装置101に相当する。
ダイオード部130は、交流電源110からコイル120を介して受けた交流電圧を全波整流する。コンデンサ140は、ダイオード部130によって整流された交流電圧を平滑化する。インバータ部150におけるパワー半導体素子151〜156は、ベースドライバ180から受けた駆動信号に基づいてスイッチングすることにより、コンデンサ140によって平滑化された直流電圧を交流電圧に変換してモータ160のU相、V相、W相のコイルに供給する。モータ160は、インバータ部150から供給された交流電圧に基づいて回転し、コンプレッサ170を駆動する。電圧検出器190は、インバータ部150からモータ160に供給される交流電圧を検出する。マイクロプロセッサ200は、電圧検出器190による交流電圧の検出結果に基づいて、制御信号をベースドライバ180へ出力する。ベースドライバ180は、マイクロプロセッサ200から受けた制御信号に基づいて駆動信号を生成する。
通常、冷蔵庫では、600V程度の耐圧を有し、かつ出力電流が5A程度のIGBT(Insulated Gate Bipolar Transistor)が用いられる。すなわち、電子機器301では、パワー半導体素子151〜156として従来用いられているIGBTの代わりに半導体装置101を用いている。
図8A,図8Bは、本発明の第1の実施の形態に係る電子機器における電界効果トランジスタF1の仕様を示す図である。
図9A,図9Bは、本発明の第1の実施の形態に係る電子機器における電界効果トランジスタF2の仕様を示す図である。
電子機器301における半導体装置101は、IGBTと同等の性能を有する。より詳細には、図8Aを参照して、電界効果トランジスタF1の絶対最大定格については、ドレイン・ソース間電圧が600Vであり、ゲート・ソース間電圧が−100Vおよび5Vであり、直流ドレイン電流が6.5Aである。図8Bを参照して、電界効果トランジスタF1の電気的特性については、ゲートに形成されるショットキーバリアダイオードの順方向電圧の標準値が2Vであり、最大値が2.5Vである。ゲート漏れ電流の最小値が10マイクロアンペアであり、標準値が100マイクロアンペアである。ドレイン遮断電流の最大値が100マイクロアンペアである。ゲートの閾値電圧の最小値が−5.0Vであり、最大値が−3.0Vである。ドレイン・ソース間におけるオン抵抗の標準値が100ミリΩであり、最大値が110ミリΩである。入力容量の標準値が300pFであり、出力容量の標準値が40pFであり、帰還容量の標準値が10pFである。立ち上がり時間および立ち下がり時間の標準値が20ナノ秒である。ゲートにおける総電荷量の標準値が2ナノクーロンであり、最大値が5ナノクーロンである。
また、図9Aを参照して、電界効果トランジスタF2の絶対最大定格については、ドレイン・ソース間電圧が30Vであり、ゲート・ソース間電圧が20Vであり、直流ドレイン電流が6.5Aである。図9Bを参照して、電界効果トランジスタF2の電気的特性については、ゲート漏れ電流の最大値が100ナノアンペアである。ドレイン遮断電流の最大値が1マイクロアンペアである。ゲートの閾値電圧の最小値が1.0Vであり、最大値が2.5Vである。ドレイン・ソース間におけるオン抵抗の標準値が30ミリΩであり、最大値が42ミリΩである。入力容量の標準値が430pFであり、出力容量の標準値が155pFであり、帰還容量の標準値が80pFである。立ち上がり時間および立ち下がり時間の標準値が8ナノ秒である。ゲートにおける総電荷量の標準値が6.1ナノクーロンであり、最大値が8.6ナノクーロンである。
なお、本発明の第1の実施の形態に係る半導体装置は、ツェナーダイオードZDを備える構成であるとしたが、これに限定するものではない。電界効果トランジスタF1のゲートと第2ノードN2との間に接続され、電界効果トランジスタF1のゲートにおける電圧が所定値以上になると電界効果トランジスタF1のゲートから第2ノードN2への方向に導通するスイッチ素子であればよい。
また、本発明の第1の実施の形態に係る電子機器は冷蔵庫であるとしたが、これに限定するものではない。負荷と、この負荷に交流電圧を供給するための交流電圧供給部とを備え、この交流電圧供給部が半導体装置101を含む電子機器であればよい。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第2の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べて電界効果トランジスタF1のゲート電圧の安定化を図った半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
本実施の形態は、第1の実施の形態に係る半導体装置と比べて電界効果トランジスタF1のゲート電圧の安定化を図った半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
図10は、本発明の第2の実施の形態に係る半導体装置の構成を示す図である。
図10を参照して、半導体装置102は、本発明の第1の実施の形態に係る半導体装置と比べて、さらに、キャパシタC1を備える。キャパシタC1は、ツェナーダイオードZDと並列接続されている。
図10を参照して、半導体装置102は、本発明の第1の実施の形態に係る半導体装置と比べて、さらに、キャパシタC1を備える。キャパシタC1は、ツェナーダイオードZDと並列接続されている。
ツェナーダイオードZDの寄生容量Cp3に加えてキャパシタC1を設けることにより、電界効果トランジスタF1のゲート電圧を安定にすることができる。すなわち、ツェナーダイオードZDの寄生容量Cp3の容量値が小さい場合には、ノイズ等の影響によって電界効果トランジスタF1のゲート電圧が変動しやすくなる。本発明の第2の実施の形態に係る半導体装置では、ツェナーダイオードZDと並列にキャパシタC1を接続することにより、電界効果トランジスタF1のゲート電圧の変動を抑制することができる。
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第3の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べてスイッチ素子の実現方法を変更した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
本実施の形態は、第1の実施の形態に係る半導体装置と比べてスイッチ素子の実現方法を変更した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
図11は、本発明の第3の実施の形態に係る半導体装置の構成を示す図である。
図11を参照して、半導体装置103は、本発明の第1の実施の形態に係る半導体装置と比べて、ツェナーダイオードZDの代わりにダイオードD1,D2を備える。
図11を参照して、半導体装置103は、本発明の第1の実施の形態に係る半導体装置と比べて、ツェナーダイオードZDの代わりにダイオードD1,D2を備える。
ダイオードD1は、電界効果トランジスタF1のゲートに結合されたアノードと、カソードとを有する。ダイオードD2は、ダイオードD1のカソードに結合されたアノードと、第2ノードN2に結合されたカソードとを有する。
半導体装置103では、ツェナーダイオードZDのブレイクダウン電圧を、ダイオードD1,D2の順方向電圧で代替している。
なお、半導体装置103は、直列接続されたダイオードを3つ以上備える構成であってもよい。すなわち、ダイオードの順方向電圧は、ダイオードを通して流れる電流値に依存するので、半導体装置103では、直列接続されるダイオードの数を変えることにより、電界効果トランジスタF1の個体差によるゲートリーク電流量の相違に応じてゲート電圧を調整することができる。
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 シリコン基板、2 バッファ層、3 GaN層、4 AlGaN層、5 SiN層、101 半導体装置、120 コイル、130 ダイオード部、140 コンデンサ、150 インバータ部、151〜156 パワー半導体素子、160 モータ、165 交流電圧供給部、170 コンプレッサ、180 ベースドライバ、190 電圧検出器、200 マイクロプロセッサ、201 コンプレッサ部、202 冷蔵室、203 冷凍室、204 野菜室、301 電子機器、ELG ゲート電極、ELS ソース電極、ELD ドレイン電極、F1,F2 電界効果トランジスタ、ZD ツェナーダイオード、N1 第1ノード、N2 第2ノード、N3 制御ノード、C1 キャパシタ、D1,D2 ダイオード。
Claims (7)
- 第1ノードに結合された第1導通電極と、第2導通電極と、制御電極とを有するノーマリーオン型の第1の電界効果トランジスタと、
前記第1の電界効果トランジスタの第2導通電極に結合された第1導通電極と、第2ノードに結合された第2導通電極と、制御電極とを有するノーマリーオフ型の第2の電界効果トランジスタと、
前記第1の電界効果トランジスタの制御電極と前記第2ノードとの間に接続され、前記第1の電界効果トランジスタの制御電極における電圧が所定値以上になると前記第1の電界効果トランジスタの制御電極から前記第2ノードへの方向に導通するスイッチ素子とを備え、
前記第1の電界効果トランジスタは、
エピタキシャル成長用基板と、
前記エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、
前記第1の電界効果トランジスタの前記第1導通電極、前記第2導通電極および前記制御電極は前記半導体層上に形成され、前記半導体層と電気的に接続され、
前記第1の電界効果トランジスタの前記制御電極および前記半導体層によってショットキー接合が形成されている半導体装置。 - 前記半導体層は、
前記エピタキシャル成長用基板上に形成されたGaN層と、
前記GaN層上に形成されたAlGaN層とを有し、
前記第1導通電極、前記第2導通電極および前記制御電極は、前記AlGaN層上に形成され、前記AlGaN層と電気的に接続され、
前記第1の電界効果トランジスタの前記制御電極および前記AlGaN層によってショットキー接合が形成されている請求項1に記載の半導体装置。 - 前記スイッチ素子は、前記第1の電界効果トランジスタの制御電極に結合されたカソードと、前記第2ノードに結合されたアノードとを有するツェナーダイオードである請求項1または2に記載の半導体装置。
- 前記半導体装置は、さらに、
前記スイッチ素子と並列に接続されたキャパシタを備える請求項1から3のいずれかに記載の半導体装置。 - 前記スイッチ素子は、前記第1の電界効果トランジスタの制御電極に結合されたアノードを有するダイオードと、前記第2ノードに結合されたカソードを有するダイオードとを含む互いに直列接続された複数のダイオードである請求項1、2および4のいずれかに記載の半導体装置。
- 前記所定値は、前記第1の電界効果トランジスタの閾値電圧と、前記第2の電界効果トランジスタの前記第1導通電極および前記第2導通電極間の耐圧との和未満に設定されている請求項1から5のいずれかに記載の半導体装置。
- 負荷と、
前記負荷に交流電圧を供給するための交流電圧供給部とを備え、
前記交流電圧供給部は、
第1ノードに結合された第1導通電極と、第2導通電極と、制御電極とを有するノーマリーオン型の第1の電界効果トランジスタと、
前記第1の電界効果トランジスタの第2導通電極に結合された第1導通電極と、第2ノードに結合された第2導通電極と、制御信号を受ける制御電極とを有するノーマリーオフ型の第2の電界効果トランジスタと、
前記第1の電界効果トランジスタの制御電極と前記第2ノードとの間に接続され、前記第1の電界効果トランジスタの制御電極における電圧が所定値以上になると前記第1の電界効果トランジスタの制御電極から前記第2ノードへの方向に導通するスイッチ素子とを含み、
前記第1の電界効果トランジスタは、
エピタキシャル成長用基板と、
前記エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、
前記第1の電界効果トランジスタの前記第1導通電極、前記第2導通電極および前記制御電極は前記半導体層上に形成され、前記半導体層と電気的に接続され、
前記第1の電界効果トランジスタの前記制御電極および前記半導体層によってショットキー接合が形成されている電子機器。
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