JP2015119198A

JP2015119198A - 半導体装置

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Publication number: JP2015119198A
Application number: JP2015027595A
Authority: JP
Inventors: 幸太冨田; Kota Tomita; 昇松田; Noboru Matsuda; 秀幸浦; Hideyuki Ura
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2015-02-16
Filing date: 2015-02-16
Publication date: 2015-06-25
Anticipated expiration: 2030-08-02
Also published as: JP6058712B2

Abstract

【課題】終端領域での素子破壊を抑制できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の電極と、前記第１の電極の上に設けられた第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられ、前記第１半導体層よりも第１導電形不純物濃度が高い第１導電形の第３半導体層と、前記第３半導体層に絶縁膜を介し、第１の方向に沿って設けられたゲート電極と、前記第２半導体層及び前記第３半導体層に電気的に接続された第２の電極と、前記第２の電極と前記第２半導体層とを電気的に接続するコンタクト領域であって、前記第１の方向に離間して設けられ、幅が一定でないコンタクト領域と、を備える。【選択図】図１

Description

本発明の実施形態は、パワーＭＯＳＦＥＴなどの大電力用の半導体装置に関する。

パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、電流が流れる素子領域と、その素子領域を取り囲んでチップの外周部に形成される終端領域と、が形成される。素子の終端領域において、チップ端部にまで空乏層が広がるとチップ端部にリーク電流が流れて素子破壊に至る。これを防ぐため、ベース層とソース層を素子領域内に終端させる必要がある。この構造を形成するためには、ベース層及びソース層をそれぞれ形成する領域にあわせてパターニングされたマスクを形成する製造工程が余分に必要となる。製造コストを抑えるためには、このマスク形成工程が削減されることが望まれる。

特表２００９−５０５４３４号公報

終端領域での素子破壊を抑制できる半導体装置を提供する。

実施形態の半導体装置は、第１の電極と、前記第１の電極の上に設けられた第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられ、前記第１半導体層よりも第１導電形不純物濃度が高い第１導電形の第３半導体層と、前記第３半導体層に絶縁膜を介し、第１の方向に沿って設けられたゲート電極と、前記第２半導体層及び前記第３半導体層に電気的に接続された第２の電極と、前記第２の電極と前記第２半導体層とを電気的に接続するコンタクト領域であって、前記第１の方向に離間して設けられ、幅が一定でないコンタクト領域と、を備える。

第１の実施の形態に係る半導体装置の要部の模式図であり、（ａ）は要部の断面図、（ｂ）は要部の上面図、（ｃ）は要部の別の断面図。第２の実施の形態に係る半導体装置の要部の模式図であり、（ａ）は要部の断面図、（ｂ）は要部の上面図。第３の実施の形態に係る半導体装置の要部の模式図であり、（ａ）は要部の断面図、（ｂ）は要部の上面図。第４の実施の形態に係る半導体装置の要部の模式図であり、（ａ）は要部の断面図、（ｂ）は要部の上面図。第５の実施の形態に係る半導体装置の要部の模式図であり、（ａ）は要部の断面図、（ｂ）は要部の上面図。第６の実施の形態に係る半導体装置の要部の模式図であり、（ａ）は要部の断面図、（ｂ）はチップの上面図。

以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ^＋、ｎ、ｎ⁻で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ^＋、ｐ、ｐ⁻の順にｐ形不純物濃度が低いものとする。

（第１の実施の形態）
第１の実施の形態について、図１を用いて説明する。図１は、本実施の形態に係る半導体装置１００の要部の模式図であり、図１（ａ）は半導体装置１００の要部の断面図である。図１（ｂ）は、半導体装置の要部の上面図であり、図中のＡ−Ａにおける断面図が図１（ａ）である。図１（ｃ）は、図１（ｂ）のＢ−Ｂにおける断面図である。図１（ｂ）の上面図において、半導体装置１００の中心から端部に向かう一方向をＸ方向（第２の方向）とし、これに直交する方向をＹ方向（第１の方向）とする。以下の実施の形態についても、同様に用いる。

図１に示したように、半導体装置１００は、第１から第４の半導体層を備え、平面に見たときに、第１のトレンチ内に設けられたゲート電極により形成される素子領域と、この素子領域を内部に含む第１の領域と、第２のトレンチでこの第１の領域と分離された第２の領域と、を備える。第１から第４の半導体層はシリコンからなる。ｎ^＋形ドレイン層１の上にｎ^＋形ドリフト層よりもｎ形不純物濃度が低いｎ⁻形ドリフト層２（第１半導体層）が設けられる。ｎ形ドリフト層２の上には、ｐ形ベース層３（第２半導体層）が設けられる。ｐ形ベース層３の上には、ｎ⁻形ドリフト層２よりも不純物濃度が高いｎ^＋形ソース層４（第３半導体層）が設けられる。

ｎ^＋形ソース層４の表面からｎ^＋形ソース層４及びｐ形ベース層３を貫通してｎ⁻形ドリフト層２に達する第１のトレンチが設けられている。第１のトレンチ５は、例えば図中Ｙ方向に延伸するストライプ状に複数形成される。第１のトレンチ５の内壁上には、ゲート絶縁膜７として機能する第１の絶縁膜７が形成される。ゲート絶縁膜７は、一例として第１のトレンチの内壁のシリコンを熱酸化させた熱酸化膜である。ゲート絶縁膜７は、熱酸化に限らず、ＣＶＤなどによるシリコン酸化膜でもよい。ゲート電極８が、ゲート絶縁膜７を介して第１のトレンチ５内に埋め込まれている。ゲート電極８は、例えばポリシリコンで構成される。以上により、ゲート電極８がＹ方向に延伸してストライプ状に複数個設けられている。このゲート電極８が設けられている領域は、後述する素子領域となる。この素子領域で、ゲート電極が、ドレイン電極（第１の電極）からソース電極（第２の電極）に向かって流れる電流を制御する。

ｎ^＋形ソース層４とｐ形ベース層３が、素子領域を内側に含んだ第１の領域と、その外周で第１の領域を取り囲む第２の領域との間において分かれるように、環状構造の第２のトレンチ６が、ｎ^＋形ソース層４の表面からｎ^＋形ソース層４とｐ形ベース層３を貫通して第１の領域を取り囲むように形成される。すなわち、平面に見たときに、第２のトレンチ６の内側に、第１の領域が形成され、第２のトレンチ６の外側に第２の領域が形成される。第１の領域と第２の領域の間では、ｎ^＋形ソース層４とｐ形ベース層３が、第２のトレンチにより離間分離されている。第１の領域の内側に素子領域が形成されているため、素子領域は第１の領域の一部と見なすこともできる。素子領域よりも外側を終端領域と呼び、素子領域を除いた第１の領域と第２の領域が終端領域に該当する。終端領域で、ｐ形ベース層３とｎ^＋形ソース層４は、第２のトレンチ６により、終端されている。

第２のトレンチは、第１のトレンチと一体に形成されることで、余分なリソグラフィー工程とエッチング工程を削減できる。第２の絶縁膜９が、第１のトレンチ５のゲート絶縁膜７と同様に、熱酸化により第２のトレンチ６の内壁に形成される。第１のトレンチ５にゲート絶縁膜７を形成する工程と一体で行うことで、工程を削減することが可能である。

第３の絶縁膜１０が、素子領域、第１の領域及び第２の領域のｎ^＋形ソース層４の上面を覆い、第１のトレンチ５の内壁に形成されたゲート絶縁膜７と第２のトレンチ６の内壁に形成された第２の絶縁膜９と接続し、ｎ^＋形ソース層４を外部から絶縁するように設けられる。第３の絶縁膜１０もまた、ゲート絶縁膜７と第２の絶縁膜９と同様に熱酸化やＣＶＤにより形成されたシリコン酸化膜とすることができる。第３の絶縁膜１０は、ゲート絶縁膜７と第２の絶縁膜９より厚く形成されることで、後述のゲート配線層１１とチャネルストッパ層１９に対する耐圧を向上することができる。

ゲート配線層１１が、素子領域と第２のトレンチ６の間にある第１の領域内のｎ^＋形ソース層４上に第３の絶縁膜１０を介して設けられる。ゲート配線層１１は、素子領域を囲むように形成され、図示しない部分で、Ｙ方向に延伸するゲート電極８の両端で各ゲート電極８と電気的に接続される。平面に見たときに、図１（ｂ）に示すように、ゲート配線層１１は、Ｙ方向に向かって延伸する部分と、図示しないＸ方向に延伸する部分を有し、Ｘ方向に延伸する部分で、ゲート電極８の両端に少なくとも電気的に接続する。

チャネルストッパ層１９が、第２のトレンチ６と第２の領域との境界にある段差部（角部）を覆うように、第２のトレンチの底部から第２の領域のｎ^＋形ソース層４上にかけて、第２の絶縁膜９及び第３の絶縁膜１０を介して設けられる。ゲート配線層１１とチャネルストッパ層１９は、ポリシリコンからなり、ゲート電極８と一体に形成される。

シリコン酸化膜からなる層間絶縁膜１２が、ゲート電極８上、第３の絶縁膜１０上、ゲート配線層１１上、及びチャネルストッパ層１９上に設けられ、ゲート電極８、ゲート配線層１１、及びチャネルストッパ層１９を外部から絶縁する。

トレンチ形状の第１の開口部１４が、素子領域内の隣り合うゲート電極８の間で層間絶縁膜１２、第３の絶縁膜１０、及びｎ^＋形ソース層４を貫通しｐ形ベース層に達するように設けられている。第１の開口部に露出したｐ形ベース層の表面にはｐ^＋形コンタクト層が設けられている。

トレンチ形状の第２の開口部１５が、素子領域の最も第２の領域側にあるゲート電極８の第２の領域側にとなり合う位置に、層間絶縁膜１２、第３の絶縁膜１０及びｎ^＋形ソース層４を貫通してｐ形ベース層３に達するように設けられている。第２の開口部１５は、素子領域と終端領域との境界に設けられている。第２の開口部１５で露出したｐ形ベース層３の表面にはｐ^＋形コンタクト層２２が設けられている。

トレンチ形状のゲート配線開口部１６が、層間絶縁膜１２を貫通しゲート配線層１１の内部に達するように設けられている。ゲート配線開口部１６で露出したゲート配線層１１の表面には、ｐ^＋形コンタクト層２２が設けられている。

トレンチ形状の開口部２０が、第２の領域上で層間絶縁膜１２を貫通しチャネルストッパ層１９の内部に達するように設けられている。開口部２０で露出したチャネルストッパ層１９の表面には、ｐ^＋形コンタクト層２２が設けられている。

第２の領域の最外周部である、半導体装置１００のチップの端部に沿って、層間絶縁膜１２、第３の絶縁膜１０、ｎ^＋形ソース層を貫通しｐ形ベース層３に達する開口部２５が設けられている。開口部２５には、半導体装置１００のチップの端部が露出する。この開口部は、半導体装置１００をチップ化する際にダイシングラインとして使用される。開口部２５で露出したｐ形ベース層の表面には、ｐ形コンタクト層が設けられる。

上記第１の開口部１４、第２の開口部１５、ゲート配線開口部１６、及び開口部２０、２５は、一体に形成することができる。各開口部に露出した部分に設けられたｐ形コンタクト層２２は、同一のイオン注入及び拡散工程により一体に形成されることができる。

ドレイン電極１３（第１の電極）が、ｎ^＋形ドレイン層１のｎ⁻形ドレイン層と対向する表面に設けられ、ｎ^＋形ドレイン層１とオーミックコンタクトしている。

ソース電極１７（第２の電極）が、第１の開口部及び第２の開口部を通じてｐ形コンタクト層２２に接合して設けられる。ｐ^＋形コンタクト層２２とオーミックコンタクトして、ソース電極１７がｐ^＋形ベース層３に電気的に接続される。なお、第２の開口部は、第１の開口部よりもＸ方向の幅が広くなるように設けられている。

ゲート金属配線層１８がゲート配線開口部を通じてｐ^＋形コンタクト層２２に接合して設けられる。ｐ^＋形コンタクト層２２とオーミックコンタクトして、ゲート金属配線層１８は、ゲート配線層１１に電気的に接続される。ゲート金属配線層は、ゲート配線開口部から第２のトレンチの底部にかけて延伸し、第１の領域と第２のトレンチの境界部の段差（角部）を覆うように、層間絶縁膜１２上に設けられている。

チャネルストッパ電極２１が、開口部２０を通じてｐ^＋形コンタクト層２２に接合して設けられる。ｐ^＋形コンタクト層２２とオーミックコンタクトして、チャネルストッパ電極２１は、チャネルストッパ層１９に電気的に接続される。チャネルストッパ電極２１は、開口部２０から第２のトレンチにかけて層間絶縁膜１２上を延伸し、第２のトレンチ６と第２の領域の境界部の段差（角部）を覆うように設けられている。さらに、第２の開口部からチップ端部に向かって層間絶縁膜１２上を延伸し、開口部２５に露出したｐ^＋形コンタクト層２２に電気的に接続されオーミックコンタクトしている。チップ端部はダイシングにより破砕層が存在し通電しやすい。このため、チャネルストッパ層１９は、チャネルストッパ電極２１、ｐ^＋形コンタクト層２２及びチップ端部を介してドレイン電極１３と等電位になる。

図１（ｂ）に示したように、Ｘ方向における第２の開口部１５と第２のトレンチ６との間隔は、広い部分と狭い部分をＹ方向に向かって交互に有している。これにあわせてゲート配線１１の平面形状が形成されている。第２の開口部１５は、Ｙ方向に沿って複数に分割されて、複数の分割部から構成されている。第２の開口部１５の各分割部の両側で、これらと離間分離して、ゲート配線層１１と隣り合う第１のトレンチ５からゲート配線層１１に向かって第１のトレンチ５の延伸する部分に、ゲート絶縁膜を介してゲート電極が埋め込まれたゲート引き出し部８ａが形成されている。図１（ｃ）にゲート引き出し部８ｂとゲート配線層１１とが接続する部分の断面図を示したように、Ｘ方向における第２の開口部１５と第２のトレンチ６との間隔の幅の広い部分で、このゲート引き出し部８ａが前記ゲート配線層１１に電気的に接続している。

第２の開口部１５は、Ｘ方向における第２の開口部１５と第２のトレンチ６との間隔の幅が狭い部分で、Ｘ方向の第２の領域に向かって突き出た凸部を有している。平面に見たときに、前記ゲート配線１１の形状は、このＸ方向の第２の領域に向かって突き出た第２の開口部１５の凸部に対向して、Ｘ方向の第２の領域に向かって凹んだ凹部を有する。

以上説明したように、本実施の形態に係る半導体装置１００が構成されている。次に、この半導体装置の動作と効果について説明する。

ゲート金属配線層１８には、図示しない領域にゲート電極パッドが形成されている。このゲート電極パッドにボンディングワイヤ等を介してゲート電圧が供給される。供給されたゲート電圧は、ゲート配線層１１を介して素子領域のゲート電極８に供給される。ソース電極１７に対してドレイン電極１３が正電圧の時に、ゲート電圧が閾値を超えると（以降オン状態と称す）、ドレイン電極からソース電極に電流が流れる。

ゲート電圧が閾値以下の時は（以降オフ状態と称す）、ドレイン電極１３からソース電極１７への電流が遮断される。このとき、ドレイン・ソース間に印加されている電圧により、ｐ形ベース層３とｎ⁻形ドリフト層２との界面からｎ⁻形ドリフト層２に向かって空乏層が広がる。この空乏層が、半導体装置１００のチップ端部のダイシングラインにまで空乏層が伸びないように、素子領域と終端領域の境界で、ｐ形ベース３層は終端される必要がある。一般的には、ｐ形不純物をｎ⁻形ドリフト層２の表面にマスクを介してイオン注入及び不純物拡散することにより、素子領域またはその近傍にだけｐ形ベース層３が形成される。

しかしながら、本実施形態においては、マスクを用いることなくｎ⁻形ドリフト層２の表面全面にｐ形不純物をイオン注入及び拡散させ、ｐ形ベース層３をｎ⁻形ドリフト層２の表面全域に形成している。ｎ^＋形ソース層４も同様にｐ形ベース層３の表面全面に形成されている。ｐ形ベース層３及びｎ^＋形ソース層４を素子領域の周辺で終端させるために、第２のトレンチが形成され、第１の領域と第２の領域とに、ｐ形ベース層３及びｎ^＋形ソース層４を離間分離している。この結果、ｎ⁻形ドリフト層２とｐ形ベース層３とのｐｎ接合に逆バイアスが印加されるのは、第１の領域だけとなり、第２の領域には逆バイアスが印加されない。そのため、空乏層の終端領域が第２のトレンチ下部に位置する。空乏層の終端領域での電界集中による耐圧の低下を抑制するために、ゲート金属配線層１８が、ゲート配線層１１と電気的に接合しているゲート配線開口部１６に形成されるだけでなく、第２のトレンチ６にまで延伸するように層間絶縁膜１２上に形成されている。ゲート金属配線１８は、ｐ形ベース層３の第１の領域の端部を層間絶縁膜１２を介して覆うように形成されている。これにより、空乏層の終端領域が、ｐ形ベース層３の第１の領域の端部から第２のトレンチ６の底部に沿ってチップ端部に向かって広げられるので、半導体装置１００の終端領域での耐圧が向上している。空乏層が第２のトレンチ６よりも更にチップ端部に向かって広がることを防ぐために、第２の領域のチップ端部には、チャネルストッパ層１９とチャネルストッパ電極２１が前述のように形成されている。

本実施の形態に係る半導体装置１００は、ｐ形ベース層３及びｎ^＋形ソース層４をｎ⁻形ドリフト層２上の全面に形成して、終端領域でｐ形ベース層３及びｎ^＋形ソース層４を貫通する第２のトレンチ６でｐ形ベース層３及びｎ^＋形ソース層４を終端させる構造を有している。これにより、製造工程を削減することができる。

ドレイン・ソース間電圧が耐圧を超えると、アバランシェ降伏がおこる。アバランシェ降伏により生成された電子は、ｎ^＋形ドレイン層１を介してドレイン電極１３から排出される。生成された正孔は、素子領域では、ｐ形ベース層３から第１の開口部１４を介してソース電極１７から排出され、素子領域の外側の第１の領域では、ｐ形ベース層３から第２の開口部１５を介してソース電極１７から排出される。本実施の形態では、ｐ形ベース層３及びｎ^＋形ソース層４をｎ⁻形ドリフト層２上の全面に形成して、終端領域でｐ形ベース層３及びｎ^＋形ソース層４を貫通する第２のトレンチ６でｐ形ベース層３及びｎ^＋形ソース層４を終端させる構造としている。このため、素子領域の外側の第１の領域、すなわち、第２のトレンチ６と第２の開口部１５との間には、ｎ⁻形ドリフト層２、ｐ形ベース層３、及びｎ^＋形ソース層４からなる寄生トランジスタが存在する。そして、この寄生トランジスタの上には、第３の絶縁膜１０を介してゲート配線層１１が形成されている。

終端領域に印加されるドレイン・ソース電圧が耐圧を超えてアバランシェが発生すると、第１の領域中の第２の開口部１５と第２のトレンチ６との間では、アバランシェにより生じた正孔が、ｎ^＋形ソース層４直下のｐ形ベース層３を走行して第２の開口部１５よりソース電極に排出される。正孔により生じた電流の電位降下により、ｐ形ベース層３とｎ^＋形ソース層のｐｎ接合には順バイアスがかかり、寄生トランジスタがオン状態となる。この結果、ドレイン電極１３、ｎ^＋形ドレイン層１、ｎ⁻形ドリフト層２、ｐ形ベース層３、ｎ^＋形ソース層４、及びソース電極１７を介して、大電流が半導体装置１００の終端領域で流れて、半導体装置１００は破壊される。アバランシェにより生じた正孔のｐ形ベース層３を走行する距離が長いほど、寄生トランジスタがオンしやすくなる。素子領域中にも、上記寄生トランジスタがゲート電極８を挟むように形成されているが、前述の終端領域における寄生トランジスタに比べてアバランシェによる正孔の走行距離が極めて短いので、寄生トランジスタがオンしにくい。終端領域での寄生トランジスタがオンしにくくなるように、第２の開口部１５と第２のトレンチとの間で、アバランシェにより発生した正孔のソース電極までの走行距離を短くすることが必要である。

本実施形態では、以下の特徴を設けることで、アバランシェにより発生した正孔のソース電極までの走行距離を短くしている。素子領域の第１の開口部１４よりも、素子領域と終端領域との境界にある第２の開口部１５の、図中Ｘ方向における幅が広くなるように形成されている。これにより、第２の開口部１５と第２のトレンチ６との間隔が狭くなるので、アバランシェにより生じた正孔が、第２の開口部１５と第２のトレンチ６との間のｐ形ベース層３中を走行する距離が短くなるので、寄生トランジスタがオンすることを抑制できる。この結果、終端領域でのアバランシェ耐量が向上し、終端領域での素子破壊を抑制できる。

さらに本実施の形態では、ゲート引き出し部８ａが、ゲート配線層１１と隣り合う第１のトレンチ５のゲート配線層１１に向かって延伸する部分に、前記第１の絶縁膜を介して埋め込まれて、Ｙ方向にそって離間分離して複数形成されている。第２の開口部１５が、Ｙ方向にそって離間分離された複数の分割部から形成されている。ゲート引き出し部８ａは、この第２の開口部１５の各分割部のＹ方向における両側（図中の上下）で、各分割部と離間して配置され、ゲート配線層１１に向かって延伸し、ゲート配線層１１と電気的に接続している。この複数のゲート引き出し部８ａにより、ゲート配線層１１とこれに隣り合う第１のトレンチ５との間のゲート抵抗を低減することができる。

さらに本実施の形態では、Ｘ方向における第２の開口部１５と第２のトレンチ６との間隔は、広い部分と狭い部分とをＹ方向に向かって交互に有する。ゲート配線層１１もこれに対応して、Ｘ方向の幅の広い部分と幅の狭い部分とを有する。この幅の広い部分でゲート引き出し部８ａがゲート配線層１１に電気的に接続している。第２の開口部１５の複数に分割された分割部は、Ｘ方向における第２の開口部１５と第２のトレンチ６との間隔の幅が狭い部分でそれぞれＸ方向の第２の領域に向かって凸部を有し、ゲート配線層１１はこの凸部に対応してＸ方向の第２の領域に向かって凹んだ凹部を有する。これにより、第２の開口部１５には、凸部によりＸ方向に幅が広い部分と、凸部以外の幅の狭い部分とを有している。ゲート配線層１１は、第２の開口部１５の凸部においてＸ方向の幅が狭く、それ以外においてはＸ方向の幅が広い。

Ｙ方向に一様に、第２の開口部のＸ方向の幅を広く形成すると、それに対応してゲート配線層１１のＸ方向の幅をＹ方向で一様に狭く形成しなくてはならない。この結果、アバランシェによる正孔のｐ形ベース層３中の走行距離は短くなり、寄生トランジスタがオンしにくくなる反面、ゲート配線層１１のゲート抵抗が増大する問題が生じる。これを避けるために、本実施の形態では、第２の開口部１５と第２のトレンチ６のＸ方向の間隔を上記のようにＹ方向に分布させ、第２の開口部１５の凸部に対向するように、ゲート配線層１１の凹部を形成している。すなわち、第２の開口部の凸部において、アバランシェによる正孔のｐ形ベース層３中の走行距離は短くなり、寄生トランジスタがオンすることを抑制しながら、第２の開口部の凸部以外において、ゲート配線層のＹ方向のゲート抵抗が高くなることを抑制している。さらに、ゲート引き出し部８ａがゲート配線層１１に接続する部分のＹ方向の幅は、ゲート引き出し部８ａより広い。この構造により、ゲート配線層１１のＹ方向のゲート抵抗を低減すると同時に、ゲート引き出し部８ａへのゲート抵抗も低減できる。

本実施の形態にかかる半導体装置１００は、素子領域にＹ方向に延伸するストライプ状の第１のトレンチが複数形成され、その中にゲート絶縁膜７を介して埋め込まれたストライプ状のゲート電極８を有している例で説明をした。しかしながら、複数の第１のトレンチの隣り合う第１のトレンチは、お互いにＸ方向に延伸する複数のトレンチで接続されることで、この第１のトレンチ内にゲート絶縁膜７を介して埋め込まれたゲート電極が、格子状または千鳥格子状に形成されていることも可能である。これは、以下に示す他の実施の形態のおいても同様である。

（第２の実施の形態）
第２の実施の形態にかかる半導体装置２００を、図２を用いて説明する。図２は、本実施の形態に係る半導体装置２００の要部の模式図であり、図２（ａ）は半導体装置２００の要部の断面図である。図２（ｂ）は、半導体装置の要部の上面図であり、図中のＣ−Ｃにおける断面図が図２（ａ）である。なお、第１の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施の形態との相異点について主に説明する。

第２の実施の形態に係る半導体装置２００は、第１の実施の形態と同様に、第２の開口部１５がＹ方向に沿って離間分離された複数の分割部より形成される。しかしながら本実施形態では、第２の開口部１５は、Ｘ方向に第２の領域に向かって突出した凸部を備えていない。また、第２の開口部１５と第２のトレンチ６とのＸ方向における間隔はＹ方向に沿って一定となっており、これに対応してゲート配線層１１の幅もＹ方向で一様である。これらの点が、本実施の形態に係る半導体装置２００と第１の実施の形態にかかる半導体装置１００とで相異する。

本実施の形態にかかる半導体装置２００においても、第１の実施の形態に係る半導体装置１００と同様に、素子領域の第１の開口部１４よりも、素子領域と終端領域との境界にある第２の開口部１５の、図中Ｘ方向における幅が広くなるように形成されている。これにより、第２の開口部１５と第２のトレンチ６との間隔が狭くなるので、アバランシェにより生じた正孔が、第２の開口部１５と第２のトレンチ６との間のｐ形ベース層３中を走行する距離が短くなるので、寄生トランジスタがオンすることを抑制できる。この結果、終端領域でのアバランシェ耐量が向上し、終端領域での素子破壊を抑制できる。しかしながら、Ｙ方向に一様に、第２の開口部のＸ方向の幅が広く形成されているので、それに対応してゲート配線層１１のＸ方向の幅がＹ方向で一様に狭く形成される。この結果、アバランシェによる正孔のｐ形ベース層３中の走行距離は短くなり、寄生トランジスタがオンすることが抑制される反面、ゲート配線層１１のゲート抵抗が増大するとい問題がある点で、第１の実施形態に比べると劣ってしまう。

（第３の実施の形態）
第３の実施の形態にかかる半導体装置３００を、図３を用いて説明する。図３は、本実施の形態に係る半導体装置３００の要部の模式図であり、図３（ａ）は半導体装置３００の要部の断面図である。図３（ｂ）は、半導体装置の要部の上面図であり、図中のＤ−Ｄにおける断面図が図３（ａ）である。なお、第１の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施の形態との相異点について主に説明する。

第３の実施の形態に係る半導体装置３００は、第１の実施の形態に係る半導体装置１００と同様に、Ｘ方向における第２の開口部１５と第２のトレンチ６との間隔は、広い部分と狭い部分とをＹ方向に向かって交互に有する。ゲート配線層１１もこれに対応して、Ｘ方向の幅の広い部分と幅の狭い部分とを有する。第２の開口部１５は、Ｘ方向における第２の開口部１５と第２のトレンチ６との間隔の幅が狭い部分においてＸ方向の第２の領域に向かって凸部を有し、ゲート配線層１１はこの凸部に対応してＸ方向の第２の領域に向かって凹んだ凹部を有する。これにより、第２の開口部１５には、凸部によりＸ方向に幅が広い部分と、凸部以外の幅の狭い部分とを有している。ゲート配線層１１は、第２の開口部１５の凸部においてＸ方向の幅が狭く、第２の開口部１５の凸部以外においてＸ方向の幅が広い。しかしながら、以下の点で、第１の実施形態に係る半導体装置１００と相異する。本実施の形態に係る半導体装置３００は、ゲート配線層１１と隣り合う第１のトレンチ５内に形成されたゲート電極８とゲート配線層１１とを接続するゲート引き出し部８ａを有していない。すなわち、ゲート配線層１１と隣り合う第１のトレンチ５内に形成されたゲート電極８は、Ｙ方向に延伸するストライプ形状だけである。さらに、半導体装置３００は、第２の開口部がＹ方向にそって複数に離間分離されることなく一体に形成されている。

本実施の形態に係る半導体装置３００も、第１の実施の形態に係る半導体装置１００と同様に、素子領域の第１の開口部１４よりも、素子領域と終端領域との境界にある第２の開口部１５の、図中Ｘ方向における幅が広くなるように形成されている。これにより、第２の開口部１５と第２のトレンチ６との間隔が狭くなるので、アバランシェにより生じた正孔が、第２の開口部１５と第２のトレンチ６との間のｐ形ベース層３中を走行する距離が短くなるので、寄生トランジスタがオンすることを抑制できる。この結果、終端領域でのアバランシェ耐量が向上し、終端領域での素子破壊を抑制できる。さらに、第２の開口部１５と第２のトレンチ６とのＸ方向の間隔を上記のようにＹ方向に分布させ、第２の開口部１５の凸部に対向するように、ゲート配線層１１の凹部を形成している。この結果、第２の開口部の凸部において、アバランシェによる正孔のｐ形ベース層３中の走行距離はさらに短くなり、寄生トランジスタがオンすることを抑制しながら、第２の開口部の凸部以外の部分において、ゲート配線層のＹ方向のゲート抵抗が高くなることを抑制している。しかしながら、本実施の形態に係る半導体装置３００は、ゲート配線層１１と隣り合う第１のトレンチ５とゲート配線層１１とを接続するゲート引き出し部８ａを有していないので、第１の実施の形態に係る半導体装置１００に比べてゲート配線層１１とこれに隣り合う第１のトレンチ５との間のゲート抵抗が高くなってしまう。

（第４の実施の形態）
第４の実施の形態にかかる半導体装置４００を、図４を用いて説明する。図４は、本実施の形態に係る半導体装置４００の要部の模式図であり、図４（ａ）は半導体装置４００の要部の断面図である。図４（ｂ）は、半導体装置の要部の上面図であり、図中のＥ−Ｅにおける断面図が図４（ａ）である。なお、第１の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施の形態との相異点について主に説明する。

本実施の形態に係る半導体装置４００は、第２の開口部１５は、Ｘ方向に第２の領域に向かって突出した凸部を備えていない。第２の開口部１５と第２のトレンチ６とのＸ方向における間隔はＹ方向に沿って一定となっており、これに対応してゲート配線層１１の幅もＹ方向で一様である。さらに、半導体装置４００は、ゲート配線層１１と隣り合う第１のトレンチ５とゲート配線層１１とを接続するゲート引き出し部８ａを有していない。半導体装置４００は、第２の開口部がＹ方向にそって複数に離間分離されることなく一体に形成されている。これらの点において、本実施形態に係る半導体装置４００は、第１の実施の形態に係る半導体装置１００と相異する。

本実施の形態に係る半導体装置４００も、第１の実施の形態に係る半導体装置１００と同様に、素子領域の第１の開口部１４よりも、素子領域と終端領域の境界にある第２の開口部１５の、図中Ｘ方向における幅が広くなるように形成されている。これにより、第２の開口部１５と第２のトレンチ６との間隔が狭くなるので、アバランシェにより生じた正孔が、第２の開口部１５と第２のトレンチ６との間のｐ形ベース層３中を走行する距離が短くなるので、寄生トランジスタがオンすることを抑制できる。この結果、終端領域でのアバランシェ耐量が向上し、終端領域での素子破壊を抑制できる。

しかしながら、Ｙ方向に一様に、第２の開口部のＸ方向の幅を広く形成されているので、それに対応してゲート配線層１１のＸ方向の幅をＹ方向で一様に狭く形成される。この結果、アバランシェによる正孔のｐ形ベース層３中の走行距離は短くなり、寄生トランジスタがオンすることが抑制される反面、ゲート配線層１１のゲート抵抗が増大するとい問題がある点で、第１の実施形態に比べると劣ってしまう。

（第５の実施の形態）
第５の実施の形態にかかる半導体装置５００を、図５を用いて説明する。図５は、本実施の形態に係る半導体装置５００の要部の模式図であり、図５（ａ）は半導体装置５００の要部の断面図である。図５（ｂ）は、半導体装置の要部の上面図であり、図中のＦ−Ｆにおける断面図が図５（ａ）である。なお、第１の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施の形態との相異点について主に説明する。

第５の実施の形態に係る半導体装置５００は、第１の実施の形態に係る半導体装置１００と同様に、Ｘ方向における第２の開口部１５と第２のトレンチ６との間隔は、広い部分と狭い部分をＹ方向に向かって交互に有する。ゲート配線層１１もこれに対応して、Ｘ方向の幅の広い部分と幅の狭い部分とを有する。しかしながら、以下の点で第１の実施形態に係る半導体装置１００と相異する。第２のトレンチ６は、Ｘ方向における第２の開口部１５と第２のトレンチ６との間隔の幅が狭い部分においてＸ方向の素子領域に向かって凸部を有し、ゲート配線層１１はこの凸部に対応してＸ方向の素子領域に向かって凹んだ凹部を有する。これにより、第２のトレンチ６には、凸部のＸ方向に幅が広い部分と、凸部以外の幅の狭い部分を有している。ゲート配線層１１は、第２のトレンチ６の凸部においてＸ方向の幅が狭く、第２のトレンチ６の凸部以外においてＸ方向の幅が広い。さらに、第２の開口部１５は、第１の実施形態に係る半導体装置１００と同様に、Ｙ方向に沿って複数に分割され、素子領域内の第１の開口部１４よりもＸ方向の幅が広く形成されているが、Ｙ方向に沿ってＸ方向の幅が一様である点で、半導体装置１００と相異する。

本実施の形態に係る半導体装置５００も、第１の実施の形態に係る半導体装置１００と同様に、素子領域の第１の開口部１４よりも、素子領域と終端領域の境界にある第２の開口部１５の、図中Ｘ方向における幅が広くなるように形成されている。これにより、第２の開口部１５と第２のトレンチ６との間隔が狭くなるので、アバランシェにより生じた正孔が、第２の開口部１５と第２のトレンチ６との間のｐ形ベース層３中を走行する距離が短くなるので、寄生トランジスタがオンすることを抑制できる。この結果、終端領域でのアバランシェ耐量が向上し、終端領域での素子破壊を抑制できる。さらに、第２の開口部１５と第２のトレンチ６とのＸ方向の間隔を上記のようにＹ方向に分布させ、第２のトレンチ６の凸部に対向するように、ゲート配線層１１の凹部を形成している。この結果、第２のトレンチ６の凸部において、アバランシェによる正孔のｐ形ベース層３中の走行距離はさらに短くなり、寄生トランジスタがオンすることを抑制しながら、第２のトレンチ６の凸部以外の部分において、ゲート配線層のＹ方向のゲート抵抗が高くなることを抑制している。

（第６の実施の形態）
第６の実施の形態にかかる半導体装置６００を、図６を用いて説明する。図６は、本実施の形態に係る半導体装置６００の要部の模式図であり、図６（ａ）は半導体装置６００の要部の断面図である。図６（ｂ）は、半導体装置６００のチップの上面図であり、図中のＧ−Ｇにおける断面図が図６（ａ）である。なお、第１の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。特に断りがない限り、第１の実施の形態に係る半導体装置１００と同一の構造である。図１（ｂ）に示した要部の上面図は、本実施形態の半導体装置６００も半導体装置１００と同様に、同一構造のゲート電極８、第１の開口部１４、第２の開口部１５、ゲート配線層１１、及び第２のトレンチ６を有するものとして説明するので省略する。第１の実施の形態との相異点について主に説明する。

本実施の形態にかかる半導体装置６００は、以下の点で第１の実施の形態にかかる半導体層装置１００と相異する。半導体装置６００は、第１の領域上で、さらに第２のトレンチ６とゲート配線層１１との間に、層間絶縁膜１２、第３の絶縁膜１０及びｎ^＋形ソース層４を貫通してｐ形ベース層３に達するようにトレンチ状の第３の開口部２３を備えている。第３の開口部２３で露出したｐ形ベース層３の表面には、第１の開口部１４及び第２の開口部１５と同様に、ｐ^＋形コンタクト層２２が設けられている。

ゲート金属配線層１８は、第２のトレンチまで延伸しないで上記第３の開口部よりも素子領域側に配置される。ソース電極１７と同じ金属材料からなるフィールドプレート電極２４が、第３の開口部２３を介してｐ^＋形コンタクト層２２とオーミックコンタクトし、ｐ形ベース層３と電気的に接続されている。また、フィールドプレート電極２４は、ソース電極１７と接続し、第３の開口部２３から第２のトレンチ６に延伸するように層間絶縁膜１２上に形成されている。フィールドプレート電極２４とソース電極１７は一体形成が可能である。フィールドプレート電極２４が、第１の領域と第２のトレンチ６との境界部の段差を覆うように、第３の開口部２３から第２のトレンチ６にかけて層間絶縁膜１２上に形成されることで、空乏層の端部が第１の領域と第２のトレンチ６との境界部の段差から第２の領域に向かって広げられる。この結果、終端領域での耐圧が向上する。

第３の開口部２３は、図中Ｙ方向にゲート配線層１１またはゲート金属配線層１８に沿ってストライプ状に形成されているだけでもよい。Ｙ方向だけでなく、図６（ｂ）で示すように、チップの上端と下端にそれぞれＸ方向に沿って形成されているゲート金属配線層１８に沿ってＸ方向にもさらに形成されていてもよい。すなわち、第３の開口部２３は、Ｘ方向及びＹ方向において、ゲート金属配線層１８に沿って離間されながら連続的に形成されていても良い。

上記以外は、半導体装置６００は、半導体装置１００と同じ構造を有する。なお、図６（ｂ）の平面図に、ソース電極１７、ゲート金属配線層１８、フィールドプレート電極２４、及びチャネルストッパ電極２１の平面パターンを示しているが、これは一例であり、必要に応じて他の平面パターンを用いることが可能である。

上述のように、本実施の形態に係る半導体装置６００は、第１の領域上に、第２の開口部１５の他に、さらに、ゲート配線層１１を挟んで第２の開口部１５に対向するように第３の開口部２３を備えている。第３の開口部２３は、第２の開口部１５と同様に、アバランシェが起きたときに、アバランシェによる正孔を第３の開口部２３から、フィールドプレート電極２４を介してソース電極１７に排出する働きを備える。第１の実施の形態に係る半導体装置１００では、ゲート配線層１１の直下でアバランシェにより生じた正孔は、第２の開口部１５からだけしか排出されなかった。そのため、正孔がＸ方向にｐ形ベース層３中を走行する距離は、最大で第２の開口部１５と第２のトレンチ６とのＸ方向の間隔にほぼ等しかった。これに対して、本実施の形態に係る半導体装置６００では、ゲート配線層１１の素子領域側では第２の開口部１５により、第２の領域側では第３の開口部により、アバランシェによる正孔を排出できる。従って、半導体装置６００では、正孔がＸ方向にｐ形ベース層３中を走行する距離は、最大でも第２の開口部１５と第２のトレンチ６とのＸ方向の間隔のほぼ半分に等しい。このため、半導体装置６００は、半導体装置１００よりもさらに寄生トランジスタがオンすることを抑制できるため、終端領域でのアバランシェ耐量が高く信頼性が高い。

本実施形態では、半導体装置６００が、第１の実施形態のゲート電極８、第１の開口部１４、第２の開口部１５、ゲート配線層１１、及び第２のトレンチ６を有するものとして説明した。これに限られることなく、第２から第５の実施形態の半導体装置に、本実施形態の第３の開口部２３を組み合わせることも勿論可能である。

また、第１から第４の実施形態を第５の実施形態に組み合わせることも可能である。上記第１から第６の各実施の形態は、必要により互いに組み合わせて実施することが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体層、２第１半導体層、３第２半導体層、４第３半導体層、５、５ａ第１のトレンチ、６第２のトレンチ、７第１の絶縁膜（ゲート絶縁膜）、８ゲート電極、８ａゲート電極引き出し部、９第２の絶縁膜、１０第３の絶縁膜、１１ゲート配線層、１２層間絶縁膜、１３第１の電極、１４第１の開口部、１５第２の開口部、１６ゲート配線開口部、１７第２の電極、１８ゲート金属配線層、１９チャネルストッパ層、２０、２５開口部、２１チャネルストッパ電極、２２コンタクト層、２３第３の開口部、２４フィールドプレート電極、１００、２００、３００、４００、５００、６００半導体装置

Claims

第１の電極と、
前記第１の電極の上に設けられた第１導電形の第１半導体層と、
前記第１半導体層上に設けられた第２導電形の第２半導体層と、
前記第２半導体層上に設けられ、前記第１半導体層よりも第１導電形不純物濃度が高い第１導電形の第３半導体層と、
前記第３半導体層に絶縁膜を介し、第１の方向に沿って設けられたゲート電極と、
前記第２半導体層及び前記第３半導体層に電気的に接続された第２の電極と、
前記第２の電極と前記第２半導体層とを電気的に接続するコンタクト領域であって、前記第１の方向に離間して設けられ、幅が一定でないコンタクト領域と、
を備えた半導体装置。
第１の電極と、
前記第１の電極の上に設けられた第１導電形の第１半導体層と、
前記第１半導体層上に設けられた第２導電形の第２半導体層と、
前記第２半導体層上に設けられ、前記第１半導体層よりも第１導電形不純物濃度が高い第１導電形の第３半導体層と、
前記第３半導体層に絶縁膜を介し、第１の方向に沿って設けられたゲート電極と、
前記第２半導体層及び前記第３半導体層に電気的に接続された第２の電極と、
前記第１の方向と直交する幅方向に凸部を有するとともに、前記第１の方向に離間して設けられ、前記第２の電極と前記第２半導体層とを電気的に接続するコンタクト領域と、
を備えた半導体装置。