JP2021034540A - 半導体装置 - Google Patents

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Abstract

【課題】アバランシェ耐量を向上できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、導電性の金属含有部と、絶縁部と、ゲート電極と、第２電極と、第１配線層と、第２配線層と、を有する。第１半導体領域は、第１電極の上に設けられている。第２半導体領域は、第１半導体領域の上に設けられている。第３半導体領域及び金属含有部は、第２半導体領域の上に設けられている。絶縁部は、第２方向において、第１半導体領域の一部、第２半導体領域、及び第３半導体領域と並ぶ。ゲート電極及び第２電極は、絶縁部中に設けられている。第１配線層は、金属含有部の一部及びゲート電極の上に第１絶縁層を介して設けられ、ゲート電極と電気的に接続されている。第２配線層は、第１配線層から離れて設けられ、金属含有部及び第２電極と電気的に接続されている。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
耐圧を向上させるために、フィールドプレート電極（以下ＦＰ電極という）を備えた半導体装置がある。この半導体装置について、アバランシェ耐量の向上が求められている。
特開２０１３−１６７０８号公報
本発明が解決しようとする課題は、アバランシェ耐量を向上できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、導電性の金属含有部と、絶縁部と、ゲート電極と、第２電極と、第１配線層と、第２配線層と、を有する。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられている。前記金属含有部は、前記第２半導体領域の別の一部の上に設けられている。前記絶縁部は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と並ぶ。前記ゲート電極は、前記絶縁部中に設けられ、前記第２方向においてゲート絶縁層を介して前記第２半導体領域と対向する。前記第２電極は、前記絶縁部中に設けられ、前記第２方向において前記第１半導体領域と対向する部分を有し、前記ゲート電極と電気的に分離されている。前記第１配線層は、前記金属含有部の一部及び前記ゲート電極の上に第１絶縁層を介して設けられ、前記ゲート電極と電気的に接続されている。前記第２配線層は、前記第１配線層から離れて設けられ、前記金属含有部及び前記第２電極と電気的に接続されている。
第１実施形態に係る半導体装置を表す平面図である。 図１の部分IIを表す平面図である。 図２のIII−III断面図である。 図２のIV−IV断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態の第１変形例に係る半導体装置の一部を表す平面図である。 第１実施形態の第２変形例に係る半導体装置の一部を表す平面図である。 第１実施形態の第３変形例に係る半導体装置の一部を表す平面図である。 第１実施形態の第３変形例に係る半導体装置の一部を表す平面図である。 第１実施形態の第４変形例に係る半導体装置の一部を表す平面図である。 図１３のXIV−XIV断面図である。 図１３のXV−XV断面図である。 第２実施形態に係る半導体装置を表す平面図である。 図１６のXVII−XVII断面図である。 図１６のXVIII−XVIII断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ−及びｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す平面図である。
図２は、図１の部分IIを表す平面図である。図２では、ｎ＋形ソース領域３、ソースパッド２２、第１絶縁層３１、第２絶縁層３２、及び第２接続部４２が省略されている。
図３は、図２のIII−III断面図である。図４は、図２のIV−IV断面図である。
第１実施形態に係る半導体装置１００は、例えばＭＯＳＦＥＴである。図１〜図４に表すように、第１実施形態に係る半導体装置１００は、ｎ−形ドリフト領域１（第１半導体領域）、ｐ形ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｎ＋形ドレイン領域４、ゲート電極１０、ドレイン電極１１（第１電極）、ＦＰ電極１２（第２電極）、金属含有部２０、ゲート配線層２１（第１配線層）、ソースパッド２２（第２配線層）、ゲートパッド２４、絶縁部３０、第１絶縁層３１、第２絶縁層３２、第１接続部４１、第２接続部４２、及び第３接続部４３を有する。
実施形態の説明では、第１方向Ｄ１、第２方向Ｄ２、及び第３方向Ｄ３を用いる。ドレイン電極１１からｎ−形ドリフト領域１に向かう方向を第１方向Ｄ１とする。第１方向Ｄ１に垂直な一方向を、第２方向Ｄ２とする。第１方向Ｄ１に垂直であり、且つ第２方向Ｄ２と交差する方向を、第３方向Ｄ３とする。また、説明のために、ドレイン電極１１からｎ−形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極１１とｎ−形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
図１に表したように、半導体装置１００の上面には、ソースパッド２２及びゲートパッド２４が設けられている。ソースパッド２２とゲートパッド２４は、互いに電気的に分離されている。
図３及び図４に表したように、半導体装置１００の下面には、ドレイン電極１１が設けられている。ドレイン電極１１の上には、ｎ＋形ドレイン領域４を介してｎ−形ドリフト領域１が設けられている。ｎ−形ドリフト領域１は、ｎ＋形ドレイン領域４を介してドレイン電極１１と電気的に接続されている。ｐ形ベース領域２は、ｎ−形ドリフト領域１の上に設けられている。ｎ＋形ソース領域３は、ｐ形ベース領域２の一部の上に設けられている。金属含有部２０は、導電性であり、ｐ形ベース領域２の別の一部の上に設けられている。例えば、金属含有部２０の下面は、ｎ＋形ソース領域３の下面よりも下方に位置している。
絶縁部３０は、第２方向Ｄ２において、ｎ−形ドリフト領域１の一部、ｐ形ベース領域２、及びｎ＋形ソース領域３と並んでいる。ゲート電極１０及びＦＰ電極１２は、絶縁部３０中に設けられている。ゲート電極１０は、第２方向Ｄ２及び第３方向Ｄ３において、絶縁部３０の一部であるゲート絶縁層１０ａを介して、ｐ形ベース領域２と対向している。半導体装置１００では、ゲート電極１０は、ゲート絶縁層１０ａを介してｎ−形ドリフト領域１の一部及びｎ＋形ソース領域３の一部とさらに対向している。
ＦＰ電極１２の一部は、第２方向Ｄ２及び第３方向Ｄ３において、ｎ−形ドリフト領域１と対向している。また、ＦＰ電極１２の別の一部は、第２方向Ｄ２及び第３方向Ｄ３において、ゲート電極１０と対向している。ゲート電極１０とＦＰ電極１２との間には、絶縁部３０の一部が設けられている。これにより、ゲート電極１０とＦＰ電極１２は、互いに電気的に分離されている。
図３に表したように、ゲート配線層２１は、金属含有部２０の一部及びゲート電極１０の上に第１絶縁層３１を介して設けられている。例えば、金属含有部２０の前記一部の上面は、ｎ＋形ソース領域３の上面よりも上方に位置している。第１接続部４１は、ゲート電極１０とゲート配線層２１との間に設けられ、ゲート電極１０とゲート配線層２１を電気的に接続している。
ソースパッド２２は、ゲート配線層２１の上に、第２絶縁層３２を介して設けられている。第２接続部４２は、ＦＰ電極１２とソースパッド２２との間に設けられ、ＦＰ電極１２とソースパッド２２とを電気的に接続している。第３接続部４３は、金属含有部２０の別の一部とソースパッド２２との間に設けられ、金属含有部２０とソースパッド２２とを電気的に接続している。換言すると、第３接続部４３は、ゲート配線層２１が設けられていない位置において、金属含有部２０とソースパッド２２とを電気的に接続している。
ゲートパッド２４は、例えば、第２絶縁層３２の上に設けられ、ソースパッド２２から離れている。ゲート配線層２１とゲートパッド２４は、第２絶縁層３２を貫通する不図示の接続部により、互いに電気的に接続される。又は、ゲートパッド２４は、第１絶縁層３１の上に設けられていても良い。この場合、ゲートパッド２４は、ソースパッド２２よりも下方に位置する。
図２に表したように、半導体装置１００では、ゲート電極１０、ＦＰ電極１２、及び絶縁部３０は、第２方向Ｄ２及び第３方向Ｄ３において複数設けられている。第１方向Ｄ１から見たときに、ゲート電極１０の形状は、環状である。ＦＰ電極１２は、ゲート電極１０の内側に位置する。ｐ形ベース領域２、ｎ＋形ソース領域３、及び金属含有部２０は、第２方向Ｄ２及び第３方向Ｄ３において、各絶縁部３０の周りに設けられている。ゲート配線層２１は、第３方向Ｄ３において複数設けられ、各ゲート配線層２１は、第２方向Ｄ２に延びている。各ゲート配線層２１は、第２方向Ｄ２に並んだゲート電極１０の上に設けられ、第２方向Ｄ２に並んだゲート電極１０と電気的に接続されている。図３に表したように、ソースパッド２２は、複数のゲート配線層２１の上に第２絶縁層３２を介して設けられている。
半導体装置１００の動作について説明する。
ソースパッド２２に対してドレイン電極１１に正電圧が印加された状態で、ゲート電極１０に閾値以上の電圧を印加する。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソースパッド２２からドレイン電極１１へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオフ状態に切り替わると、ソースパッド２２に対してドレイン電極１１に印加される正電圧が増大する。正電圧の増大により、絶縁部３０とｎ−形ドリフト領域１との界面からｎ−形ドリフト領域１に向けて、空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ−形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
また、ｎ−形ドリフト領域１に空乏層が広がった際、空乏層中で加速された電子により、アバランシェ降伏が発生する。アバランシェ降伏が発生すると、キャリア（電子及び正孔）が生成される。このとき、電子は、ｎ＋形ドレイン領域４を通ってドレイン電極１１から排出される。正孔は、第３接続部４３を通ってソースパッド２２へ排出される。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ−形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、及びｎ＋形ドレイン領域４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０及びＦＰ電極１２は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
絶縁部３０、第１絶縁層３１、及び第２絶縁層３２は、酸化シリコン又は窒化シリコンなどの絶縁材料を含む。
ドレイン電極１１、ゲート配線層２１、ソースパッド２２、及びゲートパッド２４は、アルミニウム又は銅などの金属を含む。
金属含有部２０は、アルミニウム、タングステン、銅、チタン、コバルト、及びニッケルからなる群より選択された少なくとも１つの金属を含む。金属含有部２０は、前記金属の化合物を含んでも良い。例えば、金属含有部２０は、シリコンと、チタン、コバルト、及びニッケルからなる群より選択された少なくとも１つの金属と、の化合物（シリサイド）を含んでも良い。
第１接続部４１、第２接続部４２、及び第３接続部４３は、タングステン又は銅などの金属を含む。
実施形態に係る半導体装置１００の製造方法の一例を説明する。
図５〜図８は、第１実施形態に係る半導体装置の製造工程を表す工程断面図である。図５〜図８は、第１方向Ｄ１及び第２方向Ｄ２に平行な断面における製造工程を表す。
ｎ＋形半導体層４ａと、ｎ−形半導体層１ａと、を有する半導体基板Ｓを用意する。ｎ−形半導体層１ａの一部を除去し、図５（ａ）に表したように開口ＯＰ１を形成する。開口ＯＰ１は、第２方向Ｄ２及び第３方向Ｄ３において複数形成される。
熱酸化により、複数の開口ＯＰ１の内面及びｎ−形半導体層１ａの上面に沿って、絶縁層ＩＬ１を形成する。絶縁層ＩＬ１の上に、複数の開口ＯＰ１を埋め込む導電層を形成する。例えば、導電層は、不純物が添加されたポリシリコンを含む。導電層の上面を後退させ、図５（ｂ）に表したように、それぞれの開口ＯＰ１の内側にＦＰ電極１２を形成する。
ＦＰ電極１２の上部の周り及びｎ−形半導体層１ａの上面に設けられた絶縁層ＩＬ１を除去する。これにより、ＦＰ電極１２の上部及びｎ−形半導体層１ａの上面が露出する。熱酸化により、図６（ａ）に表したように、露出した部分に沿って絶縁層ＩＬ２を形成する。
ポリシリコンを含む導電層を絶縁層ＩＬ２の上に形成し、導電層の上面を後退させる。これにより、各ＦＰ電極１２の上部の周りにゲート電極１０が形成される。ｎ−形半導体層１ａの表面にｐ形不純物をイオン注入し、ｐ形ベース領域２を形成する。ｐ形ベース領域２の表面にｎ形不純物をイオン注入し、図６（ｂ）に表したように、ｎ＋形ソース領域３を形成する。
絶縁層ＩＬ２及び複数のゲート電極１０の上に絶縁層ＩＬ３を形成し、絶縁層ＩＬ３の上面を平坦化する。絶縁層ＩＬ３の一部、絶縁層ＩＬ２の一部、ｎ＋形ソース領域３の一部、及びｐ形ベース領域２の一部を除去し、図７（ａ）に表したように開口ＯＰ２を形成する。図７（ａ）に表した各開口ＯＰ２は、不図示の部分により互いに繋がっている。
開口ＯＰ２を埋め込む金属層を、絶縁層ＩＬ３の上に形成する。金属層は、例えばタングステンを含む。金属層の上面を後退させることで、図７（ｂ）に表したように、金属含有部２０が形成される。このとき、金属含有部２０の上面の位置は、絶縁層ＩＬ３の上面の位置と実質的に同じとなる。すなわち、金属含有部２０の上面が、ｎ＋形ソース領域３の上面よりも上方に位置する。
絶縁層ＩＬ３及び金属含有部２０の上に絶縁層ＩＬ４を形成し、絶縁層ＩＬ４の上面を平坦化する。絶縁層ＩＬ３及びＩＬ４を貫通し、ゲート電極１０に達する複数の開口を形成する。タングステンを含む金属層を形成し、各開口を埋め込む。金属層の上面を後退させ、複数のゲート電極１０にそれぞれ接続された複数の第１接続部４１を形成する。
絶縁層ＩＬ４及び複数の第１接続部４１の上に、アルミニウムを含む金属層を形成し、金属層をパターニングする。これにより、図８（ａ）に表したように、第１接続部４１と接続されたゲート配線層２１が形成される。このとき、ゲート配線層２１の一部が、金属含有部２０の一部の上に位置する。
絶縁層ＩＬ４の上に、複数のゲート配線層２１を覆う絶縁層ＩＬ５を形成し、絶縁層ＩＬ５の上面を平坦化する。絶縁層ＩＬ３〜ＩＬ５のそれぞれの一部を除去し、ＦＰ電極１２及び金属含有部２０にそれぞれ達する複数の開口を形成する。複数の開口は、ゲート配線層２１が設けられていない位置に形成される。
タングステンを含む金属層を形成し、各開口を埋め込む。金属層の上面を後退させ、ＦＰ電極１２及び金属含有部２０にそれぞれ接続された第２接続部４２及び第３接続部４３を形成する。絶縁層ＩＬ５の上にアルミニウムを含む金属層を形成し、金属層をパターニングする。これにより、図８（ｂ）に表したように、ソースパッド２２と、不図示のゲートパッド２４と、が形成される。ソースパッド２２は、各第２接続部４２及び各第３接続部４３と接続される。
ｎ＋形半導体層４ａが所定の厚みになるまで、ｎ＋形半導体層４ａの裏面を研削する。その後、ｎ＋形半導体層４ａの裏面にドレイン電極１１を形成することで、図１〜図４に表した半導体装置１００が製造される。
上述した製造工程において、各構成要素の形成には、化学気相堆積（ＣＶＤ）又はスパッタリングを用いることができる。各構成要素の一部の除去には、ウェットエッチング、ケミカルドライエッチング（ＣＤＥ）、又は反応性イオンエッチング（ＲＩＥ）を用いることができる。各構成要素の上面の後退又は平坦化には、ウェットエッチング、ＣＤＥ、又は化学機械研磨（ＣＭＰ）を用いることができる。
第１実施形態の効果を説明する。
第１実施形態に係る半導体装置１００は、ＦＰ電極１２を有する。ＦＰ電極１２を設けることで、半導体装置１００の耐圧を維持したまま、ｎ−形ドリフト領域１の不純物濃度を高めることができる。これにより、半導体装置１００のオン抵抗を低減できる。
また、半導体装置１００では、ゲート電極１０が、第２方向Ｄ２及び第３方向Ｄ３において複数設けられている。この構造によれば、半導体装置１００がオン状態のとき、各ゲート電極１０の周囲にチャネルが形成される。このため、ゲート電極１０が一方向に連続的に延びている場合に比べて、単位面積あたりのチャネルの面積を増大させ、且つ電流経路となるｎ−形ドリフト領域１の体積を増大させることができる。この結果、半導体装置１００のオン抵抗をさらに低減できる。
半導体装置１００のオン抵抗が低下すると、半導体装置１００を流れる電流密度を向上させることができる。電流密度の向上により、半導体装置１００の小型化が可能となる。又は、所定の電流を流すために必要な半導体装置１００の数を減らすことができる。
ここで、半導体装置１００は、ｎ−形ドリフト領域１をコレクタ、ｐ形ベース領域２をベース、ｎ＋形ソース領域３をエミッタとする寄生バイポーラトランジスタ（以下、寄生トランジスタという）を含む。ｐ形ベース領域２に正孔が流れた際に、ｐ形ベース領域２の電位が上昇すると、寄生トランジスタが動作しうる。寄生トランジスタが動作すると、半導体装置１００に大きな電流が流れ、半導体装置１００が破壊される可能性がある。
半導体装置１００では、ゲート電極１０が第２方向Ｄ２及び第３方向Ｄ３において、互いに離れて複数設けられている。ゲート電極１０は、その上に設けられたゲート配線層２１により、ゲートパッド２４と電気的に接続されている。この構造の場合、図３に表したように、ｐ形ベース領域２の一部がゲート配線層２１の下に位置する。ゲート配線層２１が設けられた位置には、第３接続部４３が存在しない。従って、ゲート配線層２１下のｐ形ベース領域２に流れた正孔に対する電気抵抗は、第３接続部４３下のｐ形ベース領域２に流れた正孔に対する電気抵抗よりも高い。このため、アバランシェ降伏時に、ゲート配線層２１下のｐ形ベース領域２では、第３接続部４３下のｐ形ベース領域２に比べて、電圧降下が増大し、電位が上昇し易い。すなわち、ゲート配線層２１下の領域では、第３接続部４３下の領域に比べて、寄生トランジスタが動作し易い。
特に、ＦＰ電極１２を設け、ゲート電極１０を第２方向Ｄ２及び第３方向Ｄ３に複数設けることで、電流密度の大きな向上が可能となる。一方で、電流密度が向上すると、アバランシェ降伏時に発生するキャリアの量も増大する。このため、ゲート配線層２１下のｐ形ベース領域２において電位がさらに上昇し易くなり、寄生トランジスタが動作する可能性がより高まる。
この課題について、第１実施形態に係る半導体装置１００では、ｐ形ベース領域２の上に、ソースパッド２２と電気的に接続された金属含有部２０が設けられている。金属含有部２０は、金属を含む。このため、金属含有部２０の電気抵抗率は、ｐ形ベース領域２の電気抵抗率よりも低い。また、金属含有部２０は、図３に表したように、第３接続部４３の下だけでは無く、ゲート配線層２１の下にも設けられている。これにより、第３接続部４３下の領域の電気抵抗だけでは無く、ゲート配線層２１下の領域の電気抵抗も低減できる。このため、ゲート配線層２１下のｐ形ベース領域２へ流れた正孔がソースパッド２２へ排出されるまでの電気抵抗を低減できる。正孔への電気抵抗が低減されることで、アバランシェ降伏時におけるｐ形ベース領域２の電位の上昇を抑制でき、寄生トランジスタが動作する可能性を低減できる。すなわち、第１実施形態によれば、アバランシェ耐量を向上できる。
加えて、金属含有部２０によりゲート配線層２１下の領域における電気抵抗が低下すると、半導体装置１００のオン抵抗も低減できる。これにより、さらなる電流密度の向上が可能となる。
また、ゲート電極１０及びＦＰ電極１２は、１つの絶縁部３０中に設けられている。１つの絶縁部３０において、ＦＰ電極１２の一部は、ゲート電極１０よりも下方に位置する。ＦＰ電極１２の前記一部とｎ−形ドリフト領域１との間の絶縁部３０の厚さは、ゲート絶縁層１０ａの厚さよりも大きい。このため、ＦＰ電極１２が設けられていると、ＦＰ電極１２が設けられていない場合に比べて、第１方向Ｄ１におけるｎ−形ドリフト領域１とゲート電極１０との間の距離が長くなる。また、ソースパッド２２と電気的に接続されたＦＰ電極１２が設けられることで、ゲート電極１０が、ソース電位によってドレイン電位からシールドされる。これにより、ＦＰ電極１２が設けられていない場合に比べて、ｎ−形ドリフト領域１と電気的に接続されたドレイン電極１１と、ゲート電極１０と、の間の容量ＣＧＤを低減できる。容量ＣＧＤの低減により、例えば、半導体装置１００のスイッチング速度を向上させ、スイッチング損失を低減できる。
ソースパッド２２は、第２方向Ｄ２又は第３方向Ｄ３においてゲート配線層２１と並んでいても良いが、好ましくはゲート配線層２１の上に第２絶縁層３２を介して設けられる。この構造によれば、ソースパッド２２の配置及び大きさが、ゲート配線層２１の配置及び大きさに制限されない。このため、ソースパッド２２の面積をより広くできる。例えば、半導体装置１００を外部の装置と接続する際に、ソースパッド２２への配線の接続が容易となる。
図３に表したように、第１接続部４１は、第１方向Ｄ１において、ゲート電極１０とゲート配線層２１との間に設けられることが好ましい。この構造によれば、第１接続部４１がゲート電極１０とゲート配線層２１との間以外の領域に引き回される場合に比べて、ゲート電極１０とゲート配線層２１との間の電気抵抗を低減できる。ゲート電極１０とゲート配線層２１との間の電気抵抗が低下すると、例えば、ゲート電極１０への信号の伝達がより早くなる。これにより、半導体装置１００のスイッチング速度を向上させることができ、スイッチング損失を低減できる。
第２接続部４２は、第１方向Ｄ１において、ＦＰ電極１２とソースパッド２２との間に設けられることが好ましい。この構造によれば、第２接続部４２がＦＰ電極１２とソースパッド２２との間以外の領域に引き回される場合に比べて、ＦＰ電極１２とソースパッド２２との間の電気抵抗を低減できる。
例えば、半導体装置１００がオン状態からオフ状体に切り替わり、ドレイン電極１１の電位が上昇したとき、ｎ−形ドリフト領域１からＦＰ電極１２へ、絶縁部３０を通って電流が流れることがある。この電流の流れによりＦＰ電極１２の電位が上昇すると、ＦＰ電極１２とｎ−形ドリフト領域１との間の電位差による空乏層の広がりが、一時的に小さくなる。空乏層の広がりが小さくなると、半導体装置１００の耐圧が低下する。
ＦＰ電極１２とソースパッド２２との間の電気抵抗が低下すると、ｎ−形ドリフト領域１からＦＰ電極１２へ電流が流れたときのＦＰ電極１２の電位の変動を抑制できる。このため、ＦＰ電極１２の電位の変動による耐圧の低下を抑制できる。
半導体装置１００では、図２に表したように、第３方向Ｄ３において隣り合う２つのゲート電極１０の上に、１つのゲート配線層２１が設けられている。このため、第３方向Ｄ３において隣り合うゲート配線層２１同士の間の距離Ｄｉ１は、第３方向Ｄ３において隣り合うＦＰ電極１２同士の間の距離Ｄｉ２よりも長い。例えば、第１方向Ｄ１及び第２方向Ｄ２に垂直な方向におけるゲート配線層２１のピッチＰｉ１は、前記垂直な方向におけるゲート電極１０のピッチＰｉ２と同じである。
この構造によれば、第３方向Ｄ３に並べられた複数のゲート電極１０との電気的な接続に必要なゲート配線層２１の数を減らすことができる。ゲート配線層２１の数が少ないほど、第３接続部４３を配置できる面積が大きくなる。このため、金属含有部２０とソースパッド２２との間の電気抵抗を低減でき、アバランシェ耐量をさらに向上できる。
なお、複数の構成要素間の距離は、１つの構成要素上の任意の点と、別の構成要素上の任意の点と、を結ぶ線分の長さのうち、最も短いものに対応する。また、ピッチＰｉ１は、前記垂直な方向におけるゲート配線層２１の中心を基準に算出される。ピッチＰｉ２は、前記垂直な方向におけるゲート電極１０の中心を基準に算出される。
また、半導体装置１００では、図２に表したように、ゲート電極１０、ＦＰ電極１２、及び絶縁部３０を含む複数の構造体ＳＴが、千鳥状に配列されている。例えば、複数の構造体ＳＴは、構造体ＳＴ１と、第３方向Ｄ３において構造体ＳＴ１と隣り合う構造体ＳＴ２と、を有する。構造体ＳＴ１のゲート電極１０（第１ゲート電極）の第２方向Ｄ２における位置は、構造体ＳＴ２のゲート電極１０（第２ゲート電極）の第２方向Ｄ２における位置と異なる。この構造によれば、構造体ＳＴ同士の間に位置するｎ−形ドリフト領域１の幅をより均一にできる。これにより、構造体ＳＴ同士の間において、ｎ−形ドリフト領域１をより均一に空乏化でき、半導体装置１００の耐圧を向上できる。
図２の例では、第１方向Ｄ１から見たときの構造体ＳＴの形状は、六角形である。複数の構造体ＳＴは、第１方向Ｄ１に垂直な面において、最も密となるようにハニカム状に配列されている。正六角形状の構造体ＳＴが最も密になるように配列されることで、構造体ＳＴ同士の間に位置するｎ−形ドリフト領域１の幅をより均一にできる。これにより、半導体装置１００の耐圧をさらに向上できる。
具体的な構造の一例として、構造体ＳＴ１は、第２方向Ｄ２における中心Ｃ１を有する。中心Ｃ１は、構造体ＳＴ１のゲート電極１０及びＦＰ電極１２の中心でもある。構造体ＳＴ２は、第２方向Ｄ２における中心Ｃ２を有する。中心Ｃ２は、構造体ＳＴ２のゲート電極１０及びＦＰ電極１２の中心でもある。構造体ＳＴは、第２方向Ｄ２において、ピッチＰｉ３で並べられている。構造体ＳＴは、第３方向Ｄ３において、ピッチＰｉ４で並べられている。ピッチＰｉ３及びＰｉ４は、それぞれ、第２方向Ｄ２及び第３方向Ｄ３における構造体ＳＴの中心を基準に算出される。ピッチＰｉ３は、ピッチＰｉ４と同じである。また、中心Ｃ１の第２方向Ｄ２における位置は、中心Ｃ２の第２方向Ｄ２における位置と、ピッチＰｉ３の半分ずれている。
また、ゲート配線層２１下に位置する金属含有部２０の一部の上面は、ｎ＋形ソース領域３の上面よりも上方に位置していることが好ましい。この構造によれば、金属含有部２０の第１方向Ｄ１における長さをより長くでき、金属含有部２０の電気抵抗を低減できる。これにより、アバランシェ耐量をさらに向上させ、且つオン抵抗をさらに低減できる。
（第１変形例）
図９は、第１実施形態の第１変形例に係る半導体装置の一部を表す平面図である。
図９に表した半導体装置１１０は、ゲート配線層２１の形状が半導体装置１００と異なる。半導体装置１００では、ゲート配線層２１が、各ゲート電極１０の一部に沿うように屈曲している。
具体的には、ゲート配線層２１は、第１側面Ｓ１及び第２側面Ｓ２を有する。第２側面Ｓ２は、第１側面Ｓ１の反対側に位置する。第１側面Ｓ１は、第１頂部Ｓ１ａ及び第１底部Ｓ１ｂを有する。第２側面Ｓ２は、第２頂部Ｓ２ａ及び第２底部Ｓ２ｂを有する。第１頂部Ｓ１ａ及び第２頂部Ｓ２ａは、金属含有部２０の上に位置している。第１底部Ｓ１ｂ及び第２底部Ｓ２ｂは、ゲート電極１０の上、又はゲート電極１０とＦＰ電極１２との間の絶縁部３０の上に位置している。第１頂部Ｓ１ａは、第１方向Ｄ１及び第２方向Ｄ２に垂直な方向において、第２底部Ｓ２ｂと並んでいる。第１底部Ｓ１ｂは、前記垂直な方向において、第２頂部Ｓ２ａと並んでいる。
例えば、第１頂部Ｓ１ａと第２底部Ｓ２ｂとの間の前記垂直な方向における距離は、第１底部Ｓ１ｂと第２頂部Ｓ２ａとの間の前記垂直な方向における距離と同じである。第１底部Ｓ１ｂの前記垂直な方向における位置は、第１頂部Ｓ１ａの前記垂直な方向における位置と、第２底部Ｓ２ｂの前記垂直な方向における位置と、の間にある。第２底部Ｓ２ｂの前記垂直な方向における位置は、第１底部Ｓ１ｂの前記垂直な方向における位置と、第２頂部Ｓ２ａの前記垂直な方向における位置と、の間にある。
半導体装置１１０によれば、ゲート配線層２１が各ゲート電極１０の一部に沿うように屈曲しているため、ゲート配線層２１とゲート電極１０とが対向する面積を大きくできる。このため、ゲート配線層２１とゲート電極１０との接続が容易となる。例えば、第１接続部４１の位置が設計された位置からずれたときに、ゲート配線層２１とゲート電極１０との間で接続不良が発生する可能性を低減できる。又は、ゲート配線層２１及びゲート電極１０と接続される第１接続部４１の面積を大きくし、ゲート配線層２１（ゲートパッド２４）とゲート電極１０との間の電気抵抗を低減できる。これにより、半導体装置１００のスイッチング速度を向上させ、スイッチング損失を低減できる。
（第２変形例）
図１０は、第１実施形態の第２変形例に係る半導体装置の一部を表す平面図である。
図１０に表した半導体装置１２０では、半導体装置１００及び１１０に比べて、より多くのゲート配線層２１が設けられている。
具体的には、第３方向Ｄ３において隣り合うゲート配線層２１同士の間の距離Ｄｉ１は、第３方向Ｄ３において隣り合うＦＰ電極１２同士の間の距離Ｄｉ２よりも短い。第１方向Ｄ１及び第２方向Ｄ２に垂直な方向におけるゲート配線層２１のピッチＰｉ１は、前記垂直な方向におけるゲート電極１０のピッチＰｉ２の半分である。
半導体装置１２０によれば、半導体装置１００に比べて、ゲートパッド２４とゲート電極１０との間の電気抵抗を低減できる。これにより、半導体装置１００に比べて、スイッチング速度を向上させ、スイッチング損失を低減できる。
（第３変形例）
図１１及び図１２は、第１実施形態の第３変形例に係る半導体装置の一部を表す平面図である。
図１１に表した半導体装置１３１では、ゲート電極１０、ＦＰ電極１２、及び絶縁部３０を含む構造体ＳＴの形状が、第１方向Ｄ１から見たときに円形である。図１２に表した半導体装置１３２では、構造体ＳＴの形状が、第１方向Ｄ１から見たときに四角形である。また、半導体装置１３２では、構造体ＳＴが、互いに直交する第２方向Ｄ２及び第３方向Ｄ３において複数設けられている。又は、半導体装置１３１において、構造体ＳＴの形状が、第１方向Ｄ１から見たときに四角形であっても良い。半導体装置１３２において、構造体ＳＴの形状が、第１方向Ｄ１から見たときに円形であっても良い。
このように、ゲート電極１０、ＦＰ電極１２、及び絶縁部３０の形状及び配列は、適宜変更可能である。いずれの形態においても、ゲート配線層２１の下に、金属含有部２０の一部が設けられる。これにより、半導体装置のアバランシェ耐量を向上させることができる。
（第４変形例）
図１３は、第１実施形態の第４変形例に係る半導体装置の一部を表す平面図である。
図１４は、図１３のXIV−XIV断面図である。
図１５は、図１３のXV−XV断面図である。
第４変形例に係る半導体装置１４０は、図１３〜図１５に表したように、ソース配線層２３（第３配線層）及び接続部４４をさらに有する。
ソース配線層２３は、金属含有部２０及びＦＰ電極１２の上に第１絶縁層３１を介して設けられている。ソース配線層２３は、第３方向Ｄ３において、ゲート配線層２１と並んでいる。
ＦＰ電極１２とソース配線層２３との間には、第２接続部４２が設けられ、ＦＰ電極１２とソース配線層２３は電気的に接続されている。金属含有部２０とソース配線層２３との間には、第３接続部４３が設けられ、金属含有部２０とソース配線層２３は電気的に接続されている。
ソース配線層２３とソースパッド２２との間には、接続部４４が設けられ、ソース配線層２３とソースパッド２２は電気的に接続されている。換言すると、ＦＰ電極１２及び金属含有部２０は、第２接続部４２、第３接続部４３、ソース配線層２３、及び接続部４４を介してソースパッド２２と電気的に接続されている。
ソース配線層２３は、例えば、第３方向Ｄ３において複数設けられ、それぞれが第２方向Ｄ２に延びている。第３方向Ｄ３において、複数のゲート配線層２１と複数のソース配線層２３が、交互に設けられている。
ソース配線層２３を設けることで、半導体装置１００に比べて、第２接続部４２及び第３接続部４３のそれぞれのＺ方向における長さを短くできる。このため、第２接続部４２及び第３接続部４３の作製が容易となり、例えば半導体装置１４０の歩留まりを向上させることができる。
また、半導体装置１００の製造過程では、第２絶縁層３２に対応する絶縁層ＩＬ５を形成した際に、ゲート配線層２１の上における絶縁層ＩＬ５の上面の位置が、それ以外の絶縁層ＩＬ５の上面の位置よりも高くなる。例えば、絶縁層ＩＬ５を形成した後は、平坦化処理が実行される。しかし、絶縁層ＩＬ５の上面の位置のばらつきが大きいと、処理後の平坦性が低下する。
絶縁層ＩＬ５には、第２接続部４２及び第３接続部４３をそれぞれ形成するためのコンタクトホールが形成される。これらのコンタクトホールの形成には、フォトリソグラフィが用いられる。フォトリソグラフィでは、例えば、露光前に、加工対象の表面に斜め方向から光を照射し、その反射光を測定することで、焦点距離を検出する。上記のように絶縁層ＩＬ５の上面の位置のばらつきが大きいと、デフォーカスが発生し、焦点距離を正確に検出できない。この結果、露光時に、絶縁層ＩＬ５の上面で適切にフォーカスされず、フォトレジストを正常にパターニングできなくなる。この結果、第２接続部４２及び第３接続部４３の位置ずれ、大きさのばらつきなどが生じ、半導体装置ごとに特性のばらつきが生じたり、半導体装置の歩留まりが低下したりする。
ソース配線層２３を設けることで、ゲート配線層２１の上における絶縁層ＩＬ５の上面の位置と、それ以外の絶縁層ＩＬ５の上面の位置と、の差を小さくできる。この結果、絶縁層ＩＬ５の上面の平坦性を向上させることができる。平坦性が向上することで、例えば、フォトリソグラフィにおけるフォーカスの精度を向上させることができる。この結果、上述した半導体装置ごとの特性ばらつきを低減でき、且つ歩留まりを向上させることができる。
例えば、第１方向Ｄ１及び第２方向Ｄ２に垂直な方向におけるソース配線層２３の長さＷ２は、その垂直な方向におけるゲート配線層２１の長さＷ１よりも長い。これにより、ソース配線層２３の電気抵抗をより小さくできる。ソース配線層２３の電気抵抗を小さくすることで、ソースパッド２２へ正孔が排出される際の電気抵抗が小さくなり、アバランシェ耐量をさらに向上させることができる。
（第２実施形態）
図１６は、第２実施形態に係る半導体装置を表す平面図である。図１６では、ゲート電極１０、ＦＰ電極１２、及び絶縁部３０を含む構造体ＳＴの位置がドットを付して表されている。
図１７は、図１６のXVII−XVII断面図である。図１８は、図１６のXVIII−XVIII断面図である。
第２実施形態に係る半導体装置２００は、例えばＭＯＳＦＥＴである。図１６〜図１８に表すように、第２実施形態に係る半導体装置２００は、ｎ−形ドリフト領域１（第１半導体領域）、ｐ形ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｎ＋形ドレイン領域４、ゲート電極１０、ドレイン電極１１（第１電極）、ＦＰ電極１２（第２電極）、金属含有部２０、ソースパッド２２（第２配線層）、ゲートパッド２４（第１配線層）、絶縁部３０、第１絶縁層３１、第２接続部４２、及び第３接続部４３を有する。
半導体装置２００では、図１６に表したように、ゲート電極１０、ＦＰ電極１２、及び絶縁部３０を含む構造体ＳＴが、第２方向Ｄ２において複数設けられ、それぞれが、第１方向Ｄ１及び第２方向Ｄ２に垂直な第３方向Ｄ３に延びている。また、少なくとも１つの構造体ＳＴが、ソースパッド２２及びゲートパッド２４の両方の下に設けられている。例えば、ソースパッド２２の下に、１つの構造体ＳＴの一部が設けられ、ゲートパッド２４の下に、前記１つの構造体ＳＴの別の一部が設けられている。
図１７は、ソースパッド２２の下に設けられた２つの構造体ＳＴのそれぞれの一部を表す。図１８は、ゲートパッド２４の下に設けられた前記２つの構造体ＳＴのそれぞれの別の一部を表す。図１７及び図１８に表したように、ソースパッド２２及びゲートパッド２４の下には、ｐ形ベース領域２、ｎ＋形ソース領域３、絶縁部３０、ゲート電極１０、及びＦＰ電極１２が設けられている。ソースパッド２２の下には、第２接続部４２及び第３接続部４３が設けられている。第２接続部４２は、ＦＰ電極１２とソースパッド２２とを接続している。第３接続部４３は、金属含有部２０とソースパッド２２とを接続している。ソースパッド２２及びゲートパッド２４は、ｐ形ベース領域２、ｎ＋形ソース領域３、及び金属含有部２０の上に、第１絶縁層３１を介して設けられている。
図１６に表したように、ゲートパッド２４には、ソースパッド２２を囲むゲート配線層２１が接続される。ゲート配線層２１は、ゲート電極１０の第３方向Ｄ３の端部と接続されている。このため、半導体装置２００では、ゲート電極１０とゲートパッド２４とを電気的に接続するための第１接続部４１が設けられていない。ただし、ゲート電極１０とゲートパッド２４との間において、これらを接続するための第１接続部４１が設けられていても良い。
半導体装置２００の動作は、半導体装置１００と同様である。ソースパッド２２に対してドレイン電極１１に正電圧が印加された状態で、ゲート電極１０に閾値以上の電圧を印加すると、半導体装置１００がオン状態となる。このとき、ゲートパッド２４下の領域においても、ｐ形ベース領域２にチャネルが形成される。電子は、主に金属含有部２０を通ってソースパッド２２からゲートパッド２４下の領域へ流れ、チャネルを通ってドレイン電極１１へ流れる。
半導体装置２００では、アバランシェ降伏時に発生したキャリアの一部が、ゲートパッド２４下のｐ形ベース領域２へ流れる。ゲートパッド２４下のｐ形ベース領域２へ流れた正孔は、ソースパッド２２下に設けられた第３接続部４３を通してソースパッド２２へ排出される。従って、ゲートパッド２４下のｐ形ベース領域２の電位は、第３接続部４３下のｐ形ベース領域２の電位に比べて、上昇し易い。
この課題について、半導体装置２００では、金属含有部２０が、第３接続部４３の下だけでは無くゲートパッド２４の下にも設けられている。このため、ゲートパッド２４下のｐ形ベース領域２へ流れた正孔がソースパッド２２へ排出されるまでの電気抵抗を低減できる。従って、第２実施形態によれば、第１実施形態と同様に、アバランシェ耐量を向上できる。また、金属含有部２０によりゲートパッド２４下の領域における電気抵抗が低下すると、半導体装置２００のオン抵抗も低減できる。これにより、半導体装置２００の電流密度を向上させることができる。
第１実施形態に係る半導体装置における好ましい態様は、第２実施形態に係る半導体装置にも適宜適用できる。例えば、第２接続部４２は、第１方向Ｄ１において、ＦＰ電極１２とソースパッド２２との間に設けられることが好ましい。また、ゲートパッド２４下に位置する金属含有部２０の一部の上面は、ｎ＋形ソース領域３の上面よりも上方に位置する。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ−形ドリフト領域、 １ａ ｎ−形半導体層、 ２ ｐ形ベース領域、 ３ ｎ＋形ソース領域、 ４ ｎ＋形ドレイン領域、 ４ａ ｎ＋形半導体層、 １０ ゲート電極、 １０ａ ゲート絶縁層、 １１ ドレイン電極、 １２ フィールドプレート電極、 ２０ 金属含有部、 ２１ ゲート配線層、 ２２ ソースパッド、 ２３ ソース配線層、 ２４ ゲートパッド、 ３０ 絶縁部、 ３１ 第１絶縁層、 ３２ 第２絶縁層、 ４１ 第１接続部、 ４２ 第２接続部、 ４３ 第３接続部、 １００，１１０，１２０，１３１，１３２，２００ 半導体装置、 Ｃ１，Ｃ２ 中心、 Ｄ１ 第１方向、 Ｄ２ 第２方向、 Ｄ３ 第３方向、 Ｄｉ１，Ｄｉ２ 距離、 ＩＬ１〜ＩＬ５ 絶縁層、 ＯＰ１，ＯＰ２ 開口、 Ｐｉ１〜Ｐｉ４ ピッチ、 Ｓ 半導体基板、 Ｓ１，Ｓ２ 側面、 ＳＴ，ＳＴ１，ＳＴ２ 構造体

Claims (13)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第２半導体領域の別の一部の上に設けられた導電性の金属含有部と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と並ぶ絶縁部と、
    前記絶縁部中に設けられ、前記第２方向においてゲート絶縁層を介して前記第２半導体領域と対向するゲート電極と、
    前記絶縁部中に設けられ、前記第２方向において前記第１半導体領域と対向する部分を有し、前記ゲート電極と電気的に分離された第２電極と、
    前記金属含有部の一部及び前記ゲート電極の上に第１絶縁層を介して設けられ、前記ゲート電極と電気的に接続された第１配線層と、
    前記第１配線層から離れて設けられ、前記金属含有部及び前記第２電極と電気的に接続された第２配線層と、
    を備えた半導体装置。
  2. 前記絶縁部、前記ゲート電極、及び前記第２電極は、前記第２方向において複数設けられ、
    前記第１配線層は、前記複数のゲート電極の上に前記第１絶縁層を介して設けられ、前記複数のゲート電極と電気的に接続された請求項１記載の半導体装置。
  3. 前記第２配線層は、前記第１配線層の上に第２絶縁層を介して設けられた請求項１又は２に記載の半導体装置。
  4. 前記第１方向において前記ゲート電極と前記第１配線層との間に設けられ、前記第１配線層と前記ゲート電極とを接続する第１接続部と、
    前記第１方向において前記第２電極と前記第２配線層との間に設けられ、前記第２配線層と前記第２電極とを接続する第２接続部と、
    をさらに備えた請求項３記載の半導体装置。
  5. 前記第２電極及び前記金属含有部の別の一部の上に前記第１絶縁層を介して設けられた第３配線層をさらに備え、
    前記第３配線層は、前記第３方向において前記第１配線層と並び、
    前記第３配線層は、前記第２電極、前記金属含有部、及び前記第２配線層と電気的に接続された請求項３記載の半導体装置。
  6. 前記絶縁部、前記ゲート電極、前記第２電極、及び前記第１配線層は、前記第１方向に垂直であり且つ前記第２方向と交差する第３方向において複数設けられ、
    前記複数の第１配線層は、それぞれ、前記複数のゲート電極の上に設けられ、前記複数のゲート電極と電気的に接続された請求項１記載の半導体装置。
  7. 前記金属含有部と前記第２配線層とを接続する第３接続部をさらに備え、
    前記第３接続部は、前記第３方向において前記第１配線層同士の間に設けられた請求項６記載の半導体装置。
  8. 前記第３方向において隣り合う２つの前記ゲート電極の上に、１つの前記第１配線層が設けられた請求項６又は７に記載の半導体装置。
  9. 前記第３方向において隣り合う前記第１配線層同士の間の距離は、前記第３方向において隣り合う前記第２電極同士の間の距離よりも長い請求項６〜８のいずれか１つに記載の半導体装置。
  10. 前記複数のゲート電極は、第１ゲート電極と、前記第３方向において前記第１ゲート電極と隣り合う第２ゲート電極と、を含み、
    前記第１ゲート電極の前記第２方向における位置は、前記第２ゲート電極の前記第２方向における位置と異なる請求項６〜９のいずれか１つに記載の半導体装置。
  11. 前記金属含有部の前記一部の上面は、前記第３半導体領域の上面よりも上方に位置する請求項１〜１０のいずれか１つに記載の半導体装置。
  12. 前記第２半導体領域、前記第３半導体領域、前記金属含有部、前記絶縁部、前記ゲート電極、及び前記第２電極は、前記第１方向に垂直であり且つ前記第２方向と交差する第３方向に延びており、
    前記第１配線層は、前記第２半導体領域、前記第３半導体領域、前記金属含有部、前記絶縁部、前記ゲート電極、及び前記第２電極のそれぞれの一部の上に設けられ、
    前記第２配線層は、前記第２半導体領域、前記第３半導体領域、前記金属含有部、前記絶縁部、前記ゲート電極、及び前記第２電極のそれぞれの別の一部の上に設けられた請求項１記載の半導体装置。
  13. 前記金属含有部は、アルミニウム、タングステン、銅、チタン、コバルト、及びニッケルからなる群より選択された少なくとも１つを含む請求項１〜１２のいずれか１つに記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908912B2 (en) 2021-09-10 2024-02-20 Kabushiki Kaisha Toshiba Semiconductor device
JP7482571B2 (ja) 2021-12-15 2024-05-14 蘇州東微半導体股▲ふん▼有限公司 Ｉｇｂｔデバイス

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021030490A1 (en) * 2019-08-12 2021-02-18 Maxpower Semiconductor, Inc. High density power device with selectively shielded recessed field plate
JP7249269B2 (ja) * 2019-12-27 2023-03-30 株式会社東芝 半導体装置およびその製造方法
JP7295052B2 (ja) 2020-02-28 2023-06-20 株式会社東芝 半導体装置
CN111883592B (zh) * 2020-08-06 2023-08-22 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件及其制造方法
US20220223731A1 (en) * 2021-01-13 2022-07-14 Texas Instruments Incorporated Vertical trench gate fet with split gate
JP2022142065A (ja) * 2021-03-16 2022-09-30 株式会社東芝 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010238738A (ja) * 2009-03-30 2010-10-21 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2013016708A (ja) * 2011-07-05 2013-01-24 Toshiba Corp 半導体装置及びその製造方法
WO2014027520A1 (ja) * 2012-08-13 2014-02-20 住友電気工業株式会社 炭化珪素半導体装置
JP2016163019A (ja) * 2015-03-05 2016-09-05 株式会社東芝 半導体装置
JP2016167519A (ja) * 2015-03-09 2016-09-15 株式会社東芝 半導体装置
JP2017163122A (ja) * 2016-03-11 2017-09-14 株式会社東芝 半導体装置
JP2019004042A (ja) * 2017-06-15 2019-01-10 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005008354B4 (de) * 2005-02-23 2007-12-27 Infineon Technologies Austria Ag Halbleiterbauteil sowie Verfahren zu dessen Herstellung
JP4728210B2 (ja) * 2006-12-12 2011-07-20 Ｏｋｉセミコンダクタ株式会社 高耐圧縦型ｍｏｓトランジスタ
US9281359B2 (en) * 2012-08-20 2016-03-08 Infineon Technologies Ag Semiconductor device comprising contact trenches
JP5802636B2 (ja) * 2012-09-18 2015-10-28 株式会社東芝 半導体装置およびその製造方法
US8928066B2 (en) * 2013-02-04 2015-01-06 Infineon Technologies Austria Ag Integrated circuit with power and sense transistors
CN203242633U (zh) * 2013-03-15 2013-10-16 英飞凌科技奥地利有限公司 半导体器件
JP6219140B2 (ja) 2013-11-22 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置
JP5774744B2 (ja) * 2014-03-26 2015-09-09 株式会社東芝 半導体装置
JP6058712B2 (ja) * 2015-02-16 2017-01-11 株式会社東芝 半導体装置
JP2017038015A (ja) * 2015-08-12 2017-02-16 株式会社東芝 半導体装置
JP6573107B2 (ja) * 2015-08-12 2019-09-11 サンケン電気株式会社 半導体装置
JP6739372B2 (ja) * 2017-02-21 2020-08-12 株式会社東芝 半導体装置
DE102017108048A1 (de) * 2017-04-13 2018-10-18 Infineon Technologies Austria Ag Halbleitervorrichtung mit einer grabenstruktur
JP6462812B2 (ja) * 2017-09-27 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置
US10714574B2 (en) * 2018-05-08 2020-07-14 Ipower Semiconductor Shielded trench devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010238738A (ja) * 2009-03-30 2010-10-21 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2013016708A (ja) * 2011-07-05 2013-01-24 Toshiba Corp 半導体装置及びその製造方法
WO2014027520A1 (ja) * 2012-08-13 2014-02-20 住友電気工業株式会社 炭化珪素半導体装置
JP2016163019A (ja) * 2015-03-05 2016-09-05 株式会社東芝 半導体装置
JP2016167519A (ja) * 2015-03-09 2016-09-15 株式会社東芝 半導体装置
JP2017163122A (ja) * 2016-03-11 2017-09-14 株式会社東芝 半導体装置
JP2019004042A (ja) * 2017-06-15 2019-01-10 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908912B2 (en) 2021-09-10 2024-02-20 Kabushiki Kaisha Toshiba Semiconductor device
JP7482571B2 (ja) 2021-12-15 2024-05-14 蘇州東微半導体股▲ふん▼有限公司 Ｉｇｂｔデバイス

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