CN112510092B - 半导体装置 - Google Patents

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Abstract

本发明的实施方式涉及半导体装置。提供能够降低导通电阻的半导体装置。实施方式的半导体装置具备：半导体层；栅电极，位于第1沟槽中；场板电极；金属区域，位于第2沟槽中，与第2半导体区域电连接；栅极绝缘层，位于栅电极与半导体层之间；场板绝缘层，位于场板电极与半导体层之间；第1电极，与第3半导体区域及金属区域电连接；以及第2电极，该半导体层具有：第1沟槽；第2沟槽，与第1沟槽交叉；第1导电类型的第1半导体区域；第2导电类型的第2半导体区域；以及第1导电类型的第3半导体区域。

Description

半导体装置
(关联申请的引用)
本申请以日本专利申请2019-167645(申请日：2019年9月13日)为基础，从该申请享受优先的利益。本申请通过参照该申请，包括该申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
为了晶体管的小型化或者高性能化，使用在沟槽内埋入栅电极的纵型晶体管。在纵型晶体管中，漏极-源极间耐压(以下还简记为“耐压”)和导通电阻处于折衷的关系。即，在为了使导通电阻降低而使漂移区域的杂质浓度增加时，耐压降低。相逆地，在为了使耐压提高而使漂移区域的杂质浓度降低时，导通电阻增大。
作为改善耐压和导通电阻的折衷关系的方法，有在纵型晶体管的沟槽内设置场板电极的构造。通过利用场板电极使漂移区域中的电场分布变化，例如，能够在维持耐压的状态下，而使漂移区域的杂质浓度增加。因此，能够在维持耐压的状态下，而降低导通电阻。
发明内容
本发明想要解决的课题在于提供一种能够降低导通电阻的半导体装置。
实施方式的半导体装置具备：半导体层，具有第1面和与所述第1面相向的第2面，该半导体层具有：第1沟槽，位于所述第1面一侧，在所述第1面中在第1方向上延伸；第2沟槽，位于所述第1面一侧，在与所述第1方向正交的第2方向上延伸，与所述第1沟槽交叉；第1导电类型的第1半导体区域；第2导电类型的第2半导体区域，位于所述第1半导体区域与所述第1面之间；以及第1导电类型的第3半导体区域，位于所述第2半导体区域与所述第1面之间；栅电极，位于所述第1沟槽中；场板电极，在所述第1沟槽中，位于所述栅电极与所述第2面之间；金属区域，位于所述第2沟槽中，与所述第2半导体区域电连接；栅极绝缘层，位于所述栅电极与所述半导体层之间；场板绝缘层，位于所述场板电极与所述半导体层之间；第1电极，位于所述第1面一侧，与所述第3半导体区域及所述金属区域电连接；以及第2电极，位于所述半导体层的所述第2面一侧。
根据上述结构，提供能够降低导通电阻的半导体装置。
附图说明
图1是第1实施方式的半导体装置的示意俯视图。
图2是第1实施方式的半导体装置的示意剖面图。
图3是第1实施方式的半导体装置的示意剖面图。
图4是第1实施方式的半导体装置的示意剖面图。
图5是第1实施方式的半导体装置的示意俯视图。
图6是第1实施方式的半导体装置的示意俯视图。
图7是比较例的半导体装置的示意剖面图。
图8是第2实施方式的半导体装置的示意剖面图。
图9是第2实施方式的半导体装置的示意剖面图。
图10是第2实施方式的半导体装置的示意俯视图。
图11是第3实施方式的半导体装置的示意剖面图。
图12是第3实施方式的半导体装置的示意俯视图。
(附图标记说明)
10：硅层(半导体层)；12：源电极(第1电极)；14：漏电极(第2电极)；16：栅电极；16a：第1区域；16b：第2区域；18：栅极绝缘层；20：场板电极；22：场板绝缘层；26：接触电极(金属区域)；32：栅极沟槽(第1沟槽)；34：接触沟槽(第2沟槽)；38：漂移区域(第1半导体区域)；40：体区域(body region)(第2半导体区域)；42：源极区域(第3半导体区域)；44：接触区域(第4半导体区域)；100：MOSFET(半导体装置)；200：MOSFET(半导体装置)；300：MOSFET(半导体装置)；P1：第1面；P2：第2面；d1：第1距离；d2：第2距离；t1：第1厚度；t2：第2厚度；w1：第1宽度；w2：第2宽度。
具体实施方式
以下，参照附图说明本发明的实施方式。此外，在以下的说明中，对同一或者类似的部件等附加同一符号，关于说明过一次的部件等，适宜地省略其说明。
另外，在以下的说明中，在使用n+、n、n-以及p+、p、p-的记载的情况下，这些记载表示各导电类型中的杂质浓度的相对的高低。即，n+表示与n相比n型的杂质浓度相对地高，n-表示与n相比n型的杂质浓度相对地低。另外，p+表示与p相比p型的杂质浓度相对地高，p-表示与p相比p型的杂质浓度相对地低。此外，还有将n+型、n-型简记为n型，将p+型、p-型简记为p型的情况。
关于杂质浓度，例如，能够通过SIMS(Secondary Ion Mass Spectrometry，二次离子质谱)测定。另外，例如，还能够根据用SCM(Scanning Capacitance Microscopy，扫描容量显微镜)求出的载流子浓度的高低，判断杂质浓度的相对的高低。另外，例如，能够用SIMS求出杂质区域的宽度、深度等距离。另外，例如，能够根据SCM图像求出杂质区域的宽度、深度等距离。
关于沟槽的深度、绝缘层的厚度等，例如，能够在SIMS、TEM(TransmissionElectron Microscope，透射电子显微镜)的图像上测量。
(第1实施方式)
第1实施方式的半导体装置具备：半导体层，具有第1面和与第1面相向的第2面，该半导体层具有：第1沟槽，位于第1面一侧，在第1面中在第1方向上延伸；第2沟槽，位于第1面一侧，在与第1方向正交的第2方向上延伸，与第1沟槽交叉；第1导电类型的第1半导体区域；第2导电类型的第2半导体区域，位于第1半导体区域与第1面之间；以及第1导电类型的第3半导体区域，位于第2半导体区域与第1面之间；栅电极，位于第1沟槽中；场板电极，在第1沟槽中，位于栅电极与第2面之间；金属区域，位于第2沟槽中，与第2半导体区域电连接；栅极绝缘层，位于栅电极与半导体层之间；场板绝缘层，位于场板电极与半导体层之间；第1电极，位于第1面一侧，与第3半导体区域及金属区域电连接；以及第2电极，位于半导体层的第2面一侧。
第1实施方式的半导体装置是在沟槽内埋入栅电极的纵型晶体管。第1实施方式的半导体装置是纵型功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。第1实施方式的半导体装置是MOSFET100。
以下，以第1导电类型是n型、第2导电类型是p型的情况、即把电子作为载流子的n沟道型的MOSFET的情况为例子进行说明。
图1是第1实施方式的半导体装置的示意俯视图。第1实施方式的MOSFET100具有活性区域101和终端区域102。活性区域101被终端区域102包围。
活性区域101作为在MOSFET100的导通动作时使电流流过的区域发挥功能。终端区域102作为缓和在MOSFET100的截止动作时施加到活性区域101的端部的电场的强度，使MOSFET100的耐压提高的区域发挥功能。
图2、图3、图4是第1实施方式的半导体装置的示意剖面图。图2、图3、图4是MOSFET100的活性区域101的一部分的剖面图。图2是图5的AA’剖面。图3是图5的BB’剖面。图4是图5的CC’剖面。
图5、图6是第1实施方式的半导体装置的示意俯视图。图5、图6是MOSFET100的活性区域101的一部分的俯视图。图5、图6是图2的第1面(图2中的P1)中的俯视图。图5仅示出第1面P1中的沟槽图案。图6示出第1面P1中的MOSFET100的图案。
MOSFET100具备硅层10(半导体层)、源电极12(第1电极)、漏电极14(第2电极)、栅电极16、栅极绝缘层18、场板电极20、场板绝缘层22、中间绝缘层24、接触电极26(金属区域)、层间绝缘层30。
硅层10具有栅极沟槽32(第1沟槽)、接触沟槽34(第2沟槽)、n+型的漏极区域36、n-型的漂移区域38(第1半导体区域)、p型的体区域40(第2半导体区域)、n+型的源极区域42(第3半导体区域)、p+型的接触区域44(第4半导体区域)。
硅层10位于源电极12与漏电极14之间。硅层10具备第1面(图2中“P1”)和第2面(图2中“P2”)。以下，将第1面P1还称为表面，将第2面P2还称为背面。第2面P2与第1面P1相向。
第1方向以及第2方向是与第1面P1平行的方向。另外，第2方向是与第1方向交叉的方向。第2方向是与第1方向垂直的方向。另外，第3方向是与第1面垂直的方向。第3方向是与第1方向以及第2方向垂直的方向。
以下，“深度”是指，将第1面P1作为基准的深度。即，意味着将第1面P1作为基准的第3方向的距离。
硅层10是单结晶的硅(Si)。硅层10的表面是例如相对(100)面倾斜0度以上8度以下的面。
n+型的漏极区域36设置于硅层10内。漏极区域36含有n型杂质。n型杂质是例如磷(P)或者砷(As)。n型杂质的浓度例如是1×1018cm-3以上1×1021cm-3以下。
n-型的漂移区域38设置于硅层10内。漂移区域38设置于漏极区域36与第1面P1之间。漂移区域38设置于漏极区域36上。
漂移区域38含有n型杂质。n型杂质是例如磷(P)或者砷(As)。n型杂质浓度例如是1×1015cm-3以上1×1018cm-3以下。漂移区域38例如是在n+型的漏极区域36上通过外延生长形成的外延生长层。
漂移区域38的第3方向的厚度例如是7μm以上15μm以下。
p型的体区域40设置于硅层10内。体区域40设置于漂移区域38与第1面P1之间。在MOSFET100的导通动作时，在与栅极绝缘层18相接的区域中形成沟道。
体区域40含有p型杂质。p型杂质例如是硼(B)。p型杂质浓度例如是1×1016cm-3以上1×1018cm-3以下。
n+型的源极区域42设置于硅层10内。源极区域42设置于体区域40与第1面P1之间。
源极区域42含有n型杂质。n型杂质是例如磷(P)或者砷(As)。n型杂质浓度例如是1×1019cm-3以上1×1021cm-3以下。
p+型的接触区域44设置于硅层10内。接触区域44设置于体区域40与接触沟槽34之间。
接触区域44在接触沟槽34的底部与接触电极26相接。接触区域44与栅极绝缘层18相接。
接触区域44含有p型杂质。p型杂质例如是硼(B)。p型杂质浓度例如是1×1019cm-3以上1×1021cm-3以下。
接触区域44的p型杂质浓度高于体区域40的p型杂质浓度。通过提高p型杂质浓度，接触电极26与接触区域44之间的接触电阻降低。
栅极沟槽32存在于硅层10中。栅极沟槽32位于硅层10的第1面P1一侧。栅极沟槽32是形成于硅层10的槽。
栅极沟槽32贯通体区域40到达漂移区域38。栅极沟槽32的深度例如是4μm以上6μm以下。
接触沟槽34存在于硅层10中。接触沟槽34位于硅层10的第1面P1一侧。接触沟槽34是形成于硅层10的槽。
接触沟槽34的深度比栅极沟槽32的深度浅。第2面至栅极沟槽32的第1距离(图3中的d1)小于第2面至接触沟槽34的第2距离(图3中的d2)。
接触沟槽34比体区域40浅。第2距离(图3中的d2)大于第2面至体区域40的第3距离(图3中的d3)。
栅极沟槽32如图5所示，在第1面P1中，在第1方向上延伸。栅极沟槽32在第2方向上以一定的间距反复配置。栅极沟槽32的反复间距例如是1μm以上5μm以下。
接触沟槽34如图5所示，在第1面P1中，在第2方向上延伸。接触沟槽34在第1方向上以一定的间距反复配置。接触沟槽34与栅极沟槽32交叉。
栅极沟槽32的第2方向的第1宽度(图5中的w1)大于接触沟槽34的第1方向的第2宽度(图5中的w2)。第1宽度W1例如是第2宽度W2的2倍以上5倍以下。
栅电极16设置于栅极沟槽32内。栅电极16例如是含有n型杂质或者p型杂质的多晶硅。
栅极绝缘层18设置于栅电极16与硅层10之间。栅极绝缘层18设置于栅电极16与体区域40之间。栅极绝缘层18设置于栅电极16与漂移区域38之间。栅极绝缘层18设置于栅电极16与源极区域42之间。栅极绝缘层18设置于栅电极16与接触电极26之间。栅极绝缘层18例如是氧化硅。
场板电极20设置于栅极沟槽32内。场板电极20设置于栅电极16与第2面P2之间。场板电极20例如是含有n型杂质或者p型杂质的多晶硅。
场板电极20在第1方向上延伸。
场板电极20具备在MOSFET100的截止动作时，使漂移区域38内的电场分布变化，使MOSFET100的耐压提高的功能。
场板绝缘层22设置于场板电极20与硅层10之间。场板绝缘层22设置于场板电极20与漂移区域38之间。场板绝缘层22例如是氧化硅。
场板绝缘层22的厚度例如比栅极绝缘层18的厚度厚。场板绝缘层22的厚度例如是栅极绝缘层18的厚度的5倍以上30倍以下。
中间绝缘层24设置于栅电极16与场板电极20之间。中间绝缘层24具有使栅电极16和场板电极20电分离的功能。
接触电极26设置于接触沟槽34中。接触电极26在接触沟槽34的底面处与接触区域44相接。接触电极26在接触沟槽34的侧面处与源极区域42相接。接触电极26与源电极12电连接。接触电极26例如与源电极12相接。
接触电极26在第1面P1中在第2方向上延伸。接触电极26在第1面P1中与栅电极16交叉。
接触电极26具有对源电极12和体区域40进行电连接的功能。
接触电极26是金属。接触电极26例如是钨、钛、氮化钛、或者铝。
此外，接触电极26还能够与源电极12同时形成。在该情况下，例如，接触电极26和源电极12由连续的同一的材料形成。在该情况下，接触电极26是源电极12的一部分。
层间绝缘层30设置于栅电极16与源电极12之间。层间绝缘层30具备使栅电极16和源电极12电分离的功能。层间绝缘层30例如是氧化硅。
源电极12设置于硅层10的第1面P1一侧。源电极12设置于硅层10的第1面P1上。源电极12与源极区域42和体区域40电连接。源电极12与源极区域42相接。
源电极12与场板电极20使用未图示的接触构造电连接。
源电极12是金属电极。源电极12例如是钛(Ti)和铝(Al)的层叠膜。
漏电极14设置于硅层10的第2面P2一侧。漏电极14设置于硅层10的第2面P2上。漏电极14与漏极区域36电连接。漏电极14与漏极区域36相接。
漏电极14是金属电极。漏电极14例如是由钛(Ti)、铝(Al)、镍(Ni)、铜(Cu)、银(Ag)、金(Au)等形成的层叠膜。
以下，说明第1实施方式的半导体装置的作用以及效果。
图7是比较例的半导体装置的示意剖面图。比较例的半导体装置是在沟槽内埋入栅电极的纵型晶体管。比较例的半导体装置是MOSFET900。图7是与第1实施方式的图2对应的图。
MOSFET900在将接触沟槽34设置在栅极沟槽32之间且与栅极沟槽32平行地在第1方向上延伸这点上与第1实施方式的MOSFET100不同。
在纵型晶体管中，耐压和导通电阻处于折衷的关系。即，在为了使导通电阻降低而使漂移区域的杂质浓度增加时，耐压降低。相逆地，在为了使耐压提高而使漂移区域的杂质浓度降低时，导通电阻增大。
在MOSFET900中，为了改善耐压和导通电阻的折衷关系，在栅极沟槽32中，设置场板电极20。通过利用场板电极20使漂移区域38中的电场分布变化，例如，能够在维持耐压的状态下使漂移区域38的n型杂质浓度增加。因此，能够在维持耐压的状态下降低导通电阻。
进而，为了降低导通电阻，例如，考虑缩小栅极沟槽32的第2方向的反复间距。即，考虑缩小相邻的2个栅极沟槽32的距离。通过缩小相邻的2个栅极沟槽32的距离，2个栅极沟槽32之间的漂移区域38的耗尽化更易于发展。因此，能够使漂移区域38的n型杂质浓度进一步增加。
但是，在MOSFET900中，在第2方向上相邻的2个栅极沟槽32之间，设置接触沟槽34。在接触沟槽34的底部，存在p型杂质浓度高的接触区域44。例如，在栅极沟槽32和接触沟槽34的距离接近时，由于接触区域44的p型杂质，存在与栅电极16相向的体区域40的p型杂质浓度上升，MOSFET900的阈值电压上升的可能性。
在MOSFET900中缩小栅极沟槽32的间距时，例如，由于光刻工序的对位偏移，栅极沟槽32和接触区域44的距离出现偏差。由此，针对每个产品，阈值电压出现偏差，成为问题。因此，在MOSFET900中，难以缩小栅极沟槽32的间距。
另外，接触区域44还作为在产生雪崩击穿时，使产生的空穴逃逸到源电极12的低电阻路径发挥功能。雪崩击穿易于在栅极沟槽32附近产生。因此，在假设由于光刻工序的对位偏移，栅极沟槽32和接触区域44的距离变大时，存在雪崩耐量降低的可能性。
因此，在MOSFET900中，存在雪崩耐量由于光刻工序的对位偏移而变动的可能性。
在第1实施方式的MOSFET100中，在与栅极沟槽32正交的方向上配置接触沟槽34。因此，即使在光刻工序中产生对位偏移，接触区域44与栅极沟槽32之间的相对的位置关系也不变动。因此，能够缩小栅极沟槽32的间距。因此，相比于MOSFET900，能够进一步降低导通电阻。另外，能够抑制雪崩耐量的变动。
以上，根据第1实施方式，可实现能够降低导通电阻的MOSFET。另外，可实现能够抑制雪崩耐量的变动的MOSFET。
(第2实施方式)
第2实施方式的半导体装置在栅电极与半导体层之间的栅极绝缘层的第1厚度比栅电极与金属区域之间的栅极绝缘层的第2厚度薄这点上，与第1实施方式的半导体装置不同。另外，第2实施方式的半导体装置在栅电极的与半导体层相向的部分的第2方向的宽度大于栅电极的与金属区域相向的部分的第2方向的宽度这点上，与第1实施方式的半导体装置不同。以下，关于与第1实施方式的半导体装置重复的内容，有时省略一部分记述。
第2实施方式的半导体装置是在沟槽内埋入栅电极的纵型晶体管。第2实施方式的半导体装置是纵型功率MOSFET。第2实施方式的半导体装置是MOSFET200。
图8、图9是第2实施方式的半导体装置的示意剖面图。图8是与第1实施方式的图2对应的图。图9是与第1实施方式的图3对应的图。
图10是第2实施方式的半导体装置的示意俯视图。图10是与第1实施方式的图6对应的图。
MOSFET200具备硅层10(半导体层)、源电极12(第1电极)、漏电极14(第2电极)、栅电极16、栅极绝缘层18、场板电极20、场板绝缘层22、中间绝缘层24、接触电极26(金属区域)、层间绝缘层30。
硅层10具有栅极沟槽32(第1沟槽)、接触沟槽34(第2沟槽)、n+型的漏极区域36、n-型的漂移区域38(第1半导体区域)、p型的体区域40(第2半导体区域)、n+型的源极区域42(第3半导体区域)、p+型的接触区域44(第4半导体区域)。
MOSFET200的栅极绝缘层18具备第2方向的厚度不同的部分。栅电极16与硅层10之间的栅极绝缘层18的第1厚度(图10中的t1)比栅电极16与接触电极26之间的栅极绝缘层18的第2厚度(图10中的t2)薄。第2厚度t2例如是第1厚度t1的2倍以上10倍以下。
MOSFET200的栅电极16具备第2方向的宽度不同的部分。栅电极16的与硅层10相向的部分的第2方向的宽度(图10中的w3)大于栅电极16的与接触电极26相向的部分的第2方向的宽度(图10中的w4)。栅电极16在与接触电极26相向的区域中窄。宽度W4例如是宽度W3的10％以上90％以下。
在MOSFET200中，栅极沟槽32和接触沟槽34交叉的区域的栅极绝缘层18厚。另外，栅极沟槽32和接触沟槽34交叉的区域的栅电极16窄。
例如，在形成栅极绝缘层18时，通过对栅极绝缘层18选择性地进行构图，能够使栅极绝缘层18的一部分变厚。另外，例如，在加工栅电极16时，通过对栅电极16选择性地进行构图，能够使栅电极16的一部分变窄。
在栅极沟槽32和接触沟槽34交叉的区域中，在体区域40中不形成晶体管的沟道。因此，即使该区域的栅极绝缘层18厚，也不会影响晶体管的导通电流。另外，即使该区域的栅电极16窄，也不会影响晶体管的导通电流。
另一方面，通过栅极绝缘层18的一部分厚且栅电极16的一部分窄，MOSFET200的栅极电容降低。因此，MOSFET200的开关损失降低。
根据使MOSFET200的开关损失降低的观点，第2厚度t2优选为第1厚度t1的2倍以上，更优选为3倍以上。另外，根据使MOSFET200的开关损失降低的观点，宽度W4优选为宽度W3的90％以下，更优选为70％以下，进一步优选为50％以下。
以上，根据第2实施方式，与第1实施方式同样地，可实现能够降低导通电阻的MOSFET。另外，可实现能够抑制雪崩耐量的变动的MOSFET。另外，可实现能够降低开关损失的MOSFET。
(第3实施方式)
第3实施方式的半导体装置在栅电极在第1沟槽中具有在第2方向上相互分离的第1区域和第2区域这点上，与第1实施方式的半导体装置不同。以下，关于与第1实施方式的半导体装置重复的内容，有时省略一部分记述。
第3实施方式的半导体装置是在沟槽内埋入栅电极的纵型晶体管。第3实施方式的半导体装置是纵型功率MOSFET。第3实施方式的半导体装置是MOSFET300。
图11是第3实施方式的半导体装置的示意剖面图。图11是与第1实施方式的图2对应的图。
图12是第3实施方式的半导体装置的示意俯视图。图12是与第1实施方式的图6对应的图。
MOSFET300具备硅层10(半导体层)、源电极12(第1电极)、漏电极14(第2电极)、栅电极16、栅极绝缘层18、场板电极20、场板绝缘层22、中间绝缘层24、接触电极26(金属区域)、层间绝缘层30。栅电极16具有第1区域16a和第2区域16b。
硅层10具有栅极沟槽32(第1沟槽)、接触沟槽34(第2沟槽)、n+型的漏极区域36、n-型的漂移区域38(第1半导体区域)、p型的体区域40(第2半导体区域)、n+型的源极区域42(第3半导体区域)、p+型的接触区域44(第4半导体区域)。
栅电极16具有第1区域16a和第2区域16b。第1区域16a和第2区域16b在栅极沟槽32中在第2方向上分离。第1区域16a和第2区域16b在第1方向上延伸。第1区域16a和第2区域16b通过中间绝缘层24分离。
通过栅电极16被分离成第1区域16a和第2区域16b，MOSFET300的栅极电容降低。因此，MOSFET300的开关损失降低。
以上，根据第3实施方式，与第1实施方式同样地，可实现能够降低导通电阻的MOSFET。另外，可实现能够抑制雪崩耐量的变动的MOSFET。另外，可实现能够降低开关损失的MOSFET。
以上，在第1至第3实施方式中，以第1导电类型是n型、第2导电类型是p型的情况为例子进行了说明，但还能够成为第1导电类型是p型、第2导电类型是n型的结构。
另外，在第1至第3实施方式中，作为半导体材料以硅为例子进行了说明，但还能够使用碳化硅(SiC)、氮化镓(GaN)等其他半导体材料。
说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，未意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，能够在不脱离发明的要旨的范围内，进行各种省略、置换、变更。例如，也可以将一个实施方式的构成要素与其他实施方式的构成要素置换或者变更。这些实施方式和其变形包含于发明的范围、要旨，并且包含于权利要求书记载的发明和其均等的范围。
此外，能够将上述实施方式总结为以下的技术方案。
技术方案1.
一种半导体装置，具备：
半导体层，具有第1面和与所述第1面相向的第2面，该半导体层具有：第1沟槽，位于所述第1面一侧，在所述第1面中在第1方向上延伸；第2沟槽，位于所述第1面一侧，在与所述第1方向正交的第2方向上延伸，与所述第1沟槽交叉；第1导电类型的第1半导体区域；第2导电类型的第2半导体区域，位于所述第1半导体区域与所述第1面之间；以及第1导电类型的第3半导体区域，位于所述第2半导体区域与所述第1面之间；
栅电极，位于所述第1沟槽中；
场板电极，在所述第1沟槽中，位于所述栅电极与所述第2面之间；
金属区域，位于所述第2沟槽中，与所述第2半导体区域电连接；
栅极绝缘层，位于所述栅电极与所述半导体层之间；
场板绝缘层，位于所述场板电极与所述半导体层之间；
第1电极，位于所述第1面一侧，与所述第3半导体区域及所述金属区域电连接；以及
第2电极，位于所述半导体层的所述第2面一侧。
技术方案2.
在技术方案1所述的半导体装置中，
所述第2面至所述第1沟槽的第1距离小于所述第2面至所述第2沟槽的第2距离。
技术方案3.
在技术方案2所述的半导体装置中，
所述第2距离大于所述第2面至所述第2半导体区域的第3距离。
技术方案4.
在技术方案1至技术方案3中的任意一项所述的半导体装置中，
所述半导体层具有设置于所述第2半导体区域与所述第2沟槽之间且第2导电类型的杂质浓度比所述第2半导体区域高的第4半导体区域。
技术方案5.
在技术方案4所述的半导体装置中，
所述第4半导体区域与所述栅极绝缘层相接。
技术方案6.
在技术方案4或者技术方案5所述的半导体装置中，
所述金属区域在所述第2沟槽的底面处，与所述第4半导体区域相接。
技术方案7.
在技术方案6所述的半导体装置中，
所述金属区域在所述第2沟槽的侧面处，与所述第3半导体区域相接。
技术方案8.
在技术方案1至技术方案7中的任意一项所述的半导体装置中，
所述金属区域是所述第1电极的一部分。
技术方案9.
在技术方案1至技术方案8中的任意一项所述的半导体装置中，
所述第1沟槽的所述第2方向的第1宽度大于所述第2沟槽的所述第1方向的第2宽度。
技术方案10.
在技术方案1至技术方案9中的任意一项所述的半导体装置中，
所述栅电极与所述半导体层之间的所述栅极绝缘层的第1厚度比所述栅电极与所述金属区域之间的所述栅极绝缘层的第2厚度薄。
技术方案11.
在技术方案10所述的半导体装置中，
所述第2厚度是所述第1厚度的2倍以上。
技术方案12.
在技术方案1至技术方案11中的任意一项所述的半导体装置中，
所述栅电极的与所述半导体层相向的部分的所述第2方向的宽度大于所述栅电极的与所述金属区域相向的部分的所述第2方向的宽度。
技术方案13.
在技术方案1至技术方案12中的任意一项所述的半导体装置中，
所述栅电极在所述第1沟槽中，具有在所述第2方向上相互分离的第1区域和第2区域。
技术方案14.
在技术方案1至技术方案13中的任意一项所述的半导体装置中，
所述场板绝缘层的厚度比所述栅极绝缘层的厚度厚。
技术方案15.
在技术方案1至技术方案14中的任意一项所述的半导体装置中，
所述半导体层是硅。
技术方案16.
在技术方案1至技术方案15中的任意一项所述的半导体装置中，
所述第1导电类型是n型。

Claims (15)

1.一种半导体装置，具备：
半导体层，具有第1面和与所述第1面相向的第2面，该半导体层具有：第1沟槽，位于所述第1面一侧，在所述第1面中在第1方向上延伸；第2沟槽，位于所述第1面一侧，在与所述第1方向正交的第2方向上延伸，与所述第1沟槽交叉；第1导电类型的第1半导体区域；第2导电类型的第2半导体区域，位于所述第1半导体区域与所述第1面之间；以及第1导电类型的第3半导体区域，位于所述第2半导体区域与所述第1面之间；
栅电极，位于所述第1沟槽中；
场板电极，在所述第1沟槽中，位于所述栅电极与所述第2面之间；
金属区域，位于所述第2沟槽中，与所述第2半导体区域电连接；
栅极绝缘层，位于所述栅电极与所述半导体层之间；
场板绝缘层，位于所述场板电极与所述半导体层之间；
第1电极，位于所述第1面一侧，与所述第3半导体区域及所述金属区域电连接；以及
第2电极，位于所述半导体层的所述第2面一侧，
所述栅电极的第1部分在所述第2方向上被所述第3半导体区域夹住，
所述栅电极的第2部分在所述第2方向上被所述金属区域夹住，
所述栅电极的所述第1部分的所述第2方向的宽度大于所述栅电极的所述第2部分的所述第2方向的宽度，
所述金属区域在所述第2部分的所述第2方向上与所述栅极绝缘层相接。
2.根据权利要求1所述的半导体装置，其中，
所述第2面至所述第1沟槽的第1距离小于所述第2面至所述第2沟槽的第2距离。
3.根据权利要求2所述的半导体装置，其中，
所述第2距离大于所述第2面至所述第2半导体区域的第3距离。
4.根据权利要求1至3中的任意一项所述的半导体装置，其中，
所述半导体层具有设置于所述第2半导体区域与所述第2沟槽之间且第2导电类型的杂质浓度比所述第2半导体区域高的第4半导体区域。
5.根据权利要求4所述的半导体装置，其中，
所述第4半导体区域与所述栅极绝缘层相接。
6.根据权利要求4或者5所述的半导体装置，其中，
所述金属区域在所述第2沟槽的底面处与所述第4半导体区域相接。
7.根据权利要求6所述的半导体装置，其中，
所述金属区域在所述第2沟槽的侧面处与所述第3半导体区域相接。
8.根据权利要求1至7中的任意一项所述的半导体装置，其中，
所述金属区域是所述第1电极的一部分。
9.根据权利要求1至8中的任意一项所述的半导体装置，其中，
所述第1沟槽的所述第2方向的第1宽度大于所述第2沟槽的所述第1方向的第2宽度。
10.根据权利要求1至9中的任意一项所述的半导体装置，其中，
所述栅电极的所述第1部分与所述半导体层之间的所述栅极绝缘层的第1厚度比所述栅电极的所述第2部分与所述金属区域之间的所述栅极绝缘层的第2厚度薄。
11.根据权利要求10所述的半导体装置，其中，
所述第2厚度是所述第1厚度的2倍以上。
12.根据权利要求1至11中的任意一项所述的半导体装置，其中，
所述栅电极在所述第1沟槽中具有在所述第2方向上相互分离的第1区域和第2区域。
13.根据权利要求1至12中的任意一项所述的半导体装置，其中，
所述场板绝缘层的厚度比所述栅极绝缘层的厚度厚。
14.根据权利要求1至13中的任意一项所述的半导体装置，其中，
所述半导体层是硅。
15.根据权利要求1至14中的任意一项所述的半导体装置，其中，
所述第1导电类型是n型。
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