CN110911470B - 半导体装置 - Google Patents

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Abstract

实施方式的半导体装置具备：具有第1面和第2面的碳化硅层、第1面侧的第1电极、第2面侧的第2电极、第1导电型的第1碳化硅区域、第1碳化硅区域与第1面之间的第2导电型的第2碳化硅区域及第3碳化硅区域、第1碳化硅区域与第2碳化硅区域之间的第1导电型浓度比第1碳化硅区域高的第5碳化硅区域、第1碳化硅区域与第3碳化硅区域之间的第1导电型浓度比第1碳化硅区域高的第6碳化硅区域、第5碳化硅区域与第6碳化硅区域之间的第1导电型浓度比第5碳化硅区域及第6碳化硅区域低的第7碳化硅区域、第7碳化硅区域与第1面之间的和第1电极接触的第1导电型的第8碳化硅区域、栅极电极、以及栅极绝缘层。

Description

半导体装置
相关申请的交叉引用
本申请享受以日本专利申请2018－173141号(申请日：2018年9月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式主要涉及半导体装置。
背景技术
作为下一代的半导体设备用的材料，碳化硅备受期待。碳化硅与硅相比，具有带隙为3倍、击穿电场强度为约10倍、热传导率为约3倍这样的良好的物理性能。如果利用该特性，则例如能够实现高耐压、低损失且能够高温动作的MOSFET(Metal OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。
使用碳化硅的纵型MOSFET具有pn结二极管作为体二极管。例如，MOSFET被用作与电感性负载连接的开关元件。在该情况下，即使在MOSFET截止时，也能够通过使用体二极管来使得流过回流电流。
但是，如果使用体二极管来使得流过回流电流，则有因载流子的再结合能(日语：再結合エネルギー)而使得层叠缺陷在碳化硅层中生长，MOSFET的导通电阻增大的问题。MOSFET的导通电阻的增大导致MOSFET的可靠性的降低。
发明内容
实施方式提供能够提高可靠性的半导体装置。
实施方式的半导体装置具备：碳化硅层，具有第1面和与第1面对置的第2面；第1电极，设置在碳化硅层的第1面侧；第2电极，设置在碳化硅层的第2面侧；碳化硅层中的第1导电型的第1碳化硅区域；第2导电型的第2碳化硅区域，设置在第1碳化硅区域与第1面之间，具有与第1面接触的第1部分；第2导电型的第3碳化硅区域，设置在第1碳化硅区域与第1面之间，与第2碳化硅区域分离；第1导电型的第4碳化硅区域，设置在第2碳化硅区域与第1面之间，与第1电极接触；第1导电型的第5碳化硅区域，设置在第1碳化硅区域与第2碳化硅区域之间，第1导电型杂质浓度比第1碳化硅区域高；第1导电型的第6碳化硅区域，设置在第1碳化硅区域与第3碳化硅区域之间，第1导电型杂质浓度比第1碳化硅区域高；第1导电型的第7碳化硅区域，设置在第5碳化硅区域与第6碳化硅区域之间，第1导电型杂质浓度比第5碳化硅区域以及第6碳化硅区域低；第1导电型的第8碳化硅区域，设置在第7碳化硅区域与第1面之间，与第1电极接触；栅极电极，设置在碳化硅层的第1面侧，与第2碳化硅区域的第1部分对置；以及栅极绝缘层，设置在栅极电极与第1部分之间。
附图说明
图1是第1实施方式的半导体装置的示意截面图。
图2是第1实施方式的半导体装置的示意俯视图。
图3是第1实施方式的半导体装置的示意俯视图。
图4是第1实施方式的半导体装置的制造中途的示意截面图。
图5是第1实施方式的半导体装置的制造中途的示意截面图。
图6是第1实施方式的半导体装置的制造中途的示意截面图。
图7是第1实施方式的半导体装置的制造中途的示意截面图。
图8是第1实施方式的半导体装置的等价电路图。
图9是第1实施方式的半导体装置的作用以及效果的说明图。
图10是第1实施方式的半导体装置的作用以及效果的说明图。
图11A、11B是第1实施方式的半导体装置的作用以及效果的说明图。
图12是第2实施方式的半导体装置的示意截面图。
图13是第2实施方式的半导体装置的制造中途的示意截面图。
图14是第2实施方式的半导体装置的制造中途的示意截面图。
图15是第3实施方式的半导体装置的示意截面图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，在以下的说明中，对相同或类似的部件等附加相同的标号，关于说明过一次的部件等，有时适当省略其说明。
此外，以下的说明中，n+、n、n－以及p+、p、p－的标记表示各导电型中的杂质浓度的相对高低。即n+表示与n相比n型杂质浓度相对高，n－表示与n相比n型杂质浓度相对低。此外，p+表示与p相比p型杂质浓度相对高，p－表示与p相比p型杂质浓度相对低。另外，也有将n+型、n－型简单记为n型、将p+型、p－型简单记为p型的情况。
关于杂质浓度，例如可以通过SIMS(Secondary Ion Mass Spectrometry：二次离子质谱仪)测定。此外，杂质浓度的相对高低例如也可以根据由SCM(Scanning CapacitanceMicroscopy：扫描电容显微镜)求出的载流子浓度的高低来判断。可以认为杂质浓度的相对高低与载流子浓度的相对高低一致。此外，杂质区域的深度、厚度等距离例如可以用SIMS求出。此外。杂质区域的深度、厚度、宽度、间隔等距离例如可以根据SCM像与AFM(AtomicForce Microscope)像的合成图像来求出。
(第1实施方式)
图1是第1实施方式的半导体装置的示意截面图。图2、图3是第1实施方式的半导体装置的示意俯视图。图2是表示碳化硅层表面的碳化硅区域的图案的图。图3是在图2上重叠了栅极电极的图案的图。图1是图2以及图3的AA’截面图。
第1实施方式的半导体装置是使用碳化硅的平面栅极型的纵型MOSFET100。第1实施方式的MOSFET100例如是通过离子注入来形成体区域和源极区域的双注入MOSFET(Double Implantation MOSFET即DIMOSFET)。此外，第1实施方式的半导体装置中，作为内置二极管而具备SBD(Schottky Barrier Diode，肖特基势垒二极管)。
以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET100是以电子为载流子的纵型的n沟道型MOSFET。
MOSFET100具备碳化硅层10、源极电极12(第1电极)、漏极电极14(第2电极)、栅极绝缘层16、栅极电极18、层间绝缘层20。
在碳化硅层10中，具备n+型的漏极区域22、n－型的漂移区域24(第1碳化硅区域)、p型的第1体区域26a(第2碳化硅区域)、p型的第2体区域26b(第3碳化硅区域)、p型的第3体区域26c(第10碳化硅区域)、p型的第4体区域26d、n+型的第1源极区域28a(第4碳化硅区域)、n+型的第2源极区域28b、n+型的第3源极区域28c、n+型的第4源极区域28d、n+型的第1n型区域30a、n+型的第2n型区域30b、p+型的第1体接触区域32a、p+型的第2体接触区域32b、p+型的第3体接触区域32c、p+型的第4体接触区域32d、n型的第1高浓度区域34a(第5碳化硅区域)、n型的第2高浓度区域34b(第6碳化硅区域)、n型的第3高浓度区域34c、n型的第4高浓度区域34d、n－型的第1低浓度区域36a(第7碳化硅区域)、n－型的第2低浓度区域36b(第9碳化硅区域)、n－型的第3低浓度区域36c、n－型的SBD阴极区域38(第8碳化硅区域)、n－型的第1JFET区域40a(第11碳化硅区域)、n－型的第2JFET区域40b。
碳化硅层10设置在源极电极12与漏极电极14之间。碳化硅层10设置在栅极电极18与漏极电极14之间。碳化硅层10是单结晶的SiC。碳化硅层10例如是4H－SiC。
碳化硅层10具备第1面(图1中“P1”)和第2面(图1中“P2”)。以下，有将第1面称为表面、将第2面称为背面的情况。另外，以下，“深度”是指以第1面为基准的深度。
第1面P1例如是相对于(0001)面倾斜0度以上且8度以下的面。此外，第2面P2例如是相对于(000－1)面倾斜0度以上且8度以下的面。(0001)面被称为硅面。(000－1)面被称为碳面。
n+型的漏极区域22设置在碳化硅层10的背面侧。漏极区域22例如包含氮(N)作为n型杂质。漏极区域22的n型杂质浓度例如是1×1018cm－3以上且1×1021cm－3以下。
n－型的漂移区域24设置在漏极区域22与第1面P1之间。n－型的漂移区域24设置在源极电极12与漏极电极14之间。n－型的漂移区域24设置在栅极电极18与漏极电极14之间。
n－型的漂移区域24设置在漏极区域22上。漂移区域24例如包含氮(N)作为n型杂质。漂移区域24的n型杂质浓度比漏极区域22的n型杂质浓度低。漂移区域24的n型杂质浓度例如是4×1014cm－3以上且1×1017cm－3以下。漂移区域24的厚度例如是5μm以上且150μm以下。
p型的第1体区域26a、第2体区域26b、第3体区域26c、以及第4体区域26d设置在漂移区域24与第1面P1之间。第1体区域26a、第2体区域26b、第3体区域26c以及第4体区域26d分别分离。第1体区域26a、第2体区域26b、第3体区域26c以及第4体区域26d作为MOSFET100的沟道区域发挥功能。
第1体区域26a、第2体区域26b、第3体区域26c以及第4体区域26d例如包含铝(Al)作为p型杂质。第1体区域26a、第2体区域26b、第3体区域26c以及第4体区域26d的p型杂质浓度例如是1×1017cm－3以上且5×1017cm－3以下。
第1体区域26a、第2体区域26b、第3体区域26c以及第4体区域26d的深度例如是0.3μm以上且0.8μm以下。
第1体区域26a、第2体区域26b、第3体区域26c以及第4体区域26d被固定为源极电极12的电位。
第1体区域26a具有与第1面P1接触的第1部分(图1中“B1”)和与第1面P1接触的第2部分(图1中“B2”)。
n+型的第1源极区域28a设置在第1体区域26a与第1面P1之间。n+型的第2源极区域28b设置在第2体区域26b与第1面P1之间。n+型的第3源极区域28c设置在第3体区域26c与第1面P1之间。n+型的第4源极区域28d设置在第4体区域26d与第1面P1之间。
第1源极区域28a、第2源极区域28b、第3源极区域28c以及第4源极区域28d例如包含磷(P)作为n型杂质。第1源极区域28a、第2源极区域28b、第3源极区域28c以及第4源极区域28d的n型杂质浓度比漂移区域24的n型杂质浓度高。
第1源极区域28a、第2源极区域28b、第3源极区域28c以及第4源极区域28d的n型杂质浓度例如是1×1019cm－3以上且1×1021cm－3以下。第1源极区域28a、第2源极区域28b、第3源极区域28c以及第4源极区域28d的深度比第1体区域26a、第2体区域26b、第3体区域26c以及第4体区域26d的深度浅，例如是0.1μm以上且0.3μm以下。
第1源极区域28a、第2源极区域28b、第3源极区域28c以及第4源极区域28d与源极电极12接触。第1源极区域28a、第2源极区域28b、第3源极区域28c以及第4源极区域28d与源极电极12之间的接合例如为欧姆接合。
第1源极区域28a、第2源极区域28b、第3源极区域28c以及第4源极区域28d被固定为源极电极12的电位。
n+型的第1n型区域30a设置在第1体区域26a与第1面P1之间。n+型的第2n型区域30b设置在第2体区域26b与第1面P1之间。
第1n型区域30a以及第2n型区域30b例如包含磷(P)作为n型杂质。第1n型区域30a以及第2n型区域30b的n型杂质浓度与第1源极区域28a、第2源极区域28b、第3源极区域28c以及第4源极区域28d的n型杂质浓度相等。
p+型的第1体接触区域32a设置在第1体区域26a与第1面P1之间。p+型的第2体接触区域32b设置在第2体区域26b与第1面P1之间。p+型的第3体接触区域32c设置在第3体区域26c与第1面P1之间。p+型的第4体接触区域32d设置在第4体区域26d与第1面P1之间。
第1体接触区域32a、第2体接触区域32b、第3体接触区域32c以及第4体接触区域32d的p型杂质的杂质浓度比第1体区域26a、第2体区域26b、第3体区域26c以及第4体区域26d的p型杂质的杂质浓度高。
第1体接触区域32a、第2体接触区域32b、第3体接触区域32c以及第4体接触区域32d例如包含铝(Al)作为p型杂质。第1体接触区域32a、第2体接触区域32b、第3体接触区域32c以及第4体接触区域32d的p型杂质浓度例如是1×1019cm－3以上且1×1021cm－3以下。
第1体接触区域32a、第2体接触区域32b、第3体接触区域32c以及第4体接触区域32d的深度例如是0.3μm以上且0.6μm以下。
第1体接触区域32a、第2体接触区域32b、第3体接触区域32c以及第4体接触区域32d与源极电极12接触。
n型的第1高浓度区域34a设置在漂移区域24与第1体区域26a之间。n型的第2高浓度区域34b设置在漂移区域24与第2体区域26b之间。n型的第3高浓度区域34c设置在漂移区域24与第3体区域26c之间。n型的第4高浓度区域34d设置在漂移区域24与第4体区域26d之间。
第1高浓度区域34a例如位于第1体区域26a的靠第2体区域26b侧的端部及端部附近与漂移区域24之间。第2高浓度区域34b例如位于第2体区域26b的靠第1体区域26a侧的端部及端部附近与漂移区域24之间。
第1高浓度区域34a例如位于第1体区域26a的和第1面P1接触的第2部分B2与漂移区域24之间。第2高浓度区域34b例如位于第2体区域26b的和第1面P1接触的部分与漂移区域24之间。
第1高浓度区域34a的第2方向的宽度例如与第1体区域26a的第2方向的宽度实质上相同。第2高浓度区域34b的第2方向的宽度例如与第2体区域26b的第2方向的宽度实质上相同。
第1高浓度区域34a、第2高浓度区域34b、第3高浓度区域34c以及第4高浓度区域34d例如包含氮(N)作为n型杂质。
第1高浓度区域34a、第2高浓度区域34b、第3高浓度区域34c以及第4高浓度区域34d的n型杂质浓度比漂移区域24的n型杂质浓度高。
第1高浓度区域34a、第2高浓度区域34b、第3高浓度区域34c以及第4高浓度区域34d的n型杂质浓度例如是5×1016cm－3以上且2×1017cm－3以下。第1高浓度区域34a、第2高浓度区域34b、第3高浓度区域34c以及第4高浓度区域34d的厚度例如是0.5μm以上且2μm以下。
n－型的第1低浓度区域36a设置在第1高浓度区域34a与第2高浓度区域34b之间。n－型的第2低浓度区域36b设置在第3高浓度区域34c与第1高浓度区域34a之间。n－型的第3低浓度区域36c设置在第2高浓度区域34b与第4高浓度区域34d之间。
第1低浓度区域36a、第2低浓度区域36b以及第3低浓度区域36c和第1高浓度区域34a、第2高浓度区域34b、第3高浓度区域34c以及第4高浓度区域34d位于与第1面P1平行的同一平面(图1中“Px”)内。第1低浓度区域36a、第2低浓度区域36b、第3低浓度区域36c、第1高浓度区域34a、第2高浓度区域34b、第3高浓度区域34c以及第4高浓度区域34d沿第1方向延伸。第1方向与第1面P1平行。
第1低浓度区域36a、第2低浓度区域36b以及第3低浓度区域36c例如包含氮(N)作为n型杂质。
第1低浓度区域36a、第2低浓度区域36b以及第3低浓度区域36c的n型杂质浓度比第1高浓度区域34a、第2高浓度区域34b、第3高浓度区域34c以及第4高浓度区域34d的n型杂质浓度低。第1低浓度区域36a、第2低浓度区域36b以及第3低浓度区域36c的n型杂质浓度是第1高浓度区域34a、第2高浓度区域34b、第3高浓度区域34c以及第4高浓度区域34d的n型杂质浓度的例如5％以上且80％以下。
第1低浓度区域36a、第2低浓度区域36b以及第3低浓度区域36c的n型杂质浓度例如比漂移区域24的n型杂质浓度高。
第1低浓度区域36a、第2低浓度区域36b以及第3低浓度区域36c的n型杂质浓度例如是1×1016cm－3以上且2×1017cm－3以下。
n－型的SBD阴极区域38设置在第1低浓度区域36a与第1面P1之间。SBD阴极区域38设置在第1体区域26a与第2体区域26b之间。
SBD阴极区域38与源极电极12接触。SBD阴极区域38与源极电极12之间的接合为肖特基接合。
SBD阴极区域38在与源极电极12之间形成SBD。源极电极12作为SBD的阳极发挥功能，SBD阴极区域38作为SBD的阴极发挥功能。
SBD阴极区域38例如包含氮(N)作为n型杂质。SBD阴极区域38的n型杂质浓度例如比漂移区域24的n型杂质浓度高。
SBD阴极区域38的n型杂质浓度例如是第1低浓度区域36a、第2低浓度区域36b以及第3低浓度区域36c的n型杂质浓度以上。
SBD阴极区域38的n型杂质浓度例如是1×1016cm－3以上且2×1017cm－3以下。
n－型的第1JFET区域40a设置在第2低浓度区域36b与第1面P1之间。n－型的第2JFET区域40b设置在第3低浓度区域36c与第1面P1之间。
第1JFET区域40a设置在栅极电极18与第2低浓度区域36b之间。第2JFET区域40b设置在栅极电极18与第3低浓度区域36c之间。
第1JFET区域40a设置在第3体区域26c与第1体区域26a之间。第2JFET区域40b设置在第2体区域26b与第4体区域26d之间。
在MOSFET100为导通状态时，例如从源极电极12经过第1源极区域28a、第1体区域26a中形成的沟道、第1JFET区域40a、第2低浓度区域36b、漂移区域24以及漏极区域22向漏极电极14流过电子。
第1JFET区域40a以及第2JFET区域40b例如包含氮(N)作为n型杂质。第1JFET区域40a以及第2JFET区域40b的n型杂质浓度例如比漂移区域24的n型杂质浓度高。
第1JFET区域40a以及第2JFET区域40b的n型杂质浓度例如是第2低浓度区域36b以及第3低浓度区域36c的n型杂质浓度以上。
第1JFET区域40a以及第2JFET区域40b例如是1×1016cm－3以上且2×1017cm－3以下。
栅极电极18设置在碳化硅层10的第1面P1一侧。栅极电极18沿第1方向延伸。栅极电极18在与第1方向正交的第2方向上相互并行地配置有多个。
栅极电极18是导电层。栅极电极18例如是包含p型杂质或n型杂质的多晶质硅。
栅极电极18例如与第1体区域26a的和第1面P1接触的第1部分B1对置。
栅极绝缘层16设置在栅极电极18与第1体区域26a、第2体区域26b、第3体区域26c以及第4体区域26d之间。栅极绝缘层16设置在栅极电极18与第1JFET区域40a以及第2JFET区域40b之间。
栅极绝缘层16例如设置在第1体区域26a的和第1面P1接触的第1部分B1与栅极电极18之间。
栅极绝缘层16例如是氧化硅。栅极绝缘层16例如可以使用高－k绝缘材料(高介电常数绝缘材料)。
层间绝缘层20设置在栅极电极18上以及碳化硅层10上。层间绝缘层20例如是氧化硅。
源极电极12与第1源极区域28a、第2源极区域28b、第3源极区域28c以及第4源极区域28d接触。源极电极12与第1体接触区域32a、第2体接触区域32b、第3体接触区域32c以及第4体接触区域32d接触。
源极电极12包含金属。形成源极电极12的金属例如是钛(Ti)和铝(Al)的层叠构造。源极电极12的与第1源极区域28a、第2源极区域28b、第3源极区域28c以及第4源极区域28d接触的部分例如是金属硅化物。金属硅化物例如是钛硅化物或镍硅化物。在源极电极12的与SBD阴极区域38接触的部分，例如没有设置金属硅化物。
漏极电极14设置在碳化硅层10的背面上。漏极电极14与漏极区域22接触。
漏极电极14例如是金属或金属半导体化合物。漏极电极14例如包含从由镍硅化物、钛(Ti)、镍(Ni)、银(Ag)以及金(Au)构成的组中选择的至少一种材料。
接着，对第1实施方式的半导体装置的制造方法的一例进行说明。图4、图5、图6、图7是第1实施方式的半导体装置的制造中途的示意截面图。
首先，准备碳化硅层10(图4)。碳化硅层10具备第1面(图1中“P1”)和第2面(图1中“P2”)。
碳化硅层10具有n+型的漏极区域22和n－型的漂移区域24。漂移区域24例如在漏极区域22之上通过外延生长法形成。
接着，在碳化硅层10形成第1n－型区域51和第2n－型区域52(图5)。第1n－型区域51是之后成为n－型的第1低浓度区域36a、n－型的第2低浓度区域36b、n－型的第3低浓度区域36c的区域。此外，第2n－型区域52是之后成为n－型的SBD阴极区域38、n－型的第1JFET区域40a、n－型的第2JFET区域40b的区域。
第1n－型区域51以及第2n－型区域52通过从第1面P1侧将氮(N)进行离子注入来形成。
接着，使用公知的膜堆积法、光刻法以及干式蚀刻法形成掩膜件61。接着，以掩膜件61为掩膜，从第1面P1侧将铝(Al)进行离子注入。
形成了p型的第1体区域26a、p型的第2体区域26b、p型的第3体区域26c、p型的第4体区域26d。此外，被分割(日语：分断)的第2n－型区域52成为n－型的SBD阴极区域38、n－型的第1JFET区域40a以及n－型的第2JFET区域40b(图6)。
接着，以掩膜件61为掩膜，从第1面P1侧将氮(N)进行离子注入。形成了n型的第1高浓度区域34a、n型的第2高浓度区域34b、n型的第3高浓度区域34c、n型的第4高浓度区域34d。此外，第1n－型区域51的一部分成为n－型的第1低浓度区域36a、n－型的第2低浓度区域36b、n－型的第3低浓度区域36c(图7)。
能够使用与在p型的第1体区域26a、p型的第2体区域26b、p型的第3体区域26c以及p型的第4体区域26d的形成中使用的掩膜件相同的掩膜件61，来形成n型的第1高浓度区域34a、n型的第2高浓度区域34b、n型的第3高浓度区域34c以及n型的第4高浓度区域34d。
然后，通过公知的工艺技术，形成n+型的第1源极区域28a、n+型的第2源极区域28b、n+型的第3源极区域28c、n+型的第4源极区域28d、n+型的第1n型区域30a、n+型的第2n型区域30b、p+型的第1体接触区域32a、p+型的第2体接触区域32b、p+型的第3体接触区域32c、p+型的第4体接触区域32d、栅极绝缘层16、栅极电极18、层间绝缘层20、源极电极12以及漏极电极14。
通过上述制造方法制造出图1所示的MOSFET100。
接着，对第1实施方式的MOSFET100的作用以及效果进行说明。
图8是第1实施方式的半导体装置的等价电路图。在源极电极12与漏极电极14之间，与晶体管并联地连接pn二极管和SBD，作为内置二极管。第1体区域26a、第2体区域26b、第3体区域26c以及第4体区域26d是pn结二极管的阳极，漂移区域24是pn结二极管的阴极。此外，源极电极12是SBD的阳极，SBD阴极区域38是SBD的阴极。
例如，考虑MOSFET100被用作与电感性负荷连接的开关元件的情况。在MOSFET100截止时，由于由电感性负荷产生的负荷电流，有源极电极12相对于漏极电极14被施加正的电压的情况。在该情况下，内置二极管中流过正向电流。该状态还被称为反向导通状态。
SBD中开始流过正向电流的正向电压(Vf)比pn结二极管的正向电压(Vf)低。因而，首先，SBD中流过正向电流。
SBD的正向电压(Vf)例如是1.0V。pn结二极管的正向电压(Vf)例如是2.5V。
SBD进行单极动作。因此，即使流过正向电流，也不会因载流子的再结合能而使得层叠缺陷在碳化硅层10中生长。
在SBD中开始流过正向电流之后，如果施加到pn结二极管的pn结之间的电压超过pn结二极管的正向电压(Vf)，则pn结二极管中流过正向电流。pn结二极管进行双极动作。
通过双极动作，从第1体区域26a、第2体区域26b、第3体区域26c以及第4体区域26d向漂移区域24注入少量载流子。因此，通过载流子的再结合能，在碳化硅层10中生长层叠缺陷。因而，MOSFET100的导通电阻增大而成为问题。
图9是第1实施方式的半导体装置的作用以及效果的说明图。图9是比较形态1的MOSFET900的示意截面图。是与图1的截面对应的截面。
图9是表示比较形态1的MOSFET900的内置二极管中流过的电流的路径的图。比较形态1的MOSFET900在具有第1高浓度区域34a、第2高浓度区域34b、第3高浓度区域34c、第4高浓度区域34d、第1低浓度区域36a、第2低浓度区域36b以及第3低浓度区域36c这一点上与第1实施方式的MOSFET100不同。
图9中用虚线箭头表示了SBD中开始流过正向电流的状态下的电子的流动。如果施加到pn结二极管的pn结的电压超过pn结二极管的正向电压(Vf)，则pn结二极管中流过正向电流。即，如果施加到第1体区域26a、第2体区域26b、第3体区域26c以及第4体区域26d与漂移区域24之间的电压超过pn结二极管的正向电压(Vf)，则pn结二极管中流过正向电流。
在比较形态1的情况下，在第1体区域26a以及第2体区域26b的底部、例如图9中的点X附近流动的电子的流动密度低。因此，第1体区域26a的底部的漂移区域24的由静电势的环绕引起的电压下降较小。静电势的环绕由在第1体区域26a的底部流过的电子的流动产生。
因而，在点X，施加到第1体区域26a与漂移区域24之间的电压不易降低。因此，在点X，容易超过pn结二极管的正向电压(Vf)。
图10是第1实施方式的半导体装置的作用以及效果的说明图。图10是表示第1实施方式的MOSFET100的内置二极管中流过的电流的路径的图。图10中用虚线箭头表示了SBD中开始流过正向电流的状态下的电子的流动。
MOSFET100具备与漂移区域24相比n型杂质浓度高且电阻低的第1高浓度区域34a、第2高浓度区域34b、第3高浓度区域34c以及第4高浓度区域34d。因此，在第1体区域26a以及第2体区域26b的底部、例如图10中的点X附近流动的电子的流动密度变高。第1体区域26a的底部的第1高浓度区域34a的由静电势的环绕引起的电压下降变大。
因而，在点X，施加到第1体区域26a与第1高浓度区域34a之间的电压与比较形态1的情况相比降低。因此，在点X，不易超过pn结二极管的正向电压(Vf)，不易产生pn结二极管的正向动作。
根据第1实施方式的MOSFET100，进行双极动作的pn结二极管中不易流过正向电流。因而，能够抑制因载流子的再结合能而使得层叠缺陷在碳化硅层10中生长的情况。
从使pn结二极管的正向动作不易产生的观点来看，SBD阴极区域38的n型杂质的杂质浓度优选的是比漂移区域24的n型杂质浓度高。通过使SBD阴极区域38的n型杂质浓度变高，由电子的流动带来的第1体区域26a以及第2体区域26b的底部的第1高浓度区域34a以及第2高浓度区域34b的压降变大。
另一方面，如果SBD阴极区域38的n型杂质浓度过高，则SBD的肖特基势垒降低，有可能引起SBD的耐压的降低或漏电流的增大。此外，如果SBD阴极区域38的n型杂质浓度过高，则在SBD截止时耗尽层不会从第1体区域26a和第2体区域26b向SBD阴极区域38充分伸展，有可能引起SBD的耐压的降低或漏电流的增大。因而，SBD阴极区域38的n型杂质浓度优选的是比第1高浓度区域34a以及第2高浓度区域34b的n型杂质的杂质浓度低。
进而，在第1实施方式的MOSFET100中，在第1高浓度区域34a与第2高浓度区域34b之间具备n型杂质浓度低的第1低浓度区域36a。因此，在SBD截止时耗尽层从第1体区域26a和第2体区域26b向第1低浓度区域36a扩展，SBD的反向特性中的漏电流的增大及耐压的降低得到抑制。
图11A、11B是第1实施方式的半导体装置的作用以及效果的说明图。图11A是表示SBD的反向电流电压特性的模拟结果的图。图11B是表示SBD的空穴注入开始电流的模拟结果的图。
图11A、11B是比较形态1的MOSFET900、比较形态2的MOSFET以及实施方式的MOSFET100中内置的SBD的模拟结果。比较形态2的MOSFET是在MOSFET100的第1高浓度区域34a与第2高浓度区域34b之间形成有n型杂质浓度与第1高浓度区域34a和第2高浓度区域34b相同的区域的形态。换言之，是MOSFET100的第1低浓度区域36a的部分的浓度与第1高浓度区域34a以及第2高浓度区域34b的浓度相同的形态。
另外，图11B的空穴注入开始电流是指，在SBD中流过正向电流之后在pn结二极管中开始流过正向电流时的正向电流的值。从抑制由载流子的再结合能引起的层叠缺陷的生长的观点来看，优选的是，空穴注入开始电流高。
在比较形态2中，如图11B所示，相对于比较形态1，空穴注入开始电流高。因而，由层叠缺陷的生长引起的导通电阻的增大得到抑制。可以认为这是因为具有第1高浓度区域34a和第2高浓度区域34b。
但是，比较形态2中，如图11A所示，相对于比较形态1，SBD的反向漏电流增大。可以认为这是因为第1高浓度区域34a与第2高浓度区域34b之间的n型杂质浓度高。
在实施方式中，如图11B所示，与比较形态2同样，相对于比较形态1，空穴注入开始电流变高。并且，如图11A所示，相对于比较形态2，SBD的反向漏电流被大幅地抑制。可以认为这是因为在第1高浓度区域34a与第2高浓度区域34b之间具备n型杂质浓度低的第1低浓度区域36a。
在实施方式中，能够实现高的空穴注入开始电流和低的漏电流。
第1低浓度区域36a、第2低浓度区域36b以及第3低浓度区域36c的n型杂质浓度优选的是第1高浓度区域34a、第2高浓度区域34b、第3高浓度区域34c以及第4高浓度区域34d的n型杂质浓度的5％以上且80％以下。如果低于上述范围，则SBD的正向电流有可能降低。如果高于上述范围，则有可能引起SBD的耐压的降低或漏电流的增大。
从使MOSFET100的导通电流增加的观点来看，优选的是JFET区域32的电阻低。因而，JFET区域32的n型杂质的杂质浓度优选的是比漂移区域24的n型杂质的杂质浓度高。
以上，根据第1实施方式，难以产生MOSFET中内置的pn结二极管的动作。因此，抑制碳化硅层中的层叠缺陷的生长，实现能够提高可靠性的MOSFET。此外，可抑制作为内置二极管而被包含的SBD的耐压的降低、漏电流的增大。
(第2实施方式)
第2实施方式的MOSFET在第9碳化硅区域位于第1部分与第1碳化硅区域之间这一点上与第1实施方式不同。以下，关于与第1实施方式重复的内容，省略一部分记述。
图12是第2实施方式的半导体装置的示意截面图。图12是相当于第1实施方式的图1的截面图。
第2实施方式的半导体装置是使用了碳化硅的平面栅极型的纵型MOSFET200。第2实施方式的MOSFET200是DIMOSFET。此外，第2实施方式的半导体装置具备SBD作为内置二极管。
以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET200是以电子为载流子的纵型的n沟道型MOSFET。
MOSFET200具备碳化硅层10、源极电极12(第1电极)、漏极电极14(第2电极)、栅极绝缘层16、栅极电极18、层间绝缘层20。
在碳化硅层10中，具备n+型的漏极区域22、n－型的漂移区域24(第1碳化硅区域)、p型的第1体区域26a(第2碳化硅区域)、p型的第2体区域26b(第3碳化硅区域)、p型的第3体区域26c、p型的第4体区域26d、n+型的第1源极区域28a(第4碳化硅区域)、n+型的第2源极区域28b、n+型的第3源极区域28c、n+型的第4源极区域28d、n+型的第1n型区域30a、n+型的第2n型区域30b、p+型的第1体接触区域32a、p+型的第2体接触区域32b、p+型的第3体接触区域32c、p+型的第4体接触区域32d、n型的第1高浓度区域34a(第5碳化硅区域)、n型的第2高浓度区域34b(第6碳化硅区域)、n型的第3高浓度区域34c、n型的第4高浓度区域34d、n－型的第1低浓度区域36a(第7碳化硅区域)、n－型的第2低浓度区域36b(第9碳化硅区域)、n－型的第3低浓度区域36c、n－型的SBD阴极区域38(第8碳化硅区域)、n－型的第1JFET区域40a、n－型的第2JFET区域40b。
n－型的第2低浓度区域36b设置在第3高浓度区域34c与第1高浓度区域34a之间。第2低浓度区域36b设置在第1体区域26a和第1面P1接触的第1部分(图12中“B1”)与漂移区域24之间。
第2低浓度区域36b的第2方向的宽度比第1JFET区域40a的第2方向的宽度宽。第1高浓度区域34a的第2方向的宽度比第1体区域26a的第2方向的宽度窄。
第1高浓度区域34a位于第1体区域26a的靠第2体区域26b侧的端部以及端部附近与漂移区域24之间。第1高浓度区域34a位于第1体区域26a和第1面P1接触的第2部分(图12中“B2”)与漂移区域24之间。
n－型的第3低浓度区域36c设置在第2高浓度区域34b与第4高浓度区域34d之间。第3低浓度区域36c设置在第2体区域26b和第1面P1接触的部分与漂移区域24之间。
第3低浓度区域36c的第2方向的宽度比第2JFET区域40b的第2方向的宽度宽。第2高浓度区域34b的第2方向的宽度比第2体区域26b的第2方向的宽度窄。
第2高浓度区域34b位于第2体区域26b的靠第1体区域26a侧的端部以及端部附近与漂移区域24之间。第2高浓度区域34b位于第2体区域26b和第1面P1接触的部分与漂移区域24之间。
接着，对第2实施方式的半导体装置的制造方法的一例进行说明。图13、图14是第2实施方式的半导体装置的制造中途的示意截面图。
到以掩膜件61为掩膜从第1面P1侧将铝(Al)进行离子注入、并形成p型的第1体区域26a、p型的第2体区域26b、p型的第3体区域26c以及p型的第4体区域26d为止，与第1实施方式的制造方法相同。
接着，在掩膜件61的侧面，使用公知的膜堆积法以及干式蚀刻法形成侧壁62(图13)。
接着，使用公知的光刻法以及湿式蚀刻法将侧壁62的一部分相对于掩膜件61选择性地蚀刻。
接着，以掩膜件61以及侧壁62为掩膜，从第1面P1侧将氮(N)进行离子注入。形成n型的第1高浓度区域34a、n型的第2高浓度区域34b、n型的第3高浓度区域34c以及n型的第4高浓度区域34d。此外，第1n－型区域51的一部分成为n－型的第1低浓度区域36a、n－型的第2低浓度区域36b、n－型的第3低浓度区域36c(图14)。
能够使用与形成p型的第1体区域26a、p型的第2体区域26b、p型的第3体区域26c以及p型的第4体区域26d的掩膜件相同的掩膜件61，来形成n型的第1高浓度区域34a、n型的第2高浓度区域34b、n型的第3高浓度区域34c以及n型的第4高浓度区域34d。
此外，通过使用在掩膜件61的侧面设置的侧壁62，能够使第1高浓度区域34a以及第2高浓度区域34b的第2方向的宽度变窄。此外，能够使第2低浓度区域36b以及第3低浓度区域36c的第2方向的宽度变宽。
然后，通过公知的工艺技术，形成n+型的第1源极区域28a、n+型的第2源极区域28b、n+型的第3源极区域28c、n+型的第4源极区域28d、n+型的第1n型区域30a、n+型的第2n型区域30b、p+型的第1体接触区域32a、p+型的第2体接触区域32b、p+型的第3体接触区域32c、p+型的第4体接触区域32d、栅极绝缘层16、栅极电极18、层间绝缘层20、源极电极12以及漏极电极14。
通过上述制造方法，制造出图12所示的MOSFET200。
接着，对第2实施方式的MOSFET200的作用以及效果进行说明。
例如，如果第1体区域26a的靠第1JFET区域40a侧的端部的第2面P2侧的n型杂质浓度变得过高，则在MOSFET200截止时，耗尽层不会从第1体区域26a向第1JFET区域40a侧充分伸展，栅极绝缘层16中的电场强度变高，栅极绝缘层16的可靠性有可能降低。
MOSFET200中，第2低浓度区域36b的第2方向的宽度比第1JFET区域40a的第2方向的宽度宽。换言之，第2低浓度区域36b位于第1体区域26a的靠第1JFET区域40a侧的端部的第2面P2侧。
因此，第1体区域26a的靠第1JFET区域40a侧的端部的第2面P2侧的n型杂质浓度低。因而，在MOSFET200截止时，耗尽层从第1体区域26a向第1JFET区域40a侧充分伸展。因此，栅极绝缘层16的可靠性的降低得到抑制。
以上，根据第2实施方式，与第1实施方式同样，不易产生MOSFET中内置的pn结二极管的动作。因此，抑制碳化硅层中的层叠缺陷的生长，实现能够提高可靠性的MOSFET。此外，可抑制作为内置二极管而被包含的SBD的耐压的降低、漏电流的增大。进而，抑制栅极绝缘层的可靠性的降低。
(第3实施方式)
第3实施方式的MOSFET在第9碳化硅区域位于第4碳化硅区域的和第1电极接触的部分与第1碳化硅区域之间这一点上与第1实施方式以及第2实施方式不同。以下，关于与第1实施方式以及第2实施方式重复的内容，省略一部分记述。
图15是第3实施方式的半导体装置的示意截面图。图15是相当于第1实施方式的图1的截面图。
第3实施方式的半导体装置是使用了碳化硅的平面栅极型的纵型MOSFET300。第3实施方式的MOSFET300是DIMOSFET。此外，第3实施方式的半导体装置具备SBD作为内置二极管。
以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET300是以电子为载流子的纵型的n沟道型MOSFET。
MOSFET300具备碳化硅层10、源极电极12(第1电极)、漏极电极14(第2电极)、栅极绝缘层16、栅极电极18、层间绝缘层20。
碳化硅层10中，具备n+型的漏极区域22、n－型的漂移区域24(第1碳化硅区域)、p型的第1体区域26a(第2碳化硅区域)、p型的第2体区域26b(第3碳化硅区域)、p型的第3体区域26c、p型的第4体区域26d、n+型的第1源极区域28a(第4碳化硅区域)、n+型的第2源极区域28b、n+型的第3源极区域28c、n+型的第4源极区域28d、n+型的第1n型区域30a、n+型的第2n型区域30b、p+型的第1体接触区域32a、p+型的第2体接触区域32b、p+型的第3体接触区域32c、p+型的第4体接触区域32d、n型的第1高浓度区域34a(第5碳化硅区域)、n型的第2高浓度区域34b(第6碳化硅区域)、n－型的第1低浓度区域36a(第7碳化硅区域)、n－型的第2低浓度区域36b(第9碳化硅区域)、n－型的第3低浓度区域36c、n－型的SBD阴极区域38(第8碳化硅区域)、n－型的第1JFET区域40a、n－型的第2JFET区域40b。
n－型的第2低浓度区域36b设置在第1源极区域28a和源极电极12接触的部分与漂移区域24之间。第2低浓度区域36b设置在第1体接触区域32a和源极电极12接触的部分与漂移区域24之间。
n－型的第3低浓度区域36c设置在第2源极区域28b和源极电极12接触的部分与漂移区域24之间。第3低浓度区域36c设置在第2体接触区域32b和源极电极12接触的部分与漂移区域24之间。
接着，对第3实施方式的MOSFET300的作用以及效果进行说明。
例如，如果第1体区域26a的靠第1JFET区域40a侧的端部的第2面P2侧的n型杂质浓度变得过高，则在MOSFET300截止时，耗尽层从第1体区域26a向第1JFET区域40a侧充分伸展，栅极绝缘层16中的电场强度变高，栅极绝缘层16的可靠性有可能降低。
MOSFET300中，第2低浓度区域36b位于第1体区域26a的靠第1JFET区域40a侧的端部的第2面P2侧。并且，第2低浓度区域36b的第2方向的宽度比第2实施方式的MOSFET200更宽。
因而，与MOSFET200相比，在MOSFET300截止时，耗尽层从第1体区域26a向第1JFET区域40a侧进一步伸展。因此，栅极绝缘层16的可靠性的降低进一步得到抑制。
以上，根据第3实施方式，与第1实施方式同样，不易产生MOSFET中内置的pn结二极管的动作。因此，抑制碳化硅层中的层叠缺陷的生长，实现能够提高可靠性的MOSFET。此外，可抑制作为内置二极管而被包含的SBD的耐压的降低、漏电流的增大。进而，抑制栅极绝缘层的可靠性的降低。
在第1至第3实施方式中，作为SiC的结晶构造，以4H－SiC的情况为例进行了说明，但本发明也能够适用于使用了6H－SiC、3C－SiC等其他结晶构造的SiC的设备。此外，对于碳化硅层10的表面，也可以使用(0001)面以外的面。
在第1至第3实施方式中，以第1导电型为n型、第2导电型为p型的情况为例进行了说明，但也可以使第1导电型为p型，使第2导电型为n型。
在第1至第3实施方式中，作为p型杂质而例示了铝(Al)，但也可以使用硼(B)。此外，作为n型杂质而例示了氮(N)以及磷(P)，但也可以使用砷(As)、锑(Sb)等。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子来提示的，并非意图限定发明的范围。这些新的实施方式能够以其他多种形态实施，并且在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围中。

Claims (12)

1.一种半导体装置，其中，具备：
碳化硅层，具有第1面和与上述第1面对置的第2面；
第1电极，设置在上述碳化硅层的上述第1面侧；
第2电极，设置在上述碳化硅层的上述第2面侧；
上述碳化硅层中的第1导电型的第1碳化硅区域；
第2导电型的第2碳化硅区域，设置在上述第1碳化硅区域与上述第1面之间，具有与上述第1面接触的第1部分；
第2导电型的第3碳化硅区域，设置在上述第1碳化硅区域与上述第1面之间，与上述第2碳化硅区域分离；
第1导电型的第4碳化硅区域，设置在上述第2碳化硅区域与上述第1面之间，与上述第1电极接触；
第1导电型的第5碳化硅区域，设置在上述第1碳化硅区域与上述第2碳化硅区域之间，第1导电型杂质浓度比上述第1碳化硅区域高；
第1导电型的第6碳化硅区域，设置在上述第1碳化硅区域与上述第3碳化硅区域之间，第1导电型杂质浓度比上述第1碳化硅区域高；
第1导电型的第7碳化硅区域，设置在上述第5碳化硅区域与上述第6碳化硅区域之间，第1导电型杂质浓度比上述第5碳化硅区域以及上述第6碳化硅区域低；
第1导电型的第8碳化硅区域，设置在上述第7碳化硅区域与上述第1面之间，与上述第1电极接触；
栅极电极，设置在上述碳化硅层的上述第1面侧，与上述第2碳化硅区域的上述第1部分对置，沿与上述第1面平行的第1方向延伸；
栅极绝缘层，设置在上述栅极电极与上述第1部分之间；以及
第1导电型的第9碳化硅区域，设置在上述第1碳化硅区域与上述栅极电极之间并位于上述第1部分与上述第1碳化硅区域之间，与上述第5碳化硅区域位于与上述第1面平行的同一平面内，该第9碳化硅区域的第1导电型杂质浓度比上述第5碳化硅区域低，
上述第2碳化硅区域具有与上述第1面接触、并且与上述第1电极接触的第2部分；
上述第5碳化硅区域位于上述第2部分与上述第1碳化硅区域之间。
2.如权利要求1所述的半导体装置，其中，
上述第5碳化硅区域位于上述第2碳化硅区域中的靠上述第3碳化硅区域侧的端部与上述第1碳化硅区域之间。
3.如权利要求1所述的半导体装置，其中，
上述第9碳化硅区域位于上述第4碳化硅区域和上述第1电极接触的部分与上述第1碳化硅区域之间。
4.如权利要求1所述的半导体装置，其中，
上述第7碳化硅区域的第1导电型杂质浓度为上述第5碳化硅区域的第1导电型杂质浓度的5％以上且80％以下。
5.如权利要求1所述的半导体装置，其中，
上述第1碳化硅区域的第1导电型杂质浓度为4×1014cm－3以上且1×1017cm－3以下。
6.如权利要求1所述的半导体装置，其中，
上述第5碳化硅区域的第1导电型杂质浓度为5×1016cm－3以上且2×1017cm－3以下。
7.如权利要求1所述的半导体装置，其中，
上述第7碳化硅区域的第1导电型杂质浓度为1×1016cm－3以上且2×1017cm－3以下。
8.如权利要求1所述的半导体装置，其中，
上述第5碳化硅区域、上述第6碳化硅区域以及上述第7碳化硅区域沿上述第1方向延伸。
9.如权利要求1所述的半导体装置，其中，
还具备：
第2导电型的第10碳化硅区域，设置在上述第1碳化硅区域与上述第1面之间，与上述第2碳化硅区域分离；以及
第1导电型的第11碳化硅区域，设置在上述第9碳化硅区域与上述栅极电极之间，并且设置在上述第2碳化硅区域与上述第10碳化硅区域之间；
上述第9碳化硅区域的与上述第1方向正交且与上述第1面平行的第2方向上的宽度比上述第11碳化硅区域的上述第2方向上的宽度宽。
10.如权利要求1所述的半导体装置，其中，
还具备：
第2导电型的第10碳化硅区域，设置在上述第1碳化硅区域与上述第1面之间，与上述第2碳化硅区域分离；以及
第1导电型的第11碳化硅区域，设置在上述第9碳化硅区域与上述栅极电极之间，并且设置在上述第2碳化硅区域与上述第10碳化硅区域之间；
上述第9碳化硅区域的第1方向上的宽度比上述第11碳化硅区域的宽度宽。
11.如权利要求1所述的半导体装置，其中，
上述第5碳化硅区域的与上述第1方向正交且与上述第1面平行的第2方向上的宽度比上述第2碳化硅区域的上述第2方向上的宽度窄。
12.如权利要求2所述的半导体装置，其中，
上述第5碳化硅区域的与上述第1方向正交且与上述第1面平行的第2方向上的宽度比上述第2碳化硅区域的上述第2方向上的宽度窄。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112820769A (zh) * 2020-12-31 2021-05-18 全球能源互联网研究院有限公司 一种碳化硅mosfet器件及其制备方法
JP7472059B2 (ja) 2021-02-25 2024-04-22 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016162897A (ja) * 2015-03-02 2016-09-05 株式会社豊田中央研究所 ダイオード及びそのダイオードを内蔵する逆導通ｉｇｂｔ
JP2018049951A (ja) * 2016-09-21 2018-03-29 株式会社東芝 半導体装置
WO2018155553A1 (ja) * 2017-02-24 2018-08-30 三菱電機株式会社 炭化珪素半導体装置および電力変換装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5688725A (en) * 1994-12-30 1997-11-18 Siliconix Incorporated Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
US7221010B2 (en) * 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP5276355B2 (ja) 2008-05-13 2013-08-28 新電元工業株式会社 半導体装置
DE112013007095T5 (de) 2013-06-17 2016-02-25 Hitachi, Ltd. Halbleitervorrichtung und Herstellungsverfahren dafür sowie Leistungsumsetzungsvorrichtung
WO2017010164A1 (ja) 2015-07-15 2017-01-19 三菱電機株式会社 電力用半導体装置
JP2017168561A (ja) 2016-03-15 2017-09-21 富士電機株式会社 半導体装置及びその製造方法
JP6649183B2 (ja) * 2016-05-30 2020-02-19 株式会社東芝 半導体装置
DE112018006450T5 (de) * 2017-12-19 2020-09-03 Mitsubishi Electric Corporation Siliciumcarbid-halbleiteranordnung und leistungswandler

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016162897A (ja) * 2015-03-02 2016-09-05 株式会社豊田中央研究所 ダイオード及びそのダイオードを内蔵する逆導通ｉｇｂｔ
JP2018049951A (ja) * 2016-09-21 2018-03-29 株式会社東芝 半導体装置
WO2018155553A1 (ja) * 2017-02-24 2018-08-30 三菱電機株式会社 炭化珪素半導体装置および電力変換装置

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