CN109166927A - 功率器件及其制造方法 - Google Patents
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Abstract
本发明提供一种功率器件及其制造方法，包括：第一导电类型的衬底；形成于所述衬底的上表面的第一导电类型的第一外延层；自所述第一外延层的上表面向下延伸至所述衬底内的第一沟槽；第一氧化硅层；形成于所述第一沟槽的底部的第二导电类型的第二外延层；形成于所述第二外延层的上表面的第一导电类型的第三外延层；形成于所述第三外延层的上表面的第二导电类型的第四外延层；自所述第一外延层的上表面向下延伸的第二沟槽；第二氧化硅层；第一多晶硅层；第一掺杂区；第二掺杂区；第二多晶硅层；与所述第一掺杂区及所述第二掺杂区电连接的源极金属层；与所述衬底的下表面电连接的漏极金属层。所述功率器件具有低电容及制造成本低的特点。
Description
技术领域
本发明涉及半导体芯片领域，尤其涉及一种功率器件及其制造方法。
背景技术
静电放电(ESD)以及其他一些以电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰。传统的浪涌防护产品通过设置沟槽以获得更大的有效结面积，电容通常在几十、甚至上百pF，对高频信号的衰减作用很大，不能满足当今的信息传输需求，且容易产生缺陷，制造成本较高。
发明内容
本发明所要解决的技术问题是如何提供一种低电容、制造成本低的功率器件及其制造方法。
为了解决上述问题，本发明提供了一种功率器件，其包括：
第一导电类型的衬底；
第一导电类型的第一外延层，形成于所述衬底的上表面；
第一沟槽，自所述第一外延层的上表面向下延伸至所述衬底内；
第一氧化硅层，形成于所述第一沟槽的侧壁；
第二导电类型的第二外延层，形成于所述第一沟槽的底部；
第一导电类型的第三外延层，形成于所述第二外延层的上表面；
第二导电类型的第四外延层，形成于所述第三外延层的上表面；
第二沟槽，自所述第一外延层的上表面向下延伸；
第二氧化硅层，形成于所述第二沟槽的内壁；
第一多晶硅层，填充于所述第二沟槽；
第二导电类型的第一掺杂区，包括位于所述第一沟槽与所述第二沟槽之间的和位于所述第二沟槽的远离所述第一沟槽的一侧的两部分，且自所述第一外延层的上表面向下延伸；
第一导电类型的第二掺杂区，与所述第二沟槽的远离所述第一沟槽的一侧相邻且自所述第一掺杂区的上表面向下延伸；
第二多晶硅层，覆盖所述第一沟槽、所述第二沟槽及所述第一掺杂区；
源极金属层，与所述第一掺杂区及所述第二掺杂区电连接；
漏极金属层，与所述衬底的下表面电连接。
所述功率器件在普通VDMOS的栅极与漏极之间设置了高电阻的所述第二多晶硅层、高电阻的所述第四外延层、及由所述第三外延层、所述第二外延层与所述衬底所构成的NPN集成结构。当漏电在所述第二多晶硅层、所述第四外延层及所述NPN集成结构上形成压降超过VDMOS的启动电压后，VDMOS开启，形成并联的放电通道。放电通道的并联减小了所述功率器件的寄生电容，使所述功率器件更加适用于高频应用。从而，也使得所述功率器件可以替代普通的TVS器件。并且，所述功率器件的制造工艺比普通的TVS器件的制造工艺更为简单，且制造成本更低。
进一步的，所述功率器件还包括：
介质层，覆盖所述第二多晶硅层；
介质孔，自所述介质层的上表面向下延伸并贯穿所述第二多晶硅层，用以填充所述源极金属层。
进一步的，所述第一外延层的掺杂浓度小于所述衬底的掺杂浓度，使得所述衬底的导电能力大于所述第一外延层的导电能力。
进一步的，所述第一多晶硅层的电阻小于所述第一外延层的电阻，以使得整个所述第二沟槽内的电位相近，沟道均匀打开，保证所述功率器件的顺利开启。
进一步的，所述第一外延层、所述第二外延层、所述第三外延层、所述第四外延层的电阻依次增大，以增大压降，保证所述功率器件的顺利开启。
进一步的，所述第二多晶硅层的电阻大于所述第四外延层的电阻，以增大压降，保证所述功率器件的顺利开启。
本发明还提供了一种功率器件的制造方法，其包括以下步骤：
步骤S10：提供第一导电类型的衬底，在所述衬底的上表面形成第一导电类型的第一外延层，自所述第一外延层的上表面向下延伸至所述衬底内形成第一沟槽；
步骤S20：在所述第一沟槽的侧壁形成第一氧化硅层；
步骤S30：在所述第一沟槽的底部形成第二导电类型的第二外延层，在所述第二外延层的上表面形成第一导电类型的第三外延层，在所述第三外延层的上表面形成第二导电类型的第四外延层；
步骤S40：自所述第一外延层的上表面向下延伸形成第二沟槽，在所述第二沟槽的内壁形成第二氧化硅层，填充所述第二沟槽内形成第一多晶硅层；
步骤S50：自所述第一外延层的上表面向下延伸形成第二导电类型的第一掺杂区，所述第一掺杂区包括位于所述第一沟槽与所述第二沟槽之间的和位于所述第二沟槽的远离所述第一沟槽的一侧的两部分，自所述第一掺杂区的上表面向下延伸形成第一导电类型的第二掺杂区，所述第二掺杂区与所述第二沟槽的远离所述第一沟槽的一侧相邻；
步骤S60：覆盖所述第一沟槽、所述第二沟槽及所述第一掺杂区形成第二多晶硅层；
步骤S70：形成源极金属层，与所述第一掺杂区及所述第二掺杂区电连接；形成漏极金属层，与所述衬底的下表面电连接。
所述功率器件在普通VDMOS的栅极与漏极之间设置了高电阻的所述第二多晶硅层、高电阻的所述第四外延层、及由所述第三外延层、所述第二外延层与所述衬底所构成的NPN集成结构。当漏电在所述第二多晶硅层、所述第四外延层及所述NPN集成结构上形成压降超过VDMOS的启动电压后，VDMOS开启，形成并联的放电通道。放电通道的并联减小了所述功率器件的寄生电容，使所述功率器件更加适用于高频应用。从而，也使得所述功率器件可以替代普通的TVS器件。并且，所述功率器件的制造工艺比普通的TVS器件的制造工艺更为简单，且制造成本更低。
进一步的，在步骤S60以后，还包括以下步骤：
步骤S61：形成覆盖所述第二多晶硅层的介质层；自所述介质层的上表面向下延伸并贯穿所述第二多晶硅层形成介质孔用以填充所述源极金属层。
进一步的，在步骤S20中，采用热氧化法形成所述第一氧化硅层。
进一步的，在步骤S61中，采用干法刻蚀形成所述介质孔。
附图说明
下面结合附图和实施例对本发明进一步说明。
图1为本发明实施方式提供的功率器件的剖面结构示意图；
图2为图1的功率器件的等效电路图；
图3为图1的功率器件的制造方法的流程示意图；
图4至图14为图1的功率器件的制造方法的详细过程示意图。
图中：1、衬底；2、第一外延层；3、第一沟槽；4、第一氧化硅层；5、第二外延层；6、第三外延层；7、第四外延层；8、第二沟槽；9、第二氧化硅层；10、第一多晶硅层；11、第一掺杂区；12、第二掺杂区；13、第二多晶硅层；14、源极金属层；15、漏极金属层；16、介质层；17、介质孔；A、第一二极管；B、第二二极管。
具体实施方式
为了使本发明的目的、技术方案和有益效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
下面结合附图和实施例进一步具体说明本发明的技术方案。
请参阅图1，一种功率器件100包括：
第一导电类型的衬底1；
第一导电类型的第一外延层2，形成于所述衬底1的上表面；
第一沟槽3，自所述第一外延层2的上表面向下延伸至所述衬底1内；
第一氧化硅层4，形成于所述第一沟槽3的侧壁；
第二导电类型的第二外延层5，形成于所述第一沟槽3的底部；
第一导电类型的第三外延层6，形成于所述第二外延层5的上表面；
第二导电类型的第四外延层7，形成于所述第三外延层6的上表面；
第二沟槽8，自所述第一外延层1的上表面向下延伸；
第二氧化硅层9，形成于所述第二沟槽8的内壁；
第一多晶硅层10，填充于所述第二沟槽8；
第二导电类型的第一掺杂区11，包括位于所述第一沟槽3与所述第二沟槽8之间的和位于所述第二沟槽8的远离所述第一沟槽3的一侧的两部分，且自所述第一外延层2的上表面向下延伸；
第一导电类型的第二掺杂区12，与所述第二沟槽8的远离所述第一沟槽3的一侧相邻且自所述第一掺杂区11的上表面向下延伸；
第二多晶硅层13，覆盖所述第一沟槽3、所述第二沟槽8及所述第一掺杂区11；
源极金属层14，与所述第一掺杂区11及所述第二掺杂区12电连接；
漏极金属层15，与所述衬底1的下表面电连接。
所述功率器件100在普通VDMOS的栅极与漏极之间设置了高电阻的所述第二多晶硅层13、高电阻的所述第四外延层7、及由所述第三外延层6、所述第二外延层5与所述衬底1所构成的NPN集成结构。当栅漏电流在所述第二多晶硅层13、所述第四外延层7及所述NPN集成结构上形成压降超过VDMOS的启动电压后，VDMOS开启，形成并联的放电通道。放电通道的并联减小了所述功率器件100的寄生电容，使所述功率器件100更加适用于高频应用。从而，也使得所述功率器件100可以替代普通的TVS器件。并且，所述功率器件100的制造工艺比普通的TVS器件的制造工艺更为简单，且制造成本更低。
具体的，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。在本实施方式中，所述衬底1为硅衬底，可以降低成本、保证大尺寸、且具有导电的特点，能够避免边缘效应，大幅度提高良率。
所述第一外延层2的掺杂浓度与所述衬底1的掺杂浓度不同，即所述第一外延层2的掺杂浓度可以大于、小于或等于所述衬底1的掺杂浓度。在本实施方式中，所述第一外延层2的掺杂浓度小于所述衬底1的掺杂浓度，从而使所述第一外延层2的电阻率大于所述衬底1的电阻率，使得所述第一外延层2的导电性次于所述衬底1的导电性。
所述第一多晶硅层10的电阻与所述第一外延层2的电阻不同，即所述第一多晶硅层10的电阻可以大于、小于或等于所述第一外延层2的电阻。在本实施方式中，即所述第一多晶硅层10的电阻小于所述第一外延层2的电阻，以使得整个所述第二沟槽8内的电位相近，沟道均匀打开，保证所述功率器件100的顺利开启。
所述第一外延层2、所述第二外延层5、所述第三外延层6、所述第四外延层7的电阻不同。在本实施方式中，所述第一外延层2、所述第二外延层5、所述第三外延层6、所述第四外延层7电阻依次增大，以增大压降，保证所述功率器件100的顺利开启。
所述第二多晶硅层13的电阻与所述第四外延层7的电阻不同，即所述第二多晶硅层13的电阻可以大于、小于或等于所述第四外延层7的电阻不同。在本实施方式中，所述第二多晶硅层13的电阻大于所述第四外延层7的电阻，以增大压降，保证所述功率器件100的顺利开启。
所述功率器件100还包括介质层16及介质孔17。
所述介质层16覆盖所述第二多晶硅层13。
所述介质孔17自所述介质层16的上表面向下延伸并贯穿所述第二多晶硅层13，用以填充所述源极金属层14。
所述第一导电类型可以为N型掺杂，对应地，所述第二导电类型为P型掺杂；相反地，所述第一导电类型还可以为P型掺杂，对应地，所述第二导电类型为N型掺杂。在本实施方式中，所述第一导电类型为N型掺杂，所述第二导电类型为P型掺杂，所述第一导电类型的衬底1为N型衬底1，生长于所述第一导电类型的衬底1上表面的所述第一导电类型的第一外延层2为N型第一外延层2，所述第二导电类型的第二外延层5为P型第二外延层5，以此类推。在接下来的实施方式中，均以所述第一导电类型为N型掺杂，所述第二导电类型为P型掺杂为例进行描述，但并不对此进行限定。
请参阅图2所示的该功率器件100的等效电路图，需要说明的是，以下形成的PN结的正向和反向均以第一导电类型设为N型，所述第二导电类型设为P型为本发明的一个实施例来进行判断，但并不对此限定。向所述功率器件100的栅极(图1未示)与漏极(即图1中的漏极金属层15)通电，当栅漏电压超过启动电压后，出现栅漏电流，栅漏电流依次流经所述第二多晶硅层13、所述第四外延层7、所述第三外延层6、所述第二外延层5、所述衬底1。所述第三外延层6与所述第二外延层5形成反向的PN结，即形成反向的第一二极管A；所述第二外延层5与所述衬底1形成正向的PN结，即形成正向的第二二极管B。当栅漏电流在所述第二多晶硅层13、所述第四外延层7、所述第一二极管A及所述第二二极管B上形成压降超过VDMOS的启动电压后，VDMOS开启，即形成并联的放电通道，从而能够降低所述功率器件100的寄生电容。
图1的功率器件100的制造方法，包括以下步骤：
步骤S10：提供第一导电类型的衬底1，在所述衬底的上表面形成第一导电类型的第一外延层2，自所述第一外延层2的上表面向下延伸至所述衬底1内形成第一沟槽3；
步骤S20：在所述第一沟槽3的侧壁形成第一氧化硅层4；
步骤S30：在所述第一沟槽3的底部形成第二导电类型的第二外延层5，在所述第二外延层5的上表面形成第一导电类型的第三外延层6，在所述第三外延层6的上表面形成第二导电类型的第四外延层7；
步骤S40：自所述第一外延层2的上表面向下延伸形成第二沟槽8，在所述第二沟槽8的内壁形成第二氧化硅层9，填充所述第二沟槽8形成第一多晶硅层10；
步骤S50：自所述第一外延层2的上表面向下延伸形成第二导电类型的第一掺杂区11，所述第一掺杂区11包括位于所述第一沟槽3与所述第二沟槽8之间的和位于所述第二沟槽8的远离所述第一沟槽3的一侧的两部分，自所述第一掺杂区11的上表面向下延伸形成第一导电类型的第二掺杂区12，所述第二掺杂区12与所述第二沟槽8的远离所述第一沟槽3的一侧相邻；
步骤S60：覆盖所述第一沟槽3、所述第二沟槽8及所述第一掺杂区11形成第二多晶硅层13；
步骤S70：形成源极金属层14，与所述第一掺杂区11及所述第二掺杂区12电连接；形成漏极金属层15，与所述衬底1的下表面电连接。
所述功率器件100在普通VDMOS的栅极与漏极之间设置了高电阻的所述第二多晶硅层13、高电阻的所述第四外延层7、及由所述第三外延层6、所述第二外延层5与所述衬底1所构成的NPN集成结构。当栅漏电流在所述第二多晶硅层13、所述第四外延层7及所述NPN集成结构上形成压降超过VDMOS的启动电压后，VDMOS开启，形成并联的放电通道。放电通道的并联减小了所述功率器件100的寄生电容，使所述功率器件100更加适用于高频应用。从而，也使得所述功率器件100可以替代普通的TVS器件。并且，所述功率器件100的制造工艺比普通的TVS器件的制造工艺更为简单，且制造成本更低。
请参阅图3及图4～图14，图1的功率器件100的制造方法，其具体步骤包括：
步骤S10：提供第一导电类型的衬底1，在所述衬底的上表面形成第一导电类型的第一外延层2，自所述第一外延层2的上表面向下延伸至所述衬底1内形成第一沟槽3；
具体的，首先，请参阅图4，可以使用气相外延、液相外延、固相外延、分子束外延或化学气相沉积的方式在所述衬底1上表面形成所述第一外延层2。在本实施方式中，使用气相外延工艺在所述衬底1上表面形成所述第一外延层2，可以提高硅材料的完美性，降低缺陷，减少储存单元的漏电流。其次，请参阅图5，在所述第一外延层2的上表面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上向下刻蚀形成所述第一沟槽3，再去除所述第一光刻胶。其中，刻蚀方法包括干法刻蚀和湿法刻蚀。干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等。在本实施方式中，使用的刻蚀方法为干法刻蚀，从而更易实现自动化、处理过程未引入污染、清洁度高。
步骤S20：在所述第一沟槽3的侧壁形成第一氧化硅层4；
具体的，首先，请参阅图6，采用热氧化法在所述第一沟槽3的内壁及所述第一外延层2的上表面形成第一完整氧化硅层。其次，请参阅图7，在所述第一完整氧化硅层的上表面制备掩膜材料，所述掩膜材料具体为第二光刻胶，在所述第二光刻胶层上通过刻蚀形成所述第一氧化硅层4，再去除所述第二光刻胶。其中，刻蚀方法包括干法刻蚀和湿法刻蚀。干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等。在本实施方式中，使用的刻蚀方法为干法刻蚀，从而更易实现自动化、处理过程未引入污染、清洁度高。
步骤S30：在所述第一沟槽3的底部形成第二导电类型的第二外延层5，在所述第二外延层5的上表面形成第一导电类型的第三外延层6，在所述第三外延层6的上表面形成第二导电类型的第四外延层7；
具体的，请参阅图8，可以使用气相外延、液相外延、固相外延、分子束外延或化学气相沉积的方式形成所述第二外延层5、所述第三外延层6、所述第四外延层7。在本实施方式中，使用气相外延工艺形成所述第二外延层5、所述第三外延层6、所述第四外延层7，可以提高硅材料的完美性，降低缺陷，减少储存单元的漏电流。
步骤S40：自所述第一外延层2的上表面向下延伸形成第二沟槽8，在所述第二沟槽8的内壁形成第二氧化硅层9，填充所述第二沟槽8形成第一多晶硅层10；
具体的，首先，请参阅图9，在所述第一外延层2的上表面制备掩膜材料，所述掩膜材料具体为第三光刻胶，在所述第三光刻胶层上向下刻蚀形成所述第二沟槽8，再去除所述第三光刻胶。其中，刻蚀方法包括干法刻蚀和湿法刻蚀。干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等。在本实施方式中，使用的刻蚀方法为干法刻蚀，从而更易实现自动化、处理过程未引入污染、清洁度高。接着，请参阅图10，采用热氧化法在所述第二沟槽8的内壁形成第二氧化硅层9并填充所述第二沟槽8形成第一多晶硅层10，所述第二氧化硅层9作为所述功率器件100的栅极氧化层。
步骤S50：自所述第一外延层2的上表面向下延伸形成第二导电类型的第一掺杂区11，所述第一掺杂区11包括位于所述第一沟槽3与所述第二沟槽8之间的和位于所述第二沟槽8的远离所述第一沟槽3的一侧的两部分，自所述第一掺杂区11的上表面向下延伸形成第一导电类型的第二掺杂区12，所述第二掺杂区12与所述第二沟槽8的远离所述第一沟槽3的一侧相邻；
具体的，请参阅图11，所述第一掺杂区11与所述第二掺杂区12可以通过离子注入或扩散的方式形成。在本实施方式中，使用离子注入的方式形成所述第一掺杂区11与所述第二掺杂区12，从而能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应。
步骤S60：覆盖所述第一沟槽3、所述第二沟槽8及所述第一掺杂区11形成第二多晶硅层13，具体请参阅图12；
步骤S61：覆盖所述第二多晶硅层13形成介质层16，自所述介质层16的上表面向下延伸并贯穿所述第二多晶硅层13形成介质孔17用以填充所述源极金属层14。
具体的，请参阅图13，所述介质层16的材料可以为氧化硅、氮化硅或氮氧化硅，具体可以通过采用溅射或热氧化法或化学气相沉积工艺形成所述介质层16。在本实施方式中，所述介质层16为热氧化形成的氧化硅层，起到隔绝电流的作用，作为所述功率器件100的最终的层间绝缘层；接着，在所述介质层16的上表面制备掩膜材料，所述掩膜材料具体为第四光刻胶，在所述第四光刻胶层上向下刻蚀形成所述介质孔17，再去除所述第四光刻胶。其中，刻蚀方法包括干法刻蚀和湿法刻蚀。干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等。在本实施方式中，使用的刻蚀方法为干法刻蚀，从而更易实现自动化、处理过程未引入污染、清洁度高。
步骤S70：形成源极金属层14，与所述第一掺杂区11及所述第二掺杂区12电连接；形成漏极金属层15，与所述衬底1的下表面电连接，具体请参阅图14。
所述功率器件100在普通VDMOS的栅极与漏极之间设置了高电阻的所述第二多晶硅层13、高电阻的所述第四外延层7、及由所述第三外延层6、所述第二外延层5与所述衬底1所构成的NPN集成结构。当栅漏电流在所述第二多晶硅层13、所述第四外延层7及所述NPN集成结构上形成压降超过VDMOS的启动电压后，VDMOS开启，形成并联的放电通道。放电通道的并联减小了所述功率器件100的寄生电容，使所述功率器件100更加适用于高频应用。从而，也使得所述功率器件100可以替代普通的TVS器件。并且，所述功率器件100的制造工艺比普通的TVS器件的制造工艺更为简单，且制造成本更低。
以上内容仅仅是对本发明的构思所作的举例和说明，所属本技术领域的技术人员对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，只要不偏离发明的构思或者超越本权利要求书所定义的范围，均应属于本发明的保护范围。
Claims (10)
1.一种功率器件，其特征在于，其包括：
第一导电类型的衬底；
第一导电类型的第一外延层，形成于所述衬底的上表面；
第一沟槽，自所述第一外延层的上表面向下延伸至所述衬底内；
第一氧化硅层，形成于所述第一沟槽的侧壁；
第二导电类型的第二外延层，形成于所述第一沟槽的底部；
第一导电类型的第三外延层，形成于所述第二外延层的上表面；
第二导电类型的第四外延层，形成于所述第三外延层的上表面；
第二沟槽，自所述第一外延层的上表面向下延伸；
第二氧化硅层，形成于所述第二沟槽的内壁；
第一多晶硅层，填充于所述第二沟槽；
第二导电类型的第一掺杂区，包括位于所述第一沟槽与所述第二沟槽之间的和位于所述第二沟槽的远离所述第一沟槽的一侧的两部分，且自所述第一外延层的上表面向下延伸；
第一导电类型的第二掺杂区，与所述第二沟槽的远离所述第一沟槽的一侧相邻且自所述第一掺杂区的上表面向下延伸；
第二多晶硅层，覆盖所述第一沟槽、所述第二沟槽及所述第一掺杂区；
源极金属层，与所述第一掺杂区及所述第二掺杂区电连接；
漏极金属层，与所述衬底的下表面电连接。
2.根据权利要求1所述的功率器件，其特征在于，还包括：
介质层，覆盖所述第二多晶硅层；
介质孔，自所述介质层的上表面向下延伸并贯穿所述第二多晶硅层，用以填充所述源极金属层。
3.根据权利要求2所述的功率器件，其特征在于，所述第一外延层的掺杂浓度小于所述衬底的掺杂浓度。
4.根据权利要求3所述的功率器件，其特征在于，所述第一多晶硅层的电阻小于所述第一外延层的电阻。
5.根据权利要求4所述的功率器件，其特征在于，所述第一外延层、所述第二外延层、所述第三外延层、所述第四外延层的电阻依次增大。
6.根据权利要求5所述的功率器件，其特征在于，所述第二多晶硅层的电阻大于所述第四外延层的电阻。
7.一种功率器件的制造方法，其特征在于，包括以下步骤：
步骤S10：提供第一导电类型的衬底，在所述衬底的上表面形成第一导电类型的第一外延层，自所述第一外延层的上表面向下延伸至所述衬底内形成第一沟槽；
步骤S20：在所述第一沟槽的侧壁形成第一氧化硅层；
步骤S30：在所述第一沟槽的底部形成第二导电类型的第二外延层，在所述第二外延层的上表面形成第一导电类型的第三外延层，在所述第三外延层的上表面形成第二导电类型的第四外延层；
步骤S40：自所述第一外延层的上表面向下延伸形成第二沟槽，在所述第二沟槽的内壁形成第二氧化硅层，填充所述第二沟槽内形成第一多晶硅层；
步骤S50：自所述第一外延层的上表面向下延伸形成第二导电类型的第一掺杂区，所述第一掺杂区包括位于所述第一沟槽与所述第二沟槽之间的和位于所述第二沟槽的远离所述第一沟槽的一侧的两部分，自所述第一掺杂区的上表面向下延伸形成第一导电类型的第二掺杂区，所述第二掺杂区与所述第二沟槽的远离所述第一沟槽的一侧相邻；
步骤S60：覆盖所述第一沟槽、所述第二沟槽及所述第一掺杂区形成第二多晶硅层；
步骤S70：形成源极金属层，与所述第一掺杂区及所述第二掺杂区电连接；形成漏极金属层，与所述衬底的下表面电连接。
8.根据权利要求7所述的功率器件的制造方法，其特征在于，在步骤S60以后，还包括以下步骤：
步骤S61：形成覆盖所述第二多晶硅层的介质层；自所述介质层的上表面向下延伸并贯穿所述第二多晶硅层形成介质孔用以填充所述源极金属层。
9.根据权利要求7或8所述的功率器件的制造方法，其特征在于，在步骤S20中，采用热氧化法形成所述第一氧化硅层。
10.根据权利要求9所述的功率器件的制造方法，其特征在于，在步骤S61中，采用干法刻蚀形成所述介质孔。
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|---|---|---|---|
| CN201811119537.4A CN109166927A (zh) | 2018-09-25 | 2018-09-25 | 功率器件及其制造方法 |
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| CN109166927A true CN109166927A (zh) | 2019-01-08 |
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|---|---|
| CN (1) | CN109166927A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111029408A (zh) * | 2019-12-17 | 2020-04-17 | 华羿微电子股份有限公司 | 一种集成esd的vdmos器件及制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104347720A (zh) * | 2013-08-07 | 2015-02-11 | 英飞凌科技股份有限公司 | 半导体装置和用于制造该半导体装置的方法 |
| CN107644913A (zh) * | 2017-09-22 | 2018-01-30 | 西安电子科技大学 | 一种具有高k电荷补偿纵向双扩散金属氧化物元素半导体场效应晶体管 |
| WO2018135146A1 (ja) * | 2017-01-17 | 2018-07-26 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
2018
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104347720A (zh) * | 2013-08-07 | 2015-02-11 | 英飞凌科技股份有限公司 | 半导体装置和用于制造该半导体装置的方法 |
| WO2018135146A1 (ja) * | 2017-01-17 | 2018-07-26 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN107644913A (zh) * | 2017-09-22 | 2018-01-30 | 西安电子科技大学 | 一种具有高k电荷补偿纵向双扩散金属氧化物元素半导体场效应晶体管 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111029408A (zh) * | 2019-12-17 | 2020-04-17 | 华羿微电子股份有限公司 | 一种集成esd的vdmos器件及制备方法 |
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