DE10350684A1

DE10350684A1 - Leistungstransistoranordnung und Verfahren zu deren Herstellung

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Publication number: DE10350684A1
Application number: DE10350684A
Authority: DE
Inventors: Martin Pölzl; Franz Dr. Hirler; Oliver HÄBERLEN; Manfred Kotek; Walter Dr. Rieger
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-10-30
Filing date: 2003-10-30
Publication date: 2005-06-09
Anticipated expiration: 2023-10-31
Also published as: US20050145936A1; DE10350684B4; US7186618B2

Abstract

Bei der Herstellung von Trench-Leistungstransistoranordnungen (1) mit aktiven Zellenfeldgräben (5) und passiven Anschlussgräben (6) werden die Zellenfeldgräben (5) mit einer größeren Breite als die Anschlussgräben (6) vorgesehen. Eine Hilfsschicht (24) wird konform auf eine untere Feld-Elektrodenstruktur (11) in den Zellenfeldgräben (5) und den Anschlussgräben (6) abgeschieden und bis zur Oberkante in den Anschlussgräben (6) zurückgeätzt und dabei aus den Zellenfeldgräben (5) entfernt. Die Hilfsschicht (24) ermöglicht die Strukturierung des Gate-Oxids (20) ohne aufwändigen Maskenprozess. Ein mit einer Elektrode vorgesehener Randgraben (7) auf dem Potential der Feld-Elektrodenstruktur (11) schirmt das Zellenfeld (3) gegen ein Drain-Potential ab.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Leistungstransistoranordnung und ein Verfahren zur Herstellung einer Leistungstransistoranordnung mit einem Transistorrandabschluss. Außerdem betrifft die Erfindung eine Leistungstransistoranordnung.
Als MOS(Metal Oxide Semiconductor)-Leistungstransistoren ausgebildete Transistoranordnungen werden zur Steuerung von Schaltströmen mit hohen Stromstärken (bis zu mehreren 10 Ampere) mittels niedriger Steuerspannungen vorgesehen. Die Spannungsfestigkeit solcher Leistungstransistoren kann bis zu mehreren 100 V betragen. Die Schaltzeiten liegen üblicherweise im Bereich weniger Mikrosekunden.
MOS-Leistungstransistoren liegen beispielsweise als Trench-MOS-Leistungstransistoren vor. Ein Trench-MOS-Leistungstransistor ist in einem Halbleitersubstrat ausgebildet, das in mindestens einem aktiven Zellenfeld jeweils eine Mehrzahl von nebeneinander angeordneten Trench-Transistorzellen aufweist.
Je nach Ausbildung der Trench-Transistorzellen sind zum Beispiel selbstleitende und selbstsperrende p-Kanal- bzw. n-Kanal-Trench-MOS-Leistungstransistoren realisierbar.

Die 1 zeigt eine als Trench-MOS-Leistungstransistor ausgeführte herkömmliche Leistungstransistoranordnung 1 mit schematischer Darstellung der Source-, Drain- und Gate-Anschlüsse, der als n-Kanal-MOSFET mit vertikaler, zweifach diffundierter Trench-Struktur (VDMOSFET, vertical doublediffused metall oxide semiconductor field effect transistor) ausgeführt ist. Dabei ist eine mit dem Drain-Anschluss verbundene Drain-Metallisierung 231 auf einer Rückseite eines Halbleitersubstrats 16 angeordnet. An die Drain-Metallisierung 231 schließt im Halbleitersubstrat 16 eine n⁺⁺-dotierte Drain-Schicht 23 an. Der Drain-Metallisierung 231 gegenüber schließt an der Drain-Schicht 23 eine Driftzone 232 an. Die Driftzone 232 wird im Allgemeinen aus einem schwach n-dotierten Abschnitt des Halbleitersubstrats 16 gebildet, der in der Regel aus epitaktisch aufgebrachtem Silizium besteht. In der Driftzone 232 bildet sich im Sperrbetrieb des Trench-MOS-Leistungstransistors eine Raumladungszone aus, deren Ausdehnung im Wesentlichen die maximale Sperrspannung bestimmt.

In einem Zellenfeld 3 sind im Halbleitersubstrat 16 Zellenfeldgräben 5 angeordnet. Die Zellenfeldgräben 5, die im Querschnitt dargestellt sind, erstrecken sich in diesem Beispiel parallel in einer Richtung senkrecht zur Querschnittsfläche. In den Zellenfeldgräben 5 sind Gate-Elektrodenstrukturen 10 und Feld-Elektrodenstrukturen 11 angeordnet. Die Feld-Elektrodenstruktur 11 ist durch eine Isolationsschicht 18, die aus einem Feldoxid gebildet wird, gegen das Halbleitersubstrat 16 isoliert. Die Gate-Elektroden-struktur 10 ist durch eine Gate-Isolationsschicht 20 aus Siliziumoxid gegen die Feld-Elektrodenstruktur 11 und das Halbleitersubstrat 16 isoliert. An die Driftzone 232 des Halbleitersubstrats 16 schließen in Bereichen zwischen den Zellenfeldgräben 5 p-dotierte Bodyzonen an, die den Gate-Elektrodenstrukturen 10 gegenüberliegen. Zwischen den Bodyzonen und einer Substratoberfläche 17 sind n⁺⁺-dotierte Source-Gebiete 8a vorgesehen. Die Feld-Elektrodenstrukturen 11 verringern eine parasitäre Kapazität zwischen den Gate-Elektrodenstrukturen 10 und der Driftzone 232. Mittels Source-Kontaktgräben 8 ist eine Source-Metallisierung 15 mit den Sourcegebieten 8a elektrisch leitend verbunden. Gegenüber den Gate-Elektrodenstrukturen 10 ist die Source-Metallisierung 15 durch eine Zwischenoxidschicht 22 elektrisch isoliert. Das Material sowohl der Gate-Elektrodenstrukturen 10 als auch der Feld-Elektrodenstrukturen 11 ist zum Beispiel stark dotiertes Polysilizium. Die Leitfähigkeit der Gate-Elektrodenstruktur 10 kann durch eine Zusatzschicht in der Gate-Elektrodenstruktur 10, etwa einer Silizidschicht, verbessert sein. Der Zellenfeldgraben 5 mit der Gate-Elektrodenstruktur 10 und der Feld-Elektrodenstruktur 11 bildet zusammen mit den angrenzenden, dotierten Bereichen des Halbleitersubstrats 16 eine Trench-Transistorzelle 2, die sich bis zur Drainschicht 23 erstreckt.

Wird in einer solchen aktiven Trench-Transistorzelle 2 die Gate-Elektrodenstruktur 10 mit einem positiven Potential beaufschlagt, so bildet sich in der p-dotierten Bodyzone ein n-leitender Inversionskanal aus den dort angereicherten Minoritätsträgern (Elektronen) der p-dotierten Bodyzone.

In einem Randbereich 4 der als Trench-MOS Leistungstransistor ausgebildeten Leistungstransistoranordnung 1 erfolgt zum Einen die Kontaktierung der in den Zellenfeldgräben 5 angeordneten Feld-Elektrodenstrukturen 11 mit der Source-Metallisierung 15, zum Anderen erfolgt die Kontaktierung der in den Zellenfeldgräben 5 angeordneten Gate-Elektrodenstrukturen 10 mit einer Gate-Metallisierung 14. Ferner ist im Randbereich 4 ein Beispiel für eine Schirmelektrode 12 dargestellt.

Die Kontaktierung der in den Zellenfeldgräben 5 angeordneten Feld-Elektrodenstrukturen 11 erfolgt in einer zur Querschnittsebene VI parallelen Querschnittsebene VII. In den Zellenfeldgräben 5, die senkrecht zur Querschnittsebene VI verlaufen, erstrecken sich die Gate-Elektrodenstrukturen 10 nicht über die gesamte Länge der Zellenfeldgräben 5, so dass in einem Anschlussbereich der Zellenfeldgräben 5 die Kontaktierung der jeweiligen Feld-Elektrodenstruktur 11 erfolgt, wie in der Ebene VII gezeigt. Jede über die Substratoberfläche 17 gezogene Feld-Elektrodenstruktur 11 ist mit der Source-Metallisierung 15 elektrisch leitend verbunden.

In einer weiteren Querschnittsebene VIII, die sich zwischen der ersten Querschnittsebene VI und der zweiten Querschnittsebene VII parallel zu dieser erstreckt, erfolgt die elektrische Verbindung der Gate-Elektrodenstrukturen 10 mit einer Rand-Gatestruktur 13. Die Rand-Gatestruktur 13 ist elektrisch leitend mit der Gate-Metallisierung 14 verbunden. Die Rand-Gatestrukturen 13 und die Schirmelektroden 12 sind aus dotiertem Polysilizium gebildet. Die Source-Metallisierung 15, die Gate-Metallisierung 14, die Rand-Gatestruktur 13, die Schirmelektrode 12, sowie das Halbleitersubstrat 16 sind gegeneinander jeweils durch eine Isolationsschicht 18, eine Zwischenoxidschicht 22 sowie einer weiteren Isolationsschicht 18 voneinander isoliert.

Zur Herstellung einer komplexen Struktur, wie der in der 1 beschriebenen Leistungstransistoranordnung, bei der sowohl die Gate-Elektrodenstruktur als auch die Feld-Elektrodenstruktur in den Randbereich herausgeführt und dort jeweils mit einer Gate-Metallisierung, bzw. einer Source-Metallisierung verbunden werden, sind bei derzeitig bekannten Herstellungsverfahren mindestens sieben Strukturierungsebenen erforderlich.

Eine Strukturierungsebene umfasst eine lithografische Abbildung von auf einer Belichtungsmaske vorgegebenen Strukturen auf das zu strukturierende Halbleitersubstrat und sich daran anschließende Ätz-, Abscheide- bzw. Aufwachs- und Planarisierungsschritte.

Die mindestens sieben Strukturierungsebenen zur Herstellung einer Leistungstransistoranordnung, entsprechend der 1, umfassen eine Grabenstrukturierung, bei der Zellenfeld- und Randgräben in das Halbleitersubstrat eingebracht werden, eine Strukturierung von abgeschiedenem Poly-Silizium zur Ausbildung der Feld-Elektrodenstruktur, eine Strukturierung einer Gate-Isolationsschicht (Gateoxid), eine Strukturierung einer zweiten abgeschiedenen Polysiliziumschicht zur Ausbildung der Gate-Elektrodenstruktur, eine Strukturierung von Body- und Source-Gebieten, eine Strukturierung von Kontaktlöchern und eine Strukturierung einer Metallebene.

Ein großer Kostenfaktor in jeder Strukturierungsebene ist die lithografische Abbildung, da die hierfür benötigten Geräte technisch sehr aufwändig und kostenintensiv sind. Außerdem erfordert der gesamte Abbildungsprozess eine hohe Präzision und ist damit sehr fehleranfällig. Aus den genannten Gründen geht das Bestreben dahin, die Anzahl der lithografischen Abbildungen und damit auch die Anzahl der Strukturierungsebenen zu reduzieren.

Vorgeschlagen worden sind Verfahren, die mit fünf und mit vier Strukturierungsebenen auskommen. Bei dem Verfahren mit fünf Strukturierungsebenen werden die Ebenen Body- und Source-Strukturierung, sowie Gate-Elektrodenstrukturierung eliminiert. Sowohl zur Body-, Source-Strukturierung als auch zur Gate-Elektrodenstrukturierung werden dann keine lithografischen Abbildungen mehr eingesetzt. Die verbleibenden fünf Strukturierungsebenen umfassen die Grabenstrukturierung, die Feld-Elektrodenstrukturierung, die Strukturierung der Gate- Isolationsschicht, die Kontaktlochstrukturierung und die Strukturierung der Metallebene.

Bei dem Verfahren mit vier Strukturierungsebenen werden die Strukturierung der Feld-Elektrodenstruktur und die Strukturierung der Gate-Isolationsschicht zu einer Strukturierungsebene zusammengefasst. Die lithografische Abbildung in dieser Strukturierungsebene stellt jedoch hohe Anforderungen an Justagetoleranz und CD (critical dimension).

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein kostengünstiges Verfahren mit einer weiter reduzierten Anzahl von Strukturierungsebenen zur Herstellung einer Leistungstransistoranordnung zur Verfügung zu stellen. Von der Aufgabe wird ein Verfahren zur Herstellung einer Leistungstransistoranordnung mit einem Transistorrandabschluss und eine mit dem Verfahren hergestellte Leistungstransistoranordnung umfasst.

Diese Aufgabe wird mit einem Verfahren mit den Merkmalen des Patentanspruchs 1 und mit einem Verfahren mit den Merkmalen des Patentanspruchs 8 gelöst. Ferner wird die Aufgabe durch eine Leistungstransistoranordnung gemäß Patentanspruch 19 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den jeweiligen Unteransprüchen.

Es wird ein Verfahren zur Herstellung einer Leistungstransistoranordnung zur Verfügung gestellt, bei dem in einem Halbleitersubstrat ein Zellenfeld vorgesehen wird. Innerhalb des Zellenfeldes werden Zellenfeldgräben, sowie mindestens jeweils ein mit dem Zellenfeldgraben verbundener Anschlussgraben eingebracht. Die Zellenfeldgräben werden dabei breiter vorgesehen als die Anschlussgräben. Es werden eine Isolationsschicht und auf die Isolationsschicht eine erste leitende Schicht aufgebracht. Die erste leitende Schicht, die eine Feld-Elektrodenstruktur ausbildet, wird zurückgebildet. Eine leitende Hilfsschicht wird aufgebracht, wobei die Anschlussgräben mindestens gefüllt und die Zellenfeldgräben bis auf eine Öffnung ausgekleidet werden. Die leitende Hilfsschicht wird aus den Zellenfeldgräben im Wesentlichen vollständig entfernt und in den Anschlussgräben bis im Wesentlichen zur Substratoberfläche zurückgebildet. Eine Gate-Elektrodenstruktur wird selbstjustierend in den Zellenfeldgräben ausgebildet und eine Kontaktierung der Feld-Elektrodenstruktur im Bereich der mit den Zellenfeldgräben verbundenen Anschlussgräben durchgeführt.

Bei dem erfindungsgemäßen Verfahren zur Herstellung einer Leistungstransistoranordnung sind in vorteilhafter Weise lediglich drei Strukturierungsebenen mit jeweils einer lithografischen Abbildung notwendig. In einer ersten Strukturierungsebene werden mittels einer lithografischen Abbildung und sich daran anschließenden Ätzprozessen die Zellenfeldgräben und die Anschlussgräben in das Halbleitersubstrat eingebracht. Die Breite der Gräben ist dabei so vorzusehen, dass die Zellenfeldgräben breiter als die Anschlussgräben sind. Auf die nun strukturierte Substratoberfläche wird eine Isolationsschicht, beispielsweise ein Feldoxid, aufgebracht. Auf die Isolationsschicht wird eine erste leitende Schicht aufgebracht. Das Aufbringen der ersten leitenden Schicht kann durch eine konforme Abscheidung von dotiertem Polysilizium erfolgen. Die erste leitende Schicht wird zurückgebildet, um eine Feld-Elektrodenstruktur in den Zellenfeldgräben auszubilden. Da keine Maskierung vorgenommen wird, erfolgt die Zurückbildung sowohl in den Zellenfeldgräben als auch in den Anschlussgräben. Um die Anschlussgräben bis an eine Substratoberfläche mit leitenden Material aufzufüllen, wird eine leitende Hilfsschicht aufgebracht. Ein Breitenverhältnis zwischen den Anschlussgräben und den Zellenfeldgräben ist so ge wählt, dass die Anschlussgräben mit der Hilfsschicht mindestens gefüllt und die Zellenfeldgräben bis auf eine Öffnung ausgekleidet werden. Die leitende Hilfsschicht wird dann beispielsweise mittels eines isotropen Ätzprozesses aus den Zellenfeldgräben entfernt und in den Anschlussgräben bis im Wesentlichen zur Substratoberfläche zurückgebildet. Eine Gate-Elektrodenstruktur wird selbstjustierend ohne lithografischen Abbildungsprozess ausgebildet. In einer zweiten Strukturierungsebene erfolgt eine Kontaktierung der Feld-Elektrodenstruktur im Bereich des Anschlussgrabens und in einer dritten Strukturierungsebene wird eine Metallebene strukturiert.

Bei dem erfindungsgemäßen Verfahren werden demnach die Isolationsschicht, die Feld-Elektrodenstruktur, die Gate-Elektrodenstruktur und die Gate-Isolationsschicht selbstjustierend ohne Verwendung einer lithografischen Abbildung ausgebildet. Dies wird durch die erfindungsgemäße Einführung zweier unterschiedlicher Grabenbreiten zur Definition zweier Kategorien von Gräben und durch das Aufbringen der leitenden Hilfsschicht realisiert. Schmale Abmessungen ergeben den Anschlussgraben mit einer durchgehenden dickeren Isolationsschicht, die aus einem abgeschiedenen Feldoxid bestehen kann, und einer aus beispielsweise einem Polysilizium bestehenden Elektrode. Breite Abmessungen ergeben den Zellenfeldgraben mit der Feld-Elektrodenstruktur im unteren Teil des Zellenfeldgrabens, die gegen das Halbleitersubstrat durch die dickere Isolationsschicht isoliert ist, und mit der Gate-Elektrodenstruktur im oberen Teil des Zellenfeldgrabens, die gegen das Halbleitersubstrat und die Feld-Elektrodenstruktur durch die dünnere Gate-Isolationsschicht isoliert ist. Die Ausbildung der im Zellenfeldgraben und im Anschlussgraben unterschiedlichen Elektrodenstrukturen wird durch das Abscheiden der leitenden Hilfsschicht zwischen der Abscheidung der die Feld-Elektrodenstuktur ausbildenden ersten leitenden Schicht und der die Gate-Elektrodenstruktur ausbildenden zweiten leitenden Schicht erreicht. Dabei ist die Dicke der Hilfsschicht so vorzusehen, dass der schmalere Anschlussgraben gerade verschlossen wird, während die breiteren Zellenfeldgräben mit der Hilfsschicht ausgekleidet werden und noch eine Öffnung aufweisen. Nachdem die Hilfsschicht in den Anschlussgräben bis zur Substratoberfläche zurückgebildet und aus den breiteren Zellenfeldgräben entfernt ist, befindet sich im unteren Teil der Zellenfeldgräben nur noch die erste leitende Schicht, die eine Feld-Elektrodenstruktur ausbildet. Die Isolationsschicht kann nun in den Abschnitten, die weder von der ersten leitenden Schicht noch von der Hilfsschicht abgedeckt sind, entfernt werden. Selbstjustierend kann nun durch eine Oxidation von Halbleitermaterial die Gate-Isolationsschicht vorgesehen werden. Die Gate-Elektrodenstruktur kann durch eine Abscheidung einer zweiten leitenden Schicht mit einem anschließenden Rückätzprozess ausgebildet werden. In einer zweiten Strukturierungsebene mit einer lithografischen Abbildung erfolgt das Vorsehen von Kontaktlöchern und Kontaktgräben. In einer dritten Strukturierungsebene wird eine Metallebene strukturiert.

Der wesentliche Vorteil bei dem erfindungsgemäßen Verfahren besteht darin, dass eine bezüglich der Justierung und den CD (critical dimension) Anforderungen kritische, fehleranfällige lithografische Abbildung eingespart wird. Durch ein Reduzieren von Fehlerquellen lässt sich der Gesamtprozess wesentlich kostengünstiger gestalten.

Zur Ausbildung der Gate-Elektrodenstruktur werden vorzugsweise weder von der ersten leitenden Schicht noch von der Hilfsschicht abgedeckte Abschnitte der Isolationsschicht entfernt. Darauf werden eine Gate-Isolationsschicht, beispielsweise ein Oxid, und eine zweite leitende Schicht vorgesehen. Durch Rückbildung der zweiten leitenden Schicht bis zur Substratoberfläche wird aus der zweiten leitenden Schicht die Gate-Elektrodenstruktur ausgebildet. Die zweite leitende Schicht kann durch eine konforme Abscheidung von dotiertem Polysilizium aufgebracht werden. Die Rückbildung erfolgt beispielsweise durch einen isotropen Ätzprozess.

Vorzugsweise wird beim Einbringen von Zellenfeldgräben und Anschlussgräben ein das Zellenfeld vollständig umgebender Randgraben in das Halbleitersubstrat eingebracht. Der Randgraben wird mit derselben Breite wie der Anschlussgraben vorgesehen und in der gleichen Art und Weise wie der Anschlussgraben prozessiert. In einfacher Weise kann mit dem erfindungsgemäßen Verfahren ein das Zellenfeld umgebender Randgraben ohne zusätzliche Prozessschritte eingebracht werden. Der Randgraben wird durch die erste lithografische Abbildung mit auf das Halbleitersubstrat abgebildet und in anschließenden Prozessschritten in der gleichen Art und Weise wie die Anschlussgräben mit der Isolationsschicht ausgekleidet sowie mit leitendem Material aufgefüllt. Eine mit dem leitenden Material ausgebildete Elektrodenstruktur im Randgraben kann beispielsweise durch den Anschlussgraben mit der Feld-Elektrodenstruktur im Zellenfeldgraben verbunden werden und damit auf das gleiche elektrische Potential wie die Feld-Elektrodenstruktur im Zellenfeldgraben gelegt werden. Durch die im Randgraben vorgesehene Elektrodenstruktur wird in vorteilhafter Weise ein Drainpotential abgeschirmt und die Gate-Isolationsschicht vor Schädigungen geschützt.

In vorteilhafter Weise wird nach dem Ausbilden der Gate-Elektroden-struktur eine Zwischenoxidschicht zur Isolierung aufgebracht. In die Zwischenoxidschicht und in das Halbleitersubstrat wird jeweils zwischen zwei Zellenfeldgräben ein Source-Kontaktgraben zur leitenden Verbindung von im Halbleitersubstrat ausgebildeten Source-Gebieten und der Anschlussgräben mit einer mindestens abschnittsweise oberhalb dem Zellenfeld angeordneten Source-Metallisierung vorgesehen. In die Zwischenoxidschicht werden Gate-Kontaktlöcher zur leitenden Verbindung der Gate-Elektrodenstruktur mit einer mindestens abschnittsweise oberhalb des Zellenfeldes angeordneten Gate-Metallisierung eingebracht. Dann werden die Gate- und die Source-Metallisierung vorgesehen.

Der Anschlussgraben wird vorzugsweise senkrecht zu den Zellenfeldgräben sowie dem Source-Kontaktgraben verlaufend vorgesehen. Der Source-Kontaktgraben kreuzt die Anschlussgräben und stellt damit eine leitende Verbindung der Anschlussgräben zur Source-Metallisierung her.

Vorzugsweise wird als Material für die Hilfsschicht ein selektiv zum Material der ersten leitenden Schicht zu entfernendes Material vorgesehen. Ein selektiv zu entfernendes Material erleichtert einen Ätzprozess, mit dem die Hilfsschicht aus den breiteren Zellenfeldgräben entfernt wird.

Als Material für die zweite leitende Schicht wird vorzugsweise dotiertes Polysilizium vorgesehen.

Bei dem erfindungsgemäßen Verfahren zur Herstellung einer Leistungstransistoranordnung mit einem Transistorrandabschluss wird in einem Halbleitersubstrat ein Zellenfeld vorgesehen. Innerhalb des Zellenfeldes werden Zellenfeldgräben und mindestens ein das Zellenfeld umgebender und den Transistorrandabschluss ausbildender Randgraben in das Halbleitersubstrat eingebracht, wobei die Zellenfeldgräben breiter als der Randgraben vorgesehen werden. Eine Isolationsschicht wird aufgebracht. Auf die Isolationsschicht wird eine leitende Hilfsschicht aufgebracht, wobei der Randgraben mindestens gefüllt und die Zellenfeldgräben bis auf eine Öffnung ausgekleidet werden. Die Hilfsschicht wird aus den Zellenfeldgräben vollständig entfernt und im Randgraben bis im Wesentlichen zur Substratoberfläche zurückgebildet. Die freiliegende Isolationsschicht wird entfernt und eine Gate-Isolationsschicht aufgebracht. Eine erste leitende Schicht wird aufgebracht und durch ein Zurückbilden der ersten leitenden Schicht bis zur Substratoberfläche wird die Gate-Elektrodenstruktur ausgebildet.

Bei dem erfindungsgemäßen Verfahren wird in einfacher Weise, ohne zusätzliche lithografische Abbildung ein das Zellenfeld umgebender und einen Transistorrandabschluss ausbildender Randgraben mit prozessiert. Dies erfolgt durch das Vorsehen unterschiedlicher Grabenbreiten in Verbindung mit dem Aufbringen einer leitenden Hilfsschicht. Ein Breitenverhältnis von Randgraben zu Zellenfeldgraben wird so vorgesehen, dass die leitende Hilfsschicht den Randgraben auffüllt und die Zellenfeldgräben bis auf eine Öffnung auskleidet. Mittels eines isotropen Ätzprozesses kann die Hilfsschicht aus den Zellenfeldgräben vollständig entfernt und in den Randgräben bis zur Substratoberfläche zurückgebildet werden. Aus den Zellenfeldgräben kann nun die Isolationsschicht entfernt und durch eine Gate-Isolationsschicht ersetzt werden. Nach Aufbringen der Gate-Isolationsschicht wird die Gate-Elektrodenstruktur ausgebildet. Vorteilhaft an dieser Vorgehensweise ist, dass der mit der im Vergleich zur Gate-Isolationsschicht dickeren Isolationsschicht ausgekleidete und mit einer Elektrodenstruktur vorgesehene Randgraben ohne eine zusätzliche lithografische Abbildung bei der Prozessierung von Zellenfeldgräben mit ausgebildet wird. Mit dem erfindungsgemäßen Verfahren können vorteilhaft auch herkömmliche Leistungstransistoranordnungen ohne zusätzlichen Strukturierungsaufwand mit einem die Gate-Isolationsschicht im Zellenfeld schützenden Transistorrandabschluss vorgesehen werden.

Vorzugsweise wird die Gate-Isolationsschicht mittels einer Oxidierung von Halbleitermaterial vorgesehen. Dies erfolgt als ein selbstjustierender Prozess, da sich das isolierende Oxid nur auf Oberflächenabschnitten des Halbleitermaterials bildet, an denen das Halbleitermaterial nicht von anderen Schichten abgedeckt ist. Die Gate-Isolationsschicht bildet sich auf der ersten leitenden Schicht, die aus einem dotierten Poly-Silizium bestehen kann und auf der Oberfläche des Halbleitersubstrats aus.

Die Isolationsschicht wird in vorteilhafter Weise durch Aufwachsen oder Abscheiden eines Feldoxids aufgebracht und im Allgemeinen dicker als die Gate-Isolationsschicht vorgesehen.

In vorteilhafter Weise wird die erste leitende Schicht durch ein konformes Abscheiden von dotiertem Polysilizium aufgebracht.

Die Hilfsschicht wird vorzugsweise mittels eines konformen Abscheideprozesses aufgebracht und mittels eines isotropen Ätzprozesses zurückgebildet. Durch einen konformen Abscheideprozess ist gewährleistet, dass sich ein Material der Hilfsschicht auch an vertikalen Grabenwänden ablagert.

Vorzugsweise werden Body- und die Source-Gebiete durch eine Implantation eines Dotierstoffes und einem anschließenden Temperaturschritt in das Halbleitersubstrat eingebracht.

Nach dem Ausbilden der Gate-Elektrodenstruktur wird in vorteilhafter Weise eine Silizidierung durchgeführt. Die Silizi dierung der Gate-Elektrodenstruktur hat den Vorteil, dass die Leitfähigkeit der Gate-Elektrodenstruktur erhöht wird.

Die Zellenfeldgräben umfassen vorteilhaft parallel zueinander angeordnete innere Zellenfeldgräben und einen äußeren Zellenfeldgraben. Der äußere Zellenfeldgraben wird dabei mit einem zu den inneren Zellenfeldgräben parallelen Abschnitt und einem zu den inneren Zellenfeldgräben senkrechten Abschnitt vorgesehen. Die inneren Zellenfeldgräben werden mit dem senkrechten Abschnitt des äußeren Zellenfeldgrabens verbunden, indem die inneren Zellenfeldgräben in den äußeren Zellenfeldgraben einmünden oder diesen kreuzen.

Vorzugsweise wird ein Mindestabstand des äußeren Zellenfeldgrabens zu den inneren Zellenfeldgräben einem Abstand zweier jeweils benachbarter inneren Zellenfeldgräben entsprechend vorgesehen. Die inneren Zellenfeldgräben und der parallele Abschnitt des äußeren Zellenfeldgrabens sind mit ein und demselben Abstand zueinander angeordnet.

Der äußere Zellenfeldgraben wird in vorteilhafter Weise mit fingerartigen Erweiterungen zur Kontaktierung der Gate-Elektrodenstruktur vorgesehen. Oberhalb der fingerartigen Erweiterungen des äußeren Zellenfeldgrabens kann die Gate-Metallisierung vorgesehen werden, die durch Gate-Kontaktlöcher, die in die fingerartigen Erweiterungen eingebracht werden, mit der Gate-Elektrodenstruktur elektrisch leitend verbunden wird. Oberhalb der inneren Zellenfeldgräben entlang derer die Trenchtransistorzellen ausgebildet werden, kann eine Source-Metallisierung vorgesehen werden, wobei die Source-Metallisierung durch die zwischen den parallelen Zellenfeldgräben vorgesehenen Source-Kontaktgräben elektrisch leitend mit den Source-Gebieten und den Anschlussgräben verbunden wird.

Der Randgraben und der äußere Zellenfeldgraben werden in vorteilhafter Weise durch den Anschlussgraben miteinander verbunden. Durch diese Verbindung wird die Elektrodenstruktur im Randgraben vorteilhaft auf das Potential der Feld-Elektrodenstruktur des äußeren Zellenfeldgrabens gelegt.

Die erfindungsgemäße Leistungstransistoranordnung ist mit einem in einem Halbleitersubstrat ausgebildeten Zellenfeld vorgesehen. Innerhalb des Zellenfeldes sind im Halbleitersubstrat Zellenfeldgräben ausgebildet, wobei die Zellenfeldgräben mehrere parallel zueinander angeordnete innere Zellenfeldgräben und einen äußeren Zellenfeldgraben umfassen. Entlang der inneren Zellenfeldgräben sind Trench-Transistorzellen ausgebildet. Innerhalb jeweils eines Zellenfeldgrabens ist eine Gate-Elektrodenstruktur ausgebildet, die gegen das Halbleitersubstrat durch eine Gate-Isolationsschicht isoliert ist. Über dem Zellenfeld ist mindestens abschnittsweise eine Gate-Metallisierung angeordnet, die elektrisch leitend mit der Gate-Elektrodenstruktur verbunden ist. Über dem Zellenfeld ist mindestens abschnittsweise eine Source-Metallisierung angeordnet, die durch Source-Kontaktgräben elektrisch leitend mit im Halbleitersubstrat ausgebildeten Source-Gebieten verbunden ist. Die Leistungstransistoranordnung ist erfindungsgemäß mit einem das Zellenfeld vollständig umgebenden Randgraben vorgesehen, der mit einer Isolationsschicht ausgekleidet und mit einem leitenden Material gefüllt ist.

Erfindungsgemäß ist das Zellenfeld vollständig von einem einen Transistorrandabschluss ausbildenden Randgraben umgeben. Im Randgraben ist eine Isolationsschicht, die dicker ist als die Gate-Isolationsschicht, vorgesehen. Das eine Elektrode ausbildende leitende Material im Randgraben wird durch die dicke Isolationsschicht vom Halbleitersubstrat getrennt.

Durch den in der erfindungsgemäßen Weise gestalteten Transistorrandabschluss wird in vorteilhafter Weise ein Drainpotential abgeschirmt. Dadurch werden Schädigungen der Gate-Isolationsschicht im Zellenfeld vermieden. Der erfindungsgemäß vorgesehene Randgraben bietet außerdem den Vorteil, dass die gesamte Transistorrandkonstruktion platzsparend ausgeführt und damit eine durch die Leistungstransistoranordnung beanspruchte Chipfläche verkleinert werden kann.

Die Isolationsschicht ist vorzugsweise dicker als die Gate-Isolationsschicht. Der Vorteil besteht darin, dass die qualitativen Anforderungen an eine dicke Isolationsschicht geringer ausfallen können als die Anforderungen an eine dünne Gate-Isolationsschicht.

Innerhalb jeweils eines Zellenfeldgrabens sind in vorteilhafter Weise zwei voneinander und gegen das Halbleitersubstrat isolierte Elektrodenstrukturen vorgesehen. Dabei ist die eine Elektrodenstruktur als eine Feld-Elektrodenstruktur und die andere Elektrodenstruktur als eine Gate-Elektrodenstruktur ausgebildet. Die Feld-Elektrodenstruktur ist im Bereich jeweils eines die benachbarten parallelen Zellenfeldgräben verbindenden Anschlussgrabens elektrisch leitend mit der Source-Metallisierung verbunden. Durch das Vorsehen von Anschlussgräben im Zellenfeld kann die Feld-Elektrodenstruktur direkt im Zellenfeld mit der oberhalb des Zellenfeldes angeordneten Source-Metallisierung elektrisch leitend verbunden werden. Es erübrigt sich, die Feld-Elektrodenstruktur bis zum Randgraben zu verlängern und dort mit der Source-Metallisierung leitend zu verbinden. Dadurch reduziert sich eine Komplexität der Struktur bei gleichbleibender Funktionalität der Leistungstransistoranordnung. Durch die leitende Verbindung der Feld-Elektrodenstruktur mit der Source-Metallisierung im Zellenfeld wird eine Transistorrandkonstruktion vereinfacht. Mit einer vereinfachten Struktur lässt sich auch ein Verfahren zur Herstellung dieser Struktur vereinfachen.

Vorzugsweise sind die Zellenfeldgräben breiter als der Randgraben und die Anschlussgräben vorgesehen. Durch die Wahl unterschiedlicher Breiten lassen sich unterschiedliche Kategorien von Gräben definieren. In den breiteren Zellenfeldgräben sind die gegen das Halbleitersubstrat durch die Isolationsschicht isolierte Feld-Elektrodenstruktur und die Gate-Elektrodenstruktur mit der gegen das Halbleitersubstrat und die Feld-Elektrodenstruktur isolierenden Gate-Isolationsschicht angeordnet, während der schmalere Randgraben sowie die Anschlussgräben die dicke Isolationsschicht sowie das Material der Feld-Elektrodenstruktur und der Hilfsschicht enthalten.

In vorteilhafter Weise ist der äußere Zellenfeldgraben mit einem zu den inneren Zellenfeldgräben parallelen Abschnitt und einem zu den inneren Zellenfeldgräben senkrechten Abschnitt vorgesehen. Die inneren Zellenfeldgräben sind mit dem senkrechten Abschnitt des äußeren Zellenfeldgrabens verbunden. Dabei können die inneren Zellenfeldgräben in den äußeren Zellenfeldgraben einmünden oder diesen kreuzen. Die Gate-Elektrodenstruktur in den inneren Zellenfeldgräben ist durch den äußeren Zellenfeldgraben elektrisch leitend mit der Gate-Metallisierung verbunden.

Ein Mindestabstand des äußeren Zellenfeldgrabens zu den inneren Zellenfeldgräben entspricht vorzugsweise einem Abstand zweier jeweils benachbarter inneren Zellenfeldgräben.

Vorzugsweise sind der Randgraben und der äußere Zellenfeldgraben geringer voneinander beabstandet, als jeweils zwei der inneren Zellenfeldgräben voneinander. Dadurch liegt in vor teilhafter Weise ein Randdurchbruch über einem Zellenfelddurchbruch.

Der äußere Zellenfeldgraben ist in vorteilhafter Weise mit fingerartigen Erweiterungen zur Kontaktierung der Gate-Elektrodenstruktur vorgesehen. Durch die fingerartigen Erweiterungen in die Gate-Kontaktlöcher zur leitenden Verbindung der Gate-Elektrodenstruktur mit der Gate-Metallisierung eingebracht werden, lassen sich in einfacher Weise die Source-Metallisierung und die Gate-Metallisierung räumlich voneinander trennen.

Vorzugsweise sind jeweils zwischen zwei benachbarten Zellenfeldgräben die senkrecht zu den Zellenfeldgräben verlaufenden und die benachbarten Zellenfeldgräben verbindenden Anschlussgräben vorgesehen. Die Anschlussgräben sind durch die parallel zu den Zellenfeldgräben verlaufenden Source-Kontaktgräben elektrisch leitend mit der Source-Metallisierung verbunden. Vorteilhaft können dadurch ohne Beanspruchung einer zusätzlichen Chipfläche beliebig viele Anschlussgräben und damit Kontakte der Feld-Elektrodenstruktur mit der Source-Metallisierung im Zellenfeld realisiert werden.

Vorzugsweise ist zwischen dem Randgraben und dem äußeren Zellenfeldgraben der den Randgraben und den äußeren Zellenfeldgraben verbindende Anschlussgraben vorgesehen. Der Anschlussgraben ist nicht durch einen Source-Kontaktgraben mit der Source-Metallisierung verbunden. Durch den Anschlussgraben wird der Randgraben vorteilhaft an die Feld-Elektrodenstruktur im Zellenfeldgraben angeschlossen.

Nachfolgend wird die Erfindung anhand der 1 bis 6 näher erläutert. Es zeigen:
1 einen vereinfachten schematischen Querschnitt durch eine herkömmliche Transistoranordnung im Übergangsbereich zwischen Zellenfeld und Randbereich,
2 eine Draufsicht auf eine Leistungstransistoranordnung gemäß einem Ausführungsbeispiel der Erfindung,
3 schematische Querschnitte durch Gräben einer erfindungsgemäßen Leistungstransistoranordnung in unterschiedlichen Stadien eines Ausführungsbeispiels des erfindungsgemäßen Verfahrens,
4 bis 6 schematische Querschnitte durch prozessierte Gräben eines Ausführungsbeispiels einer erfindungsgemäßen Leistungstransistoranordnung.
Die 1 ist bereits in der Beschreibungseinleitung näher erläutert worden.
Bezugszeichen, die in den nachfolgenden Figuren nicht abgebildet sind, finden sich in der 1.
Die in der 2 als Ausführungsbeispiel dargestellte Leistungstransistoranordnung 1 weist ein in einem Halbleitersubstrat 16 ausgebildetes Zellenfeld 3 auf, das von einem Randgraben 7 umgeben ist. Innerhalb des Zellenfeldes 3 im Halbleitersubstrat 16 sind Zellenfeldgräben 5 ausgebildet. Die Zellenfeldgräben 5 werden in innere Zellenfeldgräben 5b und einen die inneren Zellenfeldgräben 5b umgebenden äußeren Zellenfeldgraben 5a unterteilt. Entlang der inneren Zellenfeldgräben 5b sind Trench-Transistorzellen 2 ausgebildet. Die inneren Zellenfeldgräben 5b münden in den äußeren Zellenfeldgraben 5a. Der äußere Zellenfeldgraben 5a weist fingerartige Erweiterungen auf, in denen Gate-Kontaktlöcher 9 zur leiten den Verbindung einer Gate-Elektrodenstruktur 10 mit einer Gate-Metallisierung 14 vorgesehen sind. In den Zellenfeldgräben 5 sind zwei voneinander und gegen das Halbleitersubstrat 16 isolierte Elektrodenstrukturen angeordnet. Dabei ist die eine Elektrodenstruktur als Feld-Elektrodenstruktur 11 und die andere Elektrodenstruktur als Gate-Elektroden-struktur 10 ausgebildet. Die Feld-Elektrodenstruktur 11 ist durch Anschlussgräben 6, sowie durch Source-Kontaktgräben 8 mit einer oberhalb der inneren Zellenfeldgräben 5b angeordneten Source-Metallisierung 15 elektrisch leitend verbunden. Die Zellenfeldgräben 5 sind mit einer Breite d1, die Anschlussgräben 6 und der Randgraben 7 mit einer Breite d2 vorgesehen, die minimal ausgeführt werden kann. Die Breite d2 ist dabei so vorzusehen, dass sich in den Randgräben 7 und den Anschlussgräben 6 eine Elektrodenstruktur ausbilden lässt. Die Zellenfeldgräben 5 weisen einen Abstand d3 zueinander auf.
In der 2 ist das Zellenfeld 3 und der das Zellenfeld 3 umgebende Randgraben 7 der Leistungstransistoranordnung 1 dargestellt. Die Zellenfeldgräben 5 mit der Breite d1 unterteilen sich in innere Zellenfeldgräben 5b und einen äußeren Zellenfeldgraben 5a. Die Gate-Kontaktlöcher 9 sind in fingerartigen Erweiterungen des äußeren Zellenfeldgrabens 5a ausgebildet. Oberhalb der fingerartigen Erweiterungen ist die Gate-Metallisierung 14 vorgesehen. Parallel zu den inneren Zellenfeldgräben 5b sind in den Zwischenräumen zwischen zwei einen Abstand d3 zueinander aufweisenden Zellenfeldgräben, die Source-Kontaktgräben 8 und oberhalb der Source-Kontaktgräben 8 die Source-Metallisierung 15 angeordnet. Senkrecht zu den inneren Zellenfeldgräben 5b verlaufen die Anschlussgräben 6, die wie der Randgraben 7 mit der Minimalbreite d2 vorgesehen sind.
Zur Herstellung einer Leistungstransistoranordnung 1 gemäß der Draufsicht in der 2 werden in einer ersten Strukturierungsebene mittels einer lithografischen Abbildung und Ätzprozessen der Randgraben 7, die Zellenfeldgräben 5 und die Anschlussgräben 6 in das Halbleitersubstrat 16 eingebracht. Die Zellenfeldgräben 5 werden dabei mit einer Breite von ungefähr 700 Nanometern vorgesehen und der Randgraben 7 sowie die Anschlussgräben 6 mit einer Breite von ungefähr 350 Nanometern.
Auf eine nun strukturierte Substratoberfläche 17 wird eine Isolationsschicht 18 aus einem Feldoxid abgeschieden oder aufgewachsen. Anschließend wird eine erste leitende Schicht 19 aus einem hoch dotierten Polysilizium mittels eines konformen Abscheideprozesses aufgebracht. Die erste leitende Schicht wird ohne Maskierung zurückgeätzt, wobei die Ätztiefe in etwa 1300 nm ab der Isolationsschicht 18 beträgt.
Anschließend folgt eine weitere additive Abscheidung einer leitenden Hilfsschicht 24. Die leitende Hilfsschicht 24 wird selektiv zur die Feld-Elektrodenstruktur 11 in den Zellenfeldgräben 5 ausbildenden ersten leitenden Schicht 19 entfernt. Wird die Hilfsschicht 24 zu dick abgeschieden, so wird der Zellenfeldgraben 5 verschlossen und eine anschließende Ausbildung der Feld-Elektrodenstruktur 11 ist nicht mehr möglich. Wird die Hilfsschicht 24 zu dünn abgeschieden, so füllt die Hilfsschicht 24 den Randgraben 7 und die Anschlussgräben 6 nicht vollständig auf und dort, wo die Isolationsschicht 18 bedeckt bleiben sollte, ist sie freigelegt.
Nach der Abscheidung der Hilfsschicht 24, die so vorgenommen wird, dass der breitere Zellenfeldgraben 5 mit der Hilfsschicht 24 ausgekleidet wird und der schmalere Randgraben 7 sowie die Anschlussgräben 6 mit der Hilfsschicht 24 aufge füllt sind, erfolgt die Rückätzung der Hilfsschicht 24 mittels eines isotropen Ätzprozesses, der die Lage der Isolationsschicht 18 definiert. Die freigelegten Abschnitte der Isolationsschicht 18 werden mittels eines nasschemischen Ätzprozesses entfernt. Eine Gate-Isolationsschicht 20 wird mittels einer Oxidierung von Halbleitermaterial aufgebracht.
In diesem Ausführungsbeispiel besteht das Halbleitermaterial aus dem Silizium des Halbleitersubstrats 16 und aus dem Polysilizium der ersten leitenden Schicht 19.
Um die die Gate-Elektrodenstruktur 10 ausbildende zweite leitende Schicht 21 aufzubringen, wird ein hochdotiertes Polysilizium konform abgeschieden und anschließend bis zur Substratoberfläche 17 in den Zellenfeldgräben 5 wieder zurückgeätzt. Bei diesem Rückätzen ist darauf zu achten, dass weder im Randgraben 7 noch in den Verbindungsgräben 6 Polysiliziumreste übrig bleiben. Dies wird durch einen Überätzschritt des Polysiliziums gewährleistet.
Die 3a bis f zeigen den Zellenfeldgraben 5 und den Randgraben 7 jeweils im Querschnitt.
Die 3a zeigt den in das Halbleitersubstrat 16 hineingeätzten Zellenfeldgraben 5, der eine Breite von ungefähr 700 nm aufweist und den in das Halbleitersubstrat 16 hineingeätzten Randgraben 7, der eine Breite von ungefähr 350 nm aufweist.
Die Isolationsschicht 18 und die zurückgeätzte erste leitende Schicht 19, die im Zellenfeldgraben 5 eine Breitenausdehnung von ungefähr 300 bis 400 Nanometern und im Randgraben 7 von ungefähr 100 bis 150 Nanometern aufweist, sind in der 3b dargestellt.
Der mit der Hilfsschicht 24 ausgekleidete Zellenfeldgraben 5 und der mit der Hilfsschicht 24 aufgefüllte Randgraben 7 sind der 3c entnehmbar.
Nachdem die Hilfsschicht 24 aus den Zellenfeldgräben 5 entfernt wurde, ist die Höhe der Feld-Elektrodenstruktur 11 in den Zellenfeldgräben 5 definiert. Eine Elektrodenstruktur im Randgraben 7 setzt sich aus der ersten leitenden Schicht 19 und der zurückgebildeten Hilfsschicht 24 zusammen. In der 3d sind die Gräben in diesem Stadium der Prozessierung abgebildet.
Die 3e unterscheidet sich von der 3d durch die entfernte Isolationsschicht 18.
Die 3f unterscheidet sich von der 3e durch die durch eine Oxidation von Halbleitermaterial aufgebrachte und im Vergleich zur Isolationsschicht 18 dünne Gate-Isolationsschicht 20 sowie durch die die Gate-Elektrodenstruktur 10 ausbildende zweite leitende Schicht 21 im Zellenfeldgraben 5.
Nach dieser neuartigen Prozessführung folgen bekannte Standardschritte. Nach einer Bodyimplantation, einem Bodydrive, einer Sourceimplantation und Ausheilschritten sowie einem optionalen Silizidschritt wird ein Zwischenoxid 22 abschieden.
In einer zweiten Strukturierungsebene erfolgt das Einbringen von Gate-Kontaktlöchern 9 und Source-Kontaktgräben 8. Die Source-Kontaktgräben 8 schließen neben den Body- und Source-Gebieten 8a auch die mit leitendem Material gefüllten Anschlussgräben 6 mit einer in einer dritten Strukturierungsebene auszubildenden Source-Metallisierung 15 kurz. Bei der erfindungsgemäßen Prozessführung werden die Gate-Kontaktlöcher 9 nicht auf Gateanschlussgräben, die nur die dicke I solationsschicht 18 und ein leitendes Material enthalten aufgesetzt, sondern auf Zellenfeldgräben 5, in denen neben einer Gate-Elektrodenstruktur 11 eine relativ dünne Gate-Isolationsschicht 20 ausgebildet ist. Da für das Gate-Kontaktloch 9 ein Sicherheitsabstand zur Gate-Isolationsschicht 20 gefordert ist, wird eine Maßschwankung in der CD (critical dimension) und die Justagetoleranz dieser Strukturierungsebene entscheidend. Aufgrund der geringen Komplexität in der Topologie des drei Maskenprozesses können beide Toleranzen aber maximal ausgereizt werden. Nach der Kontaktlochstrukturierung erfolgt die dritte Strukturierungsebene in der eine Source-Metallisierung 15 und eine Gate-Metallisierung 14 vorgesehen werden.
In der 4 ist die in der 2 eingezeichnete Querschnittsebene 2 mit dem fertig prozessierten Randgraben 7 und dem äußeren Zellenfeldgraben 5a dargestellt. Der äußere Zellenfeldgraben 5 enthält in einem unteren Abschnitt die Feld-Elektrodenstruktur 11 und die die Feld-Elektrodenstruktur 11 gegen das Halbleitersubstrat 16 isolierende Isolationsschicht 18. Oberhalb der Feld-Elektrodenstruktur 11 ist die Gate-Elektrodenstruktur 10, die gegen die Feld-Elektrodenstruktur 11 und gegen das Halbleitersubstrat 16 durch die Gate-Isolationsschicht 20 isoliert ist, angeordnet. Im Randgraben 7 ist das eine Elektrodenstruktur ausbildende leitende Material der ersten leitenden Schicht 19 und der Hilfsschicht 24 vorgesehen. Die Elektrodenstruktur wird durch die Isolationsschicht 18 gegen das Halbleitersubstrat 16 isoliert. Der Randgraben 7 weist einen geringeren Abstand zum Zellenfeldgraben 5 als die Zellenfeldgräben 5 untereinander auf. Die eingezeichnete Linie deutet den Verlauf einer Äquipotentiallinie an. Durch den zum Zellenfeldgraben 5 gering beabstandeten und mit einer Elektrodenstruktur vorgesehenen Randgraben 7 wird verhindert, dass ein Drainpotential bis zur Gate- Isolationsschicht 20 durchgreift und über die Gate-Isolationsschicht 20 abgebaut wird, was zu einer Schädigung der Gate-Isolationsschicht 20 führen kann. Der Randgraben 7 schirmt die empfindliche Gate-Isolationsschicht 20 gegen das Drainpotential ab.
Die in der 2 eingezeichnete Querschnittsebene II ist in der 5 dargestellt. Zwei benachbarte Zellenfeldgräben 5 sind in das Halbleitersubstrat 16 eingebracht. Die Zellenfeldgräben 5 sind im Querschnitt gezeigt. Senkrecht zu den Zellenfeldgräben verläuft der die Zellenfeldgräben 5 verbindende Anschlussgraben 6. Der Figur ist ein Längsschnitt durch den Anschlussgraben 6 entnehmbar. Der Anschlussgraben 6 ist mit der ersten leitenden Schicht 19 sowie mit der Hilfsschicht 24 aufgefüllt und ist durch die Isolationsschicht 18 gegen das Halbleitersubstrat isoliert. In dem Bereich, in dem der Anschlussgraben 6 in die Zellenfeldgräben 5 einmündet, wird der Anschlussgraben 6 durch die Gate-Isolationsschicht 20 gegen die Gate-Elektrodenstruktur 11 isoliert. Parallel zu den Zellenfeldgräben 5 verläuft der den Anschlussgraben 6 kreuzende und mit leitendem Material gefüllte Source-Kontaktgraben 8. Wie der Figur zu entnehmen ist, kontaktiert der Source-Kontaktgraben 8 das leitende Material der Hilfsschicht 24 im Anschlussgraben 6.
In der 6 ist ein Querschnitt längs der in der 2 dargestellten Schnittebene III abgebildet. Dabei ist der Source-Kontaktgraben 8 im Längsschnitt und der den Source-Kontaktgraben kreuzende Anschlussgraben 6 im Querschnitt dargestellt. Der Anschlussgraben 6 ist vollständig mit der dicken Isolationsschicht 18 ausgekleidet. Im Anschlussgraben 6 befindet sich eine Elektrodenstruktur, die sich aus der ersten leitenden Schicht 19 und der Hilfsschicht 24 zusammensetzt. Der Source-Kontaktgraben 8 ist mit leitendem Material aufgefüllt und dient der Kontaktierung von Source- und Bodygebieten sowie der Kontaktierung der Anschlussgräben 6.

1: Leistungstransistoranordnung
2: Trench-Transistorzelle
3: Zellenfeld
4: Randbereich
5: Zellenfeldgraben
5a: äußerer Zellenfeldgraben
5b: innerer Zellenfeldgraben
6: Anschlussgraben
7: Randgraben
7a: Gate-Anschlussgraben
8: Source-Kontaktgraben
8a: Source-Gebiet
9: Gate-Kontaktloch
10: Gate-Elektrodenstruktur
11: Feld-Elektrodenstruktur
12: Schirmelektrode
13: Rand-Gatestruktur
14: Gate-Metallisierung
15: Source-Metallisierung
16: Halbleitersubstrat
17: Substratoberfläche
18: Isolationsschicht
19: erste leitende Schicht
20: Gate-Isolationsschicht
21: zweite leitende Schicht
22: Zwischenoxidschicht
23: Drain-Schicht
231: Drain-Metallisierung
232: Driftzone
24: Hilfsschicht

Claims

Verfahren zur Herstellung einer Leistungstransistoranordnung bei dem: – in einem Halbleitersubstrat (16) ein Zellenfeld (3) vorgesehen wird, – innerhalb des Zellenfeldes (3) Zellenfeldgräben (5) sowie mindestens jeweils ein mit dem Zellenfeldgraben (5) verbundener Anschlussgraben (6) eingebracht werden, wobei die Zellenfeldgräben (5) breiter als die Anschlussgräben (6) vorgesehen werden, – eine Isolationsschicht (18) vorgesehen wird, – auf die Isolationsschicht (18) eine erste leitende Schicht (19) aufgebracht wird, – die eine Feld-Elektrodenstruktur (11) ausbildende erste leitende Schicht (19) zurückgebildet wird, – eine leitende Hilfsschicht (24) aufgebracht wird, wobei die Anschlussgräben (6) mindestens gefüllt und die Zellenfeldgräben (5) bis auf eine Öffnung ausgekleidet werden, – die leitende Hilfsschicht (24) aus den Zellenfeldgräben (5) entfernt und in den Anschlussgräben (6) bis im Wesentlichen zur Substratoberfläche (17) zurückgebildet wird, – eine Gate-Elektrodenstruktur (10) selbstjustierend in den Zellenfeldgräben (5) ausgebildet wird und – eine Kontaktierung der Feld-Elektrodenstruktur (11) im Bereich der mit den Zellenfeldgräben (5) verbundenen Anschlussgräben (6) ausgeführt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Gate-Elektrodenstruktur (10) ausgebildet wird, indem – weder von der ersten leitenden Schicht (19) noch von der Hilfsschicht (24) abgedeckte Abschnitte der Isolationsschicht (18) entfernt werden, – eine Gate-Isolationsschicht (20) aufgebracht wird, – eine zweite leitende Schicht (21) aufgebracht wird und – die zweite leitende Schicht (21) bis zur Substratoberfläche zurückgebildet wird.
Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass – beim Einbringen von Zellenfeldgräben (5) und Anschlussgräben (6) ein das Zellenfeld (3) vollständig umgebender Randgraben (7) in das Halbleitersubstrat (16) eingebracht wird, – der Randgraben (7) mit derselben Breite, wie der Anschlussgraben (6) vorgesehen wird und – der Randgraben (7) in der gleichen Art und Weise wie der Anschlussgraben prozessiert wird.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass nach dem Ausbilden der Gate-Elektrodenstruktur (10) – eine Zwischenoxidschicht (22) aufgebracht wird, – in die Zwischenoxidschicht (22) und in das Halbleitersubstrat jeweils zwischen zwei Zellenfeldgräben (5) ein Source-Kontaktgraben (8) zur leitenden Verbindung von Source-Gebieten (8a) und der Anschlussgräben (6) mit einer mindestens abschnittsweise oberhalb dem Zellenfeld (3) vorgesehenen Source-Metallisierung (15), sowie Gate-Kontaktlöcher (9) zur leitenden Verbindung der Gate-Elektrodenstruktur (10) mit einer mindestens abschnittsweise oberhalb dem Zellenfeld (3) vorgesehenen Gate-Metallisierung (14) eingebracht werden und – die Gate- (14) und die Source-Metallisierung (15) aufgebracht werden.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass der Anschlussgraben (6) senkrecht zu den Zellenfeldgräben (5) sowie dem Source-Kontaktgraben (8) verlaufend vorgesehen wird.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass als Material für die Hilfsschicht (21) ein selektiv zum Material der ersten leitenden Schicht (19) zu entfernendes Material vorgesehen wird.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass als Material für die zweite leitende Schicht (21) dotiertes Poly-Silizium vorgesehen wird.
Verfahren zur Herstellung einer Leistungstransistoranordnung (1) mit einem Transistorrandabschluss bei dem: – in einem Halbleitersubstrat (16) ein Zellenfeld (3) vorgesehen wird, – innerhalb des Zellenfeldes (3) Zellenfeldgräben (5) und mindestens ein das Zellenfeld (3) umgebender und den Transistorrandabschluss ausbildender Randgraben (7) in das Halbleitersubstrat (16) eingebracht werden, wobei die Zellenfeldgräben (5) breiter als der Randgraben (7) vorgesehen werden, – eine Isolationsschicht (18) aufgebracht wird, – auf die Isolationsschicht (18) eine leitende Hilfsschicht (24) aufgebracht wird, wobei der Randgraben (7) mindestens gefüllt und die Zellenfeldgräben (5) bis auf eine Öffnung ausgekleidet werden, – die Hilfsschicht (24) aus den Zellenfeldgräben (5) entfernt und im Randgraben (7) bis im Wesentlichen zur Substratoberfläche (17) zurückgebildet wird, – freiliegende Abschnitte der Isolationsschicht (18) entfernt werden, – eine Gate-Isolationsschicht aufgebracht wird, – eine erste leitende Schicht (19) zur Ausbildung einer Gate-Elektrodenstruktur (10) aufgebracht wird und – durch Zurückbilden der ersten leitenden Schicht (19) bis zur Substratoberfläche (17) aus der ersten leitenden Schicht (19) die Gate-Elektrodenstruktur (10) ausgebildet wird.
Verfahren nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, dass die Gate-Isolationsschicht (20) mittels einer Oxidierung von Halbleitermaterial vorgesehen wird.
Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Isolationsschicht (18) durch Aufwachsen. oder Abscheiden eines Feldoxids vorgesehen wird.
Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die erste leitende Schicht (19) durch ein konformes Abscheiden von dotiertem Poly-Silizium aufgebracht wird.
Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die Hilfsschicht (21) mittels eines konformen Abscheideprozesses aufgebracht und mittels eines isotropen Ätzprozesses zurückgebildet wird.
Verfahren nach einem der Ansprüche 4 bis 12, dadurch gekennzeichnet, dass die Source-Gebiete (8a) durch eine Implantation eines Dotierstoffes und einem anschließenden Temperaturschritt in das Halbleitersubstrat (16) eingebracht werden.
Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass nach dem Ausbilden der Gate-Elektrodenstruktur (10) eine Silizidierung durchgeführt wird.
Verfahren nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass parallel zueinander angeordnete innere Zellenfeldgräben (5a) und ein äußerer Zellenfeldgraben (5b) vorgesehen werden, wobei der äußere Zellenfeldgraben (5b) mit einem zu den inneren Zellenfeldgräben (5a) parallelen Abschnitt sowie einem zu den inneren Zellenfeldgräben (5a) senkrechten Abschnitt ausgebildet wird und die inneren Zellenfeldgräben (5a) mit dem senkrechten Abschnitt des äußeren Zellenfeldgrabens (5b) verbunden werden.
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass ein Mindestabstand des äußeren Zellenfeldgrabens (5b) zu den inneren Zellenfeldgräben (5a) einem Abstand zweier jeweils benachbarter inneren Zellenfeldgräben (5a) entsprechend vorgesehen wird.
Verfahren nach einem der Ansprüche 15 oder 16, dadurch gekennzeichnet, dass der äußere Zellenfeldgraben (5b) mit fingerartigen Erweiterungen (5c) zur Kontaktierung der Gate-Elektrodenstruktur (10) vorgesehen wird.
Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass der Randgraben (7) und der äußere Zellenfeldgraben (5b) durch den Anschlussgraben (6) miteinander verbunden werden.
Leistungstransistoranordnung mit – mindestens einem in einem Halbleitersubstrat (16) ausgebildeten Zellenfeld (3), – innerhalb des Zellenfeldes (3) im Halbleitersubstrat (16) ausgebildeten Zellenfeldgräben (5), einschließend parallel zueinander angeordnete innere Zellenfeldgräben (5a) und als einen äußeren Zellenfeldgraben (5b), – entlang der inneren Zellenfeldgräben (5a) ausgebildeten Trench-Transistorzellen (2), – mindestens eine gegen das Halbleitersubstrat (16) durch eine Gate-Isolationsschicht (20) isolierte und innerhalb jeweils eines Zellenfeldgrabens (5) angeordnete Gate-Elektrodenstruktur (10), – einer mindestens abschnittsweise über dem Zellenfeld (3) angeordneten und mit der Gate-Elektrodenstruktur (10) elektrisch leitend verbundenen Gate-Metallisierung (14), – einer mindestens abschnittsweise über dem Zellenfeld (3) angeordneten Source-Metallisierung (15), die durch Source-Kontaktgräben (8) elektrisch leitend mit im Halbleitersubstrat (16) ausgebildeten Source-Gebieten (8a) verbunden ist, gekennzeichnet durch, einen das Zellenfeld (3) vollständig umgebenden und mit einer Isolationsschicht (18) ausgekleideten und mit einem leitenden Material gefüllten Randgraben (7).
Leistungstransistoranordnung nach Anspruch 19, dadurch gekennzeichnet, dass die Isolationschicht (18) dicker als die Gate-Isolationsschicht (20) vorgesehen ist.
Leistungstransistoranordnung nach einem der Ansprüche 19 oder 20, dadurch gekennzeichnet, dass – innerhalb jeweils eines Zellenfeldgrabens (5) zwei voneinander und gegen das Halbleitersubstrat (16) isolierte Elektrodenstrukturen angeordnet sind, wobei die eine Elektrodenstruktur eine Feld-Elektrodenstruktur (11) und die andere Elektrodenstruktur die Gate-Elektrodenstruktur (10) ausbildet und – die Feld-Elektrodenstruktur (11) im Bereich eines jeweils zwei benachbarte parallele Zellenfeldgräben (5) verbindenden Anschlussgrabens (6) elektrisch leitend mit der Source-Metallisierung (15) verbunden ist.
Leistungstransistoranordnung nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, dass die Zellenfeldgräben (5) breiter als der Randgraben (7) und die Anschlussgräben (6) vorgesehen sind.
Leistungstransistoranordnung nach einem der Ansprüche 19 bis 22, dadurch gekennzeichnet, dass der äußere Zellenfeldgraben (5b) einen zu den inneren Zellenfeldgräben (5a) parallelen Abschnitt sowie einen zu den inneren Zellenfeldgräben (5a) senkrechten Abschnitt aufweist und die inneren Zellenfeldgräben (5a) mit dem senkrechten Abschnitt des äußeren Zellenfeldgrabens (5b) verbunden sind.
Leistungstransistoranordnung nach Anspruch 23, dadurch gekennzeichnet, dass ein Mindestabstand des äußeren Zellenfeldgrabens (5b) zu den inneren Zellenfeldgräben (5a) einem Abstand zweier jeweils benachbarter inneren Zellenfeldgräben (5a) entspricht.
Leistungstransistoranordnung nach einem der Ansprüche 19 bis 24, dadurch gekennzeichnet, dass der Randgraben (6) und der äußere Zellenfeldgraben (5b) geringer beabstandet sind, als jeweils zwei benachbarte innere Zellenfeldgräben (5a).
Leistungstransistoranordnung nach einem der Ansprüche 23 bis 25, dadurch gekennzeichnet, dass der äußere Zellenfeldgraben (5b) mit fingerartigen Erweiterungen (5c) zur Kontaktierung der Gate-Elektrodenstruktur (10) vorgesehen ist.
Leistungstransistoranordnung nach einem der Ansprüche 21 bis 26, dadurch gekennzeichnet, dass jeweils zwischen zwei benachbarten Zellenfeldgräben (5) die senkrecht zu den Zellenfeldgräben (5) verlaufenden und die benachbarten Zellenfeldgräben (5) verbindenden Anschlussgräben (6) vorgesehen sind und die Anschlussgräben (6) durch die parallel zu den Zellenfeldgräben (5) verlaufenden Source-Kontaktgräben (8) elektrisch leitend mit der Source-Metallisierung (15) verbunden sind.
Verfahren nach einem der Ansprüche 21 bis 27, dadurch gekennzeichnet, dass zwischen dem Randgraben (7) und dem äußeren Zellenfeldgraben (5b) der den Randgraben (7) und den äußeren Zellenfeldgraben verbindende Anschlussgraben (6) vorgesehen ist.