TW201351640A - 元件與其形成方法 - Google Patents

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Abstract

本發明提供之元件，包括：第一導電型態的半導體層，與第二導電型態的第一及第二主體區位於半導體層上，其中第一導電型態與第二導電型態相反。第一導電型態的掺雜之半導體區位於第一及第二主體區之間，並接觸第一與第二主體區。閘極介電層位於第一及第二主體區與掺雜之半導體區上。第一與第二閘極位於閘極介電層上，且各自位於第一與第二主體區上。第一與第二閘極之間隔有空間，第一閘極電性內連接至第二閘極。第一與第二閘極之間的空間位於掺雜之半導體區上。

Description

元件與其形成方法
本發明係關於垂直式功率金氧半場效電晶體，更特別關於其結構與形成方法。
在習知的垂直式功率金氧半場效電晶體(MOSFET)中，兩個p型主體區係形成於n型磊晶區中。垂直式功率MOSFET的名稱來自於重疊的源極與汲極區。輕掺雜兩個p型主體區之間的部份磊晶區所形成的n型掺雜區，即所謂的n型接點場效電晶體(n-JFET)區。p型主體區與n-JFET區皆位於閘極介電層與閘極下方。當正電壓施加至閘極時，將形成電子反轉區於p型主體區中。上述反轉區可作為通道區，並將垂直式功率MOSFET之源極區連接至n-JFET區。藉由n型磊晶區，可將N-JFET區進一步連接至垂直式功率MOSFET之汲極區。綜上所述，源極至汲極的電流經由源極經過p型主體區中的通道、n-JFET區、磊晶區後，再導至汲極區。
n-JFET區位於閘極下方，而閘極介電層夾設於閘極與n-JFET區之間。閘極與n-JFET區之間具有大面積的重疊區域。如此一來閘極至汲極的電容過大，這將降低垂直式功率MOSFET之效能如速度。n-JFET區為n型磊晶區的一部份而只能具有輕掺雜濃度，這將增加n-JFET區的電阻，並對垂直式功率MOSFET之驅動電流有不利影響。
本發明一實施例提供一種元件，包括：第一導電型態 的半導體層；第二導電型態的第一及第二主體區位於半導體層上，其中第一導電型態與第二導電型態相反；第一導電型態的掺雜之半導體區位於第一及第二主體區之間，並接觸第一與第二主體區；閘極介電層位於第一及第二主體區與掺雜之半導體區上；以及第一與第二閘極位於閘極介電層上，且各自位於第一與第二主體區上，其中第一與第二閘極之間隔有空間，第一閘極電性內連接至第二閘極，且空間位於掺雜之半導體區上。
本發明一實施例提供一種元件，包括：第一導電型態的半導體層；第二導電型態的第一及第二主體區，且第一導電型態與第二導電型態相反；第一導電型態的掺雜之半導體區，位於第一及第二主體區之間，其中掺雜之半導體區之底部、第一主體區之底部、與第二主體區之底部接觸半導體層之上表面；閘極介電層位於第一及第二主體區與掺雜之半導體區上；以及第一與第二閘極位於閘極介電層上，且各自位於第一與第二主體區上，其中第一與第二閘極之間隔有空間，且第一閘極電性內連接至第二閘極；源極區，包括第一部份於第一與第二主體區上；以及汲極區，位於半導體層下。
本發明一實施例提供一種元件的形成方法，包括：磊晶成長第一導電型態的磊晶半導體層；形成第二導電型態的半導體主體層於磊晶半導體層上，其中第一導電型態與第二導電型態相反；形成閘極介電層於半導體主體層上；形成第一與第二閘極於閘極介電層上，其中第一與第二閘極之間隔有空間；佈植部份半導體主體層，以形成第一導 電型態的掺雜之半導體區，其中空間位於掺雜之半導體區上，且掺雜之半導體區延伸至接觸磊晶半導體層；形成源極區於半導體主體層上；以及形成汲極區於磊晶半導體層下。
下述內容將詳述如何製作與使用本發明的實施例。可以理解的是，這些實施例提供多種可行的發明概念，而這些概念可以多種特定方式實施。然而上述實施例僅用以舉例而非侷限本發明範圍。
多種實施例已提供垂直式功率金氧半場效電晶體(MOSFET)與其形成方法，亦提供形成垂直式功率MOSFET的中間製程。此外，本發明討論多種實施例的變化。在這些實施例中，相同標號將用以標示類似元件。
第1A至1F圖係本發明實施例中，形成n型垂直式功率MOSFET之製程剖視圖。如第1A圖所示，半導體基板的一部份為半導體區20。半導體區20與半導體基板可具有結晶矽結構。在其他實施例中，半導體區20與半導體基板可由其他半導體材料組成，比如矽化鍺。半導體基板可為基體矽。在某些實施例中，半導體區20為重掺雜層，具有n型掺質如磷或砷。舉例來說，半導體區之掺雜濃度介於約1019/cm3至約1021/cm3之間。在此實施例中，「重掺雜」指的是掺質濃度高於約1019/cm3。本技術領域中具有通常知識者應理解，「重掺雜」的定義取決於特定的元件型態、技術世代、最小結構尺寸、與類似物。可以預期的是，上述用語係強調技術而不限於此實施例。
藉由磊晶製程，可形成輕掺雜n型掺質之磊晶層22於重掺雜的半導體區20上。磊晶層22之掺質濃度可介於約1015/cm3至約1018/cm3。磊晶層22可為矽層，亦可為其他半導體材料。
接著形成主體層。主體層為p型，因此又稱為p型主體26。在某些實施例中，p型主體26的形成方法為掺雜p型掺質如硼及/或銦至磊晶層22頂部，且不掺雜磊晶層22之底部以使其維持n型。p型主體26之p型掺質濃度可介於約1015/cm3至約1018/cm3之間。p型主體26的佈植製程，包括氧化磊晶層22之表面層以形成墊氧化層(未圖示)，經墊氧化層佈植p型掺質以形成p型主體26，再移除墊氧化層。在另一實施例中，p型主體26之形成方法為磊晶成長半導體層(比如矽層)於磊晶層22上，並於磊晶時臨場掺雜p型掺質以形成p型主體26。
接著如第1B圖所示，形成閘極氧化層28。在某些實施例中，閘極氧化層28之形成製程包括熱氧化p型主體26的表面層。如此一來，閘極氧化層28包含氧化矽。在另一實施例中，閘極氧化層28之形成方法為沉積，其組成可為氧化矽、氮化矽、氮氧化矽、碳化矽、上述之組合、或上述之多層結構。
如第1B所示，閘極30包含30A及30B，其形成製程包含毯覆性地沉積導電材料，與圖案化導電材料。在某些實施例中，閘極30A與30B包含多晶矽，亦可為其他導電材料如金屬、金屬矽化物、或類似物。閘極30A與30B彼此之間相隔的空間29。在某些實施例中，空間29的距離 S1可介於約100nm至約10 μm之間。可以理解的是，上述數值僅用以舉例並可改變為其他數值。
接著進行佈植製程以形成n型掺雜區32。n型掺雜區32可作為部份JFET，因此亦可稱之為n型接點場效電晶體(n-JFET)區。此佈植製程可先形成光阻(未圖示)後圖案化光阻，以露出閘極30A與30B之間的空間29。如此一來，佈植製程將只佈植露出的部份如空間29。佈植的n型掺質可包含磷、砷、或類似物。至少部份的閘極30A與30B可作為佈植遮罩。p型主體26被n型掺質掺雜的部份，其原本的p型掺質將被n型掺質抵消而轉換為n型掺雜區32。n型掺雜區32貫穿p型主體26，且n型掺雜區32之底部接觸或延伸至磊晶層22。p型主體26分為兩個部份如26A與26B。在某些實施例中，n型掺雜區32之掺質濃度可介於約1015/cm3至約1018/cm3之間。n型掺雜區32與p型主體26A之間的界面32A實質上對準閘極30A之邊緣30A1，而n型掺雜區32與p型主體26B之間的界面32B實質上對準閘極30B之邊緣30B1。然而佈植製程後的熱製程會使掺質擴散，進而使上述界面朝著閘極延伸。
如第1C圖所示，進一步佈植形成重掺雜的n型區34作為源極接觸區。舉例來說，n型區34之n型掺質濃度可介於約1019/cm3至約1021/cm3之間。n型區34之下表面與磊晶層22之間隔有部份的p型主體26。在後續步驟中，形成閘極間隔物36於閘極30A與30B之側壁上，其形成製程可包括沉積介電層，接著進行非等向蝕刻以移除水平部份的介電層。上述蝕刻製程後，保留於閘極30A與30B 側壁上之垂直部份的介電層，即閘極間隔物36。
如第1D圖所示，形成介電層38於n型區34、閘極間隔物36、及閘極30A與30B上。在某些實施例中，介電層38可作為後續步驟中形成接點開口的蝕刻停止層。接點開口可用以形成接觸插塞，以連接至閘極30A與30B。介電層38可為氧化物、氮化物、氮氧化物、上述之組合、或上述之多層結構。
接著如第1E圖所示，蝕刻介電層38、閘極介電層28、與部份的重掺雜之n型區34，以形成接點開口40。上述製程形成的接點開口40，將露出重掺雜之n型區34的側壁，亦露出p型主體26A與26B之上表面。接著佈植p型掺質，以形成重掺雜的p型區42於p型主體區26中。在某些實施例中，重掺雜之p型區42其p型掺質濃度介於約1019/cm3至約1021/cm3之間。重掺雜的p型區42可作為p型主體區26A與26B之拾取區。
如第1F圖所示，沉積導電材料以形成源極區43。源極區43接觸重掺雜之n型區34的側壁。此外，沉積於重掺雜之半導體區20下方的導電材料為汲極區44。源極區43與汲極區44係位於晶圓與晶片的相反兩側上。在某些實施例中，源極區43與汲極區44之組成為金屬或合金，比如鋁、銅、鎢、鎳、及/或類似物。至此形成垂直式功率MOSFET 100。電性連接45如接觸插塞、金屬線路、或類似物，係形成於閘極30A及30B上並與其連接。內連線的閘極30A與30B具有相同電位以作為單一閘極。
垂直式功率MOSFET 100之開路電流46穿過源極區 43、重掺雜之n型區34、p型主體26A與26B中的通道區26’、n型掺雜區32、磊晶層22、與半導體區20後，到達汲極區44。可以理解的是，源極區43之部份42’延伸至閘極30A與30B之間的空間29中，並覆蓋n型掺雜區32。部份的源極區42’作為連接至源極區43的場板，並降低n型掺雜區32中的表面電場。
第2A至2C圖係本發明其他實施例中，垂直式功率MOSFET之製程剖視圖。若無其他說明，第2A與2C圖中的構件與形成方法，大致與第1A至1F圖中相同標號的構件與形成方法類似。第2A及2C圖中沿用第1A至1F圖中相同標號的構件，可參考前述第1A至1F圖的實施例。
起始步驟基本上與第1A至1D圖的實施例相同。接著如第2A圖所示，形成場板48。場板48具有導電性，其組成可為多晶矽、金屬矽化物、金屬、合金、或類似物。場板48延伸至閘極30A與30B之間的空間，並覆蓋n型掺雜區32。在某些實施例中，場板48延伸至閘極30A與30B上，並覆蓋部份閘極30A與30B。在另一實施例中，場板48並未延伸至閘極30A與30B上。場板48可降低n型掺雜區32之表面電場。在某些實施例中，場板48與後續形成的源極區43之間無電性連接，且施加至場板48之電壓可不同於施加至源極區43之電壓。在另一實施例中，場板48連接至後續形成的源極區43，且兩者具有相同電位。
如第2B圖所示，形成層間介電層(ILD)50於第2A圖之結構上。層間介電層50位於介電層38上。層間介電層50包含磷矽酸玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼掺雜之 磷矽酸鹽玻璃(BPSG)、四乙氧矽酸鹽(TEOS)氧化物、或類似物。層間介電層50可為毯覆層。接著蝕刻層間介電層50、閘極介電層28、與部份的重掺雜之n型區34以形成接點開口40。接點開口40將露出重掺雜之n型區34之側壁，亦露出p型主體26A與26B之上表面。
接著進行佈植製程，經接點開口40將p型掺質佈植入p型主體26，以形成重掺雜的p型區42於p型主體26的表面區中。如第2C圖所示，後續步驟沉積導電材料以形成源極區43與汲極區44。至此形成垂直式功率MOSFET 100。電性連接45如接觸插塞、金屬線路、或類似物，係連接至閘極30A與30B及場板48。在某些實施例中，場板48電性耦合至源極43，且兩者具有相同電壓。在另一實施例中，場板48並未電性連接至源極區43，且施加至場板48之電壓可不同於施加至源極區43之電壓。
在此實施例中，閘極30A與30B並未覆蓋n型區32。n型區32經n型磊晶層22與n型半導體區20電性連接至汲極區44。綜上所述，閘極至汲極的電容可大幅減少。由於n型區32之形成方法為佈植法如高掺雜濃度的佈植，可降低n型區32之電阻，進而增加垂直式功率MOSFET之驅動電流。
雖然第1A至2C圖中的實施例已提供n型垂直式功率MOSFET的形成方法，本技術領域中具有通常知識者自可依上述方法形成p型垂直式功率MOSFET，只要將半導體區20、磊晶層22、p型主體26、n型掺雜區32、n型區34、及p型區42之導電型態反轉即可。
在本發明一實施例中，元件包括：第一導電型態的半導體層；第二導電型態的第一及第二主體區位於半導體層上，其中第一導電型態與第二導電型態相反。第一導電型態的掺雜之半導體區位於第一及第二主體區之間，並接觸第一與第二主體區。閘極介電層位於第一及第二主體區與掺雜之半導體區上。第一與第二閘極位於閘極介電層上，且各自位於第一與第二主體區上。第一與第二閘極之間隔有空間，第一閘極電性內連接至第二閘極。第一與第二閘極之間的空間位於掺雜之半導體區上。
在本發明其他實施例中，元件包括第一導電型態的半導體層；第二導電型態的第一及第二主體區，且第一導電型態與第二導電型態相反；第一導電型態的掺雜之半導體區，位於第一及第二主體區之間。掺雜之半導體區之底部、第一主體區之底部、與第二主體區之底部接觸半導體層之上表面。閘極介電層位於第一及第二主體區與掺雜之半導體區上。第一與第二閘極位於閘極介電層上，且各自位於第一與第二主體區上。第一與第二閘極之間隔有空間，且第一閘極電性內連接至第二閘極。源極區，包括部份於第一與第二主體區上。汲極區位於半導體層下。
在又一實施例中，元件的形成方法包括：磊晶成長第一導電型態的磊晶半導體層，以及形成第二導電型態的半導體主體層於磊晶半導體層上，其中第一導電型態與第二導電型態相反。形成閘極介電層於半導體主體層上。形成第一與第二閘極於閘極介電層上，其中第一與第二閘極之間隔有空間。佈植部份半導體主體層，以形成第一導電型 態的掺雜之半導體區，其中空間位於掺雜之半導體區上。掺雜之半導體區延伸至接觸磊晶半導體層。形成源極區於半導體主體層上。形成汲極區於磊晶半導體層下。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
S1‧‧‧距離
20‧‧‧半導體區
22‧‧‧磊晶層
26、26A、26B‧‧‧p型主體
26’‧‧‧通道區
28‧‧‧閘極氧化層
29‧‧‧空間
30、30A、30B‧‧‧閘極
30A1、30B1‧‧‧邊緣
32‧‧‧n型掺雜區
32A、32B‧‧‧界面
34‧‧‧n型區
36‧‧‧閘極間隔物
38‧‧‧介電層
40‧‧‧接點開口
42‧‧‧p型區
42’‧‧‧部份源極區
43‧‧‧源極區
44‧‧‧汲極區
45‧‧‧電性連接
46‧‧‧開路電流
48‧‧‧場板
50‧‧‧層間介電層
100‧‧‧垂直式功率MOSFET
第1A至1F圖係本發明某些實施例中，形成垂直式功率金氧半場效電晶體(MOSFET)的製程剖視圖；以及第2A至2C圖係本發明其他實施例中，形成垂直式功率MOSFET的製程剖視圖。
20‧‧‧半導體區
22‧‧‧磊晶層
26、26A、26B‧‧‧p型主體
26’‧‧‧通道區
28‧‧‧閘極氧化層
30、30A、30B‧‧‧閘極
32‧‧‧n型掺雜區
34‧‧‧n型區
36‧‧‧閘極間隔物
38‧‧‧介電層
42‧‧‧p型區
42’‧‧‧部份源極區
43‧‧‧源極區
44‧‧‧汲極區
45‧‧‧電性連接
46‧‧‧開路電流
100‧‧‧垂直式功率MOSFET

Claims (10)

  1. 一種元件，包括：第一導電型態的一半導體層；第二導電型態的一第一及第二主體區位於該半導體層上，其中第一導電型態與第二導電型態相反；第一導電型態的一掺雜之半導體區位於該第一及第二主體區之間，並接觸該第一與第二主體區；一閘極介電層位於該第一及第二主體區與該掺雜之半導體區上；以及一第一與第二閘極位於該閘極介電層上，且各自位於該第一與第二主體區上，其中該第一與第二閘極之間隔有一空間，該第一閘極電性內連接至該第二閘極，且該空間位於該掺雜之半導體區上。
  2. 如申請專利範圍第1項所述之元件，其中該第一與第二閘極係一垂直式功率金氧半場效電晶體的一部份，且該垂直式功率金氧半場效電晶體更包括：一源極區，包括一第一部份於該第一與第二主體區上；以及一汲極區，位於該半導體層下。
  3. 如申請專利範圍第2項所述之元件，其中該源極區更包括一第二部份，位於該第一與第二閘極之間的該空間中。
  4. 如申請專利範圍第2項所述之元件，更包括：一導電場板，位於該第一與第二閘極之間的該空間中；以及 一層間介電層位於該導電場板上。
  5. 一種元件，包括：第一導電型態的一半導體層；第二導電型態的一第一及第二主體區，且第一導電型態與第二導電型態相反；第一導電型態的一掺雜之半導體區，位於該第一及第二主體區之間，其中掺雜之半導體區之底部、該第一主體區之底部、與該第二主體區之底部接觸該半導體層之上表面；一閘極介電層位於該第一及第二主體區與該掺雜之半導體區上；一第一與第二閘極位於該閘極介電層上，且各自位於該第一與第二主體區上，其中該第一與第二閘極之間隔有一空間，且該第一閘極電性內連接至該第二閘極；一源極區，包括一第一部份於該第一與第二主體區上；以及一汲極區，位於該半導體層下。
  6. 如申請專利範圍第5項所述之元件，其中該源極區更包括一第二部份，位於該第一與第二閘極之間的該空間中。
  7. 如申請專利範圍第5項所述之元件，更包括一導電場板位於該第一與第二閘極之間的該空間中，其中該導電場板與該掺雜之半導體區之間隔有該閘極介電層。
  8. 一種元件的形成方法，包括：磊晶成長第一導電型態的一磊晶半導體層； 形成第二導電型態的一半導體主體層於該磊晶半導體層上，其中第一導電型態與第二導電型態相反；形成一閘極介電層於該半導體主體層上；形成一第一與第二閘極於該閘極介電層上，其中該第一與第二閘極之間隔有一空間；佈植部份該半導體主體層，以形成第一導電型態的一掺雜之半導體區，其中該空間位於該掺雜之半導體區上，且該掺雜之半導體區延伸至接觸該磊晶半導體層；形成一源極區於該半導體主體層上；以及形成一汲極區於該磊晶半導體層下。
  9. 如申請專利範圍第8項所述之元件的形成方法，更包括在佈植部份該半導體主體層以形成該掺雜的半導體區之步驟後；形成一介電層於該第一與第二閘極上；以及蝕刻介電層以形成接點開口，並露出該半導體主體層之上表面，其中該源極區包括一第一部份位於該接點開口中，且該源極區包括一第二部份位於該介電層上，及該第一與第二閘極之間的該空間中。
  10. 如申請專利範圍第8項所述之元件的形成方法，更包括在佈植部份該半導體主體層以形成該掺雜的半導體區之步驟後；形成一介電層於該第一與第二閘極上；以及形成一導電場板於該介電層上，其中該導電場板延伸至該第一與第二閘極之間的該空間中。
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