CN103456790B - 垂直功率mosfet及其形成方法 - Google Patents

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Abstract

本发明公开了一种器件，包括第一导电类型的半导体层，以及位于半导体层上方的第一体区和第二体区，其中，第一体区和第二体区为与第一导电类型相反的第二导电类型。第一导电类型的掺杂半导体区设置在第一体区和第二体区之间并与第一体区和第二体区接触。栅极介电层设置在第一体区和第二体区以及掺杂半导体区的上方。第一栅电极和第二栅电极设置栅极介电层上方，并分别地与第一体区和第二体区重叠。第一栅电极和第二栅电极以空间相互物理分离，且进行电互连。第一栅电极和第二栅电极之间的空间与掺杂半导体区重叠。本发明还提供了垂直功率MOSFET及其形成方法。

Description

垂直功率MOSFET及其形成方法
技术领域
本发明一般地涉及半导体技术领域，更具体地涉及垂直功率MOSFET及其形成方法。
背景技术
在传统的垂直功率金属氧化物半导体场效应晶体管(MOSFET)中，两个P体区形成在n型外延区中。因为垂直功率MOSFET的源极区和漏极区是重叠，所以这样命名该垂直功率MOSFET。轻掺杂位于两个P体区之间的外延区的部分以形成n型掺杂区，有时也称为n型结型场效应晶体管(n-JFET)区。P体区和n-JFET区位于栅极介电层和栅电极下方。当栅极被施加正电压时，电子反转区(inversionregions)形成在P体区中。反转区用作沟道区，该沟道区将垂直功率MOSFET的源极区连接至n-JFET区，通过n型外延区进一步将n-JFET区连接至功率MOSFET的漏极区。因此，源极与漏极电流从源极区传导至位于P体区内的沟道、n-JFET区、外延区，然后到达漏极区。
n-JFET区位于栅电极下面，其中，栅极介电层设置在n-JFET区和栅电极之间。在栅电极和n-JFET区之间具有较大的重叠区域。因此，存在显著的栅极与漏极电容，从而对包括垂直MOSFET的速度的性能产生不利影响。此外，由于n-JFET区是n型外延区的一部分，所以轻掺杂n-JFET区。因此，n-JFET区的电阻较高，从而对垂直功率MOSFET的驱动电流产生不利影响。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种器件，包括：半导体层，具有第一导电类型；第一体区和第二体区，位于所述半导体层上方，所述第一体区和所述第二体区具有与所述第一导电类型相反的第二导电类型；掺杂半导体区，具有所述第一导电类型，位于所述第一体区和所述第二体区之间并与所述第一体区和所述第二体区接触；栅极介电层，位于所述第一体区和所述第二体区以及所述掺杂半导体区上方；以及第一栅电极和第二栅电极，位于所述栅极介电层上方，并分别与所述第一体区和所述第二体区重叠，所述第一栅电极和所述第二栅电极通过一空间相互物理分离但是所述第一栅电极和所述第二栅电极电互连，所述空间与所述掺杂半导体区重叠。
在该器件中，在垂直功率金属氧化物半导体场效应晶体管(MOSFET)中包括所述第一栅电极和所述第二栅电极，以及所述垂直功率MOSFET进一步包括：源极区，包括位于所述第一体区和所述第二体区上方的第一部分；以及漏极区，位于所述半导体层下方。
在该器件中，所述源极区进一步包括设置在所述第一栅电极和所述第二栅电极之间的所述空间内的第二部分。
该器件进一步包括：导电场板，设置在所述第一栅电极和所述第二栅电极之间的所述空间内；以及层间介电层，位于所述导电场板上方。
在该器件中，所述第一体区和所述掺杂半导体区之间的第一界面与所述第一栅电极的边缘基本对齐，并且所述第二体区和所述掺杂半导体区之间的第二界面与所述第二栅电极的边缘基本对齐。
该器件进一步包括所述第一导电类型的重掺杂半导体区，其中，所述重掺杂半导体区和所述掺杂半导体区位于所述第一体区的相对侧并与所述第一体区接触。
在该器件中，所述重掺杂半导体区的侧壁与金属源极区接触。
根据本发明的另一方面，提供了一种器件，包括：半导体层，具有第一导电类型；第一体区和第二体区，具有与所述第一导电类型相反的第二导电类型；掺杂半导体区，具有所述第一导电类型并且位于所述第一体区和所述第二体区之间，所述掺杂半导体区的底部以及所述第一体区和所述第二体区的底部与所述半导体层的顶面接触；栅极介电层，位于所述第一体区和所述第二体区以及所述掺杂半导体区上方；第一栅电极和第二栅电极，位于所述栅极介电层上方并分别与所述第一体区和所述第二体区重叠，所述第一栅电极和所述第二栅电极通过一空间相互物理分离但是所述第一栅电极和所述第二栅电极电互连；源极区，包括位于所述第一体区和所述第二体区上方的第一部分；以及漏极区，位于所述半导体层下方。
在该器件中，所述掺杂半导体区的杂质浓度高于所述半导体层的杂质浓度。
在该器件中，所述第一体区和所述掺杂半导体区之间的第一界面与所述第一栅电极的边缘基本对，并且所述第二体区和所述掺杂半导体区之间的第二界面与所述第二栅电极的边缘基本对齐。
在该器件中，所述源极区进一步包括设置在所述第一栅电极和所述第二栅电极之间的所述空间内的第二部分。
该器件进一步包括设置在所述第一栅电极和所述第二栅电极之间的所述空间内的导电场板，所述导电场板通过所述栅极介电层与所述掺杂半导体区间隔开。
该器件进一步包括所述第一导电类型的重掺杂半导体区，其中，所述重掺杂半导体区和所述掺杂半导体区位于所述第一体区的相对侧上并与所述第一体区接触。
在该器件中，所述重掺杂半导体区的侧壁与所述源极区接触。
根据本发明的又一方面，提供了一种方法，包括：外延生长第一导电类型的外延半导体层；在所述外延半导体层上方形成半导体体层，所述半导体体层具有与所述第一导电类型相反的第二导电类型；在所述半导体体层上方形成栅极介电层；在所述栅极介电层上方形成第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极通过一空间相互间隔开；注入所述半导体体层的一部分以形成所述第一导电类型的掺杂半导体区，其中，所述掺杂半导体区与所述空间重叠，并且所述掺杂半导体区延伸以与所述外延半导体层接触；在所述半导体体层上方形成源极区；以及在所述外延半导体层下方形成漏极区。
在该方法中，将所述第一栅电极和所述第二栅电极用作注入掩模来实施注入所述半导体体层的一部分的步骤。
该方法进一步包括形成所述第一导电类型的重掺杂半导体区，所述重掺杂半导体区和所述掺杂半导体区位于所述半导体体层中与所述第一栅电极重叠的部分的相对侧上。
该方法进一步包括在注入所述半导体体层的一部分以形成所述掺杂半导体区的步骤之后，在所述第一栅电极和所述第二栅电极上方形成介电层；以及蚀刻所述介电层以形成接触开口，其中，暴露所述半导体体层的顶面，所述源极区包括位于所述接触开口内的第一部分以及位于所述栅极介电层上方和所述第一栅电极与所述第二栅电极之间的所述空间内的第二部分。
该方法进一步包括在注入所述半导体体层的一部分以形成所述掺杂半导体区的步骤之后，在所述第一栅电极和所述第二栅电极上方形成介电层；以及在所述栅极介电层上方形成导电场板，所述导电场板延伸到所述第一栅电极和所述第二栅电极之间的所述空间中。
在该方法中，所述掺杂半导体区被注入的杂质浓度高于所述外延半导体层的杂质浓度。
附图说明
为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1A至图1F是根据一些示例性实施例制造垂直功率金属氧化物半导体场效应晶体管(MOSFET)的中间阶段的横截面图；以及
图2A至图2C是根据可选实施例制造垂直功率MOSFET的中间阶段的横截面图。
具体实施方式
以下详细讨论了本发明的实施例的制造和使用。然而，应该理解，本实施例提供了许多可以在各种具体环境中实现的可应用的创造性概念。所讨论的具体实施例仅仅是说明性的，并且没有限定本发明的范围。
根据各种示例性实施例提供垂直功率金属氧化物半导体场效应晶体管(MOSFET)及其形成方法。示出了形成垂直功率MOSFET的中间阶段。讨论了实施例的变型例。在各个附图和所有的说明性实施例中，相同的参考标号用于标识相同的元件。
图1A至图1F是形成n型垂直功率MOSFET的中间阶段的横截面图。参考图1A，提供了是半导体衬底的一部分的半导体区20。半导体区20和相应的半导体衬底可能具有晶体硅结构。可选地，半导体区20和相应的半导体衬底可以由诸如硅锗的其他半导体材料形成。半导体衬底可以是块状衬底。在一些实施例中，半导体区20是利用诸如如磷或砷的n型杂质掺杂的重掺杂层，例如，达到在约1019/cm3和约1021/cm3之间的杂质浓度。在所描述的实施例中，术语“重掺杂”意味着高于大约1019/cm3的杂质浓度。然而，本领域技术人员应该意识到，重掺杂是取决于具体器件类型、技术时代、最小部件尺寸等的技术术语。因此，旨在根据被评估的技术理解术语而不仅限于所描述的实施例。
在重掺杂半导体区20上方，通过外延形成外延层22，并且该外延层轻掺杂有n型杂质。外延层22的杂质浓度可以在约1015/cm3和约1018/cm3之间。外延层22可以是硅层，但是可以使用其他半导体材料。
然后，形成体层26。体层26是p型，因此下文中被称为P-体部26。在一些实施例中，通过采用诸如硼和/或铟的p型杂质注入外延层22的顶部来形成体层26，其中，未注入外延层22的底部，保持为n型。P体部26的p-型杂质浓度可以在约1015/cm3和约1018/cm3之间。P体部26的注入可以包括通过氧化外延层22的表面层形成垫氧化层(padoxidelayer)、通过垫氧化层注入p型杂质以形成P-体部26、然后去除垫氧化层。在可选实施例中，通过在外延层22上方外延生长半导体层(诸如硅层)来形成P-体部26，并且当进行外延时在P体部26中掺杂p型杂质。
接下来，如图1B所示，形成栅极氧化物层28。在一些实施例中，形成工艺包括热氧化P体部26的表面层。因此，栅极氧化物层28包括氧化硅。在可选实施例中，通过沉积形成栅极氧化物层28。相应的栅极氧化物层28可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、它们的组合及它们的多层。
图1B也示出了栅电极30(包括30A和30B)的形成。形成工艺可以包括均匀沉积导电材料，然后图案化导电材料。在一些实施例中，栅电极30A和30B包括多晶硅，但是也可以使用其他导电材料，诸如金属、金属硅化物等。栅电极30A和30B以空间29相互间隔开。在一些示例性实施例中，栅电极30A和30B之间的间距S1可以在约100nm和约10μm之间。应该理解，通篇描述中所引用的值仅仅是实例，并且可以改变为不同值。
接下来，实施注入以形成n型掺杂区32。n型掺杂区32有时被称为n型结型场效应晶体管(n-JFET)区，因为该n型掺杂区用作JFET的一部分。在注入期间，可以施加光刻胶(未示出)，然后进行图案化，并且暴露栅电极30A和30B之间的空间29，使得通过空间29实施注入。注入的n型杂质可以包括磷、砷等。栅电极30A和30B中的至少部分用作注入掩模。注入的n型杂质抵消了位于P体部26的注入部分中的p型杂质，并且将注入部分转换为n型。生成的n型掺杂区32穿透P体部26，并且具有至少与外延层22接触的底部并可以延伸到外延层22中。因此，P体部26被分为两部分，即P体部26A和P体部26B。根据一些实施例，n型掺杂区32的杂质浓度可以在约1015/cm3和约1018/cm3之间。n型掺杂区32和P体部26A之间的界面32A基本上与栅电极30A的边缘30A1对齐，n型掺杂区32和P体部26B之间的界面32B基本上与栅电极30B的边缘30B1对齐。然而，在注入之后实施的热处理之后，由于注入的向外扩散，界面也可以向栅电极扩张。
参考图1C，实施进一步的注入以形成重掺杂的n型区34，其作为源极接触区。例如，n型区34可以具有在约1019/cm3和约1021/cm3之间的n型杂质浓度。n型区34的底面通过P体部26的部分与外延层22间隔开。在后续步骤中，栅极间隔件36形成在栅电极30A和30B的侧壁上。形成工艺可以包括沉积介电层，然后实施各向异性蚀刻以去除介电层的水平部分。在蚀刻之后，保留位于栅电极30A和30B的侧壁上的介电层的垂直部分，并且形成栅极间隔件36。
在图1D中，介电层38形成在n型区34、间隔件36以及栅电极30A和30B的上方。在一些实施例中，介电层38在后续步骤中用作在形成接触开口中的蚀刻停止层，接触开口用于形成连接至栅电极30A和30B的接触塞。介电层38可以包括氧化物、氮化物、它们的组合以及它们的多层。
接下来，参考图1E，蚀刻介电层38、栅极介电层28以及重掺杂n型区34的部分，以形成接触开口40。在接触开口形成之后，暴露重掺杂n型区34的侧壁以与开口40接触，并且还暴露P体部26A和26B的顶面。接下来，实施p型杂质注入以在P体区26内形成重掺杂p型区42。在一些实施例中，重掺杂p型区42中的p型杂质浓度在约1019/cm3和约1021/cm3之间。重掺杂p型区42用作P体部26A和26B的拾取区。
参考图1F，沉积导电材料形成源极区43。源极区43与重掺杂n型区34的侧壁接触。此外，导电材料沉积在重掺杂半导体区20的下方以形成漏极区44。源极区43和漏极区44形成在相应的晶圆和芯片的相对侧上。在一些实施例中，源极区43和漏极区44由金属或金属合金形成，诸如铝、铜、钨、镍等。因此，形成垂直功率MOSFET100。诸如接触塞、金属线等的电连接件45形成在栅电极30A和30B上方并与栅电极30A和30B连接。因此，栅电极30A和30B互连，处于相同的电压水平，并且用作一个栅极。
使用曲线46示意性地示出了垂直功率MOSFET100的导通电流，该导通电流流经源极区43、重掺杂n型区34、位于P型体部26A和26B中的沟道区26’、n型掺杂区32、外延层22、半导体区20并且到达漏极区44。应该理解，源极区43包括延伸到栅电极30A和30B之间的空间中并与n型掺杂区32重叠的部分42’。导电部分42’作为连接至源极区43的场板(fieldplate)，并且用于减小n型掺杂区32中的表面电场。
图2A至图2C示出了根据可选实施例形成垂直功率MOSFET的中间阶段的横截面图。除非另有说明，否则图2A至图2C的实施例中的部件的材料和形成方法与图1A至图1F的实施例中的通过相同参考标号指示的相同元件基本上相同。因此，可以在图1A至图1F所示的实施例的论述中找到图2A至图2C所示的相同元件的细节。
如图1A至图1D所示，这些实施例的初始步骤基本上相同。接下来，如图2A所示，形成场板48。场板48具有导电性，并且可以包括多晶硅、金属硅化物、金属、金属合金等。场板48延伸到栅电极30A和30B之间的空间中并与n型掺杂区32重叠。在一些实施例中，场板48在栅电极30A和30B上方延伸并与栅电极30A和30B中的每一个的部分重叠。在可选实施例中，场板48没有在栅电极30A和30B上方延伸。场板48用于减小n-型掺杂区32内的表面电场。在一些实施例中，场板48与随后形成的源极区43断开，并可以施加不同于源极区43电压的电压。在可选实施例中，场板48连接至随后形成的源极区43，因此，处于与随后形成的源极区43相同的电压水平。
参考图2B，层间介电层(ILD)50形成在图2A所示的结构上方，并且位于介电层38上方。ILD50可以包括磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃BPSG)、四乙基邻硅酸盐(TEOS)氧化物等。ILD50可以被形成为均匀层。然后，通过蚀刻ILD50、栅极介电层28以及重掺杂n型区34的多部分来形成接触开口40。在接触开口形成之后，暴露重掺杂n型区34的侧壁，并且还暴露P体部26A和26B的顶面。
接下来，实施注入以通过接触开口40掺杂p型杂质并且进入P体部26，使得重掺杂p型区42形成在P体部26的表面区域。在后续步骤中，如图2C所示，沉积导电材料以形成源极区43和漏极区44。因此，形成垂直功率MOSFET100。可以通过形成接触塞和金属线来形成连接至栅电极30A/30B和场板48的电连接件45。在一些实施例中，场板48电耦合至源极区43，并且处于与源极区相同的电压水平。在可选实施例中，场板48与源极区43断开，并可以施加与源极区43电压不同的电压。
在实施例中，栅电极30A和30B没有与n型区32重叠，该n型区通过n型外延层22和n型区20电连接至漏极区44。因此，栅极与漏极电容显著减小。此外，由于通过注入形成n型区32，并可以被掺杂为高杂质浓度，n型区32的电阻减小，垂直功率MOSFET100的驱动电流增加。
尽管图1A至图2C所示的实施例提供了形成n型垂直功率MOSFET的方法，但是本领域技术人员应该意识到，所提供教义可以很容易地用于形成p-型垂直功率MOSFET，其中，相应的区域20、22、26、32、34及42的导电类型反向。
根据实施例，器件包括第一导电类型的半导体层，以及位于半导体层上方的第一体区和第二体区，其中，第一体区和第二体区是与第一导电类型相反的第二导电类型。第一导电类型的掺杂半导体区设置在第一体区和第二体区之间并与第一体区和第二体区接触。栅极介电层设置在第一体区和第二体区以及掺杂半导体区上方。第一栅电极和第二栅电极设置在栅极介电层上方，并分别地与第一体区和第二体区重叠。第一栅电极和第二栅电极以空间相互物理分离，且进行电互连。第一栅电极和第二栅电极之间的空间与掺杂半导体区重叠。
根据其他实施例，器件包括第一导电类型的半导体层、与第一导电类型相反的第二导电类型的第一体区和第二体区以及位于第一体区和第二体区之间的第一导电类型的掺杂半导体区。掺杂半导体区以及第一体区和第二体区的底部与半导体层的顶面接触。栅极介电层位于第一体区和第二体区以及掺杂半导体区域上方。第一栅电极和第二栅电极位于栅极介电层上方，并分别地与第一体区和第二体区重叠。第一栅电极和第二栅电极以空间相互物理分离，且进行电互连。源极区包括位于第一体区和第二体区上方的部分。漏极区位于半导体层下面。
根据又一些实施例，方法包括外延生长第一导电类型的外延半导体层，以及在外延半导体层上方形成半导体体层。半导体体层具有与第一导电类型相反的第二导电类型。栅极介电层形成在半导体体层上方。第一栅电极和第二栅电极形成在栅极介电层上方，其中第一栅电极和第二栅电极以空间相互间隔开。注入半导体体层的部分以形成第一导电类型的掺杂半导体区，其中，掺杂半导体区与空间重叠。掺杂半导体区延伸以与外延半导体层接触。源极区位于半导体体层上方。漏极区位于外延半导体层下面。
尽管已经详细地描述了实施例及其优势，但是应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应该理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (14)

1.一种半导体器件，包括：
半导体层，具有第一导电类型；
第一体区和第二体区，位于所述半导体层上方，所述第一体区和所述第二体区具有与所述第一导电类型相反的第二导电类型；
掺杂半导体区，具有所述第一导电类型，位于所述第一体区和所述第二体区之间并与所述第一体区和所述第二体区接触；
栅极介电层，位于所述第一体区和所述第二体区以及所述掺杂半导体区上方；以及
第一栅电极和第二栅电极，位于所述栅极介电层上方，并分别与所述第一体区和所述第二体区重叠，所述第一栅电极和所述第二栅电极通过一空间相互物理分离但是所述第一栅电极和所述第二栅电极电互连，所述空间与所述掺杂半导体区重叠，
其中，所述半导体器件为垂直功率金属氧化物半导体场效应晶体管(MOSFET)，并且所述垂直功率MOSFET进一步包括：
源极区，包括位于所述第一体区和所述第二体区上方的第一部分；
漏极区，位于所述半导体层下方；和
导电场板，设置在所述第一栅电极和所述第二栅电极之间的所述空间内。
2.根据权利要求1所述的器件，进一步包括：
层间介电层，位于所述导电场板上方。
3.根据权利要求1所述的器件，其中，所述第一体区和所述掺杂半导体区之间的第一界面与所述第一栅电极的边缘对齐，并且所述第二体区和所述掺杂半导体区之间的第二界面与所述第二栅电极的边缘对齐。
4.根据权利要求1所述的器件，进一步包括所述第一导电类型的重掺杂半导体区，其中，所述重掺杂半导体区和所述掺杂半导体区位于所述第一体区的相对侧并与所述第一体区接触。
5.根据权利要求4所述的器件，其中，所述重掺杂半导体区的侧壁与金属源极区接触。
6.一种半导体器件，包括：
半导体层，具有第一导电类型；
第一体区和第二体区，具有与所述第一导电类型相反的第二导电类型；
掺杂半导体区，具有所述第一导电类型并且位于所述第一体区和所述第二体区之间，所述掺杂半导体区的底部以及所述第一体区和所述第二体区的底部与所述半导体层的顶面接触；
栅极介电层，位于所述第一体区和所述第二体区以及所述掺杂半导体区上方；
第一栅电极和第二栅电极，位于所述栅极介电层上方并分别与所述第一体区和所述第二体区重叠，所述第一栅电极和所述第二栅电极通过一空间相互物理分离但是所述第一栅电极和所述第二栅电极电互连；
源极区，包括位于所述第一体区和所述第二体区上方的第一部分；
漏极区，位于所述半导体层下方；以及
导电场板，设置在所述第一栅电极和所述第二栅电极之间的所述空间内，所述导电场板通过所述栅极介电层与所述掺杂半导体区间隔开。
7.根据权利要求6所述的器件，其中，所述掺杂半导体区的杂质浓度高于所述半导体层的杂质浓度。
8.根据权利要求6所述的器件，其中，所述第一体区和所述掺杂半导体区之间的第一界面与所述第一栅电极的边缘对齐，并且所述第二体区和所述掺杂半导体区之间的第二界面与所述第二栅电极的边缘对齐。
9.根据权利要求6所述的器件，进一步包括所述第一导电类型的重掺杂半导体区，其中，所述重掺杂半导体区和所述掺杂半导体区位于所述第一体区的相对侧上并与所述第一体区接触。
10.根据权利要求9所述的器件，其中，所述重掺杂半导体区的侧壁与所述源极区接触。
11.一种形成半导体器件的方法，包括：
外延生长第一导电类型的外延半导体层；
在所述外延半导体层上方形成半导体体层，所述半导体体层具有与所述第一导电类型相反的第二导电类型；
在所述半导体体层上方形成栅极介电层；
在所述栅极介电层上方形成第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极通过一空间相互间隔开；
注入所述半导体体层的一部分以形成所述第一导电类型的掺杂半导体区，其中，所述掺杂半导体区与所述空间重叠，并且所述掺杂半导体区延伸以与所述外延半导体层接触；
在所述半导体体层上方形成源极区；
在所述外延半导体层下方形成漏极区；
所述形成半导体器件的方法还包括：
在注入所述半导体体层的一部分以形成所述掺杂半导体区的步骤之后，在所述第一栅电极和所述第二栅电极上方形成介电层；和
蚀刻所述介电层以形成接触开口，其中，暴露所述半导体体层的顶面，所述源极区包括位于所述接触开口内的第一部分以及位于所述介电层上方和所述第一栅电极与所述第二栅电极之间的所述空间内的第二部分，
其中，所述源极区的第二部分包括形成在所述栅极介电层上方的导电场板，所述导电场板延伸到所述第一栅电极和所述第二栅电极之间的所述空间中。
12.根据权利要求11所述的方法，其中，将所述第一栅电极和所述第二栅电极用作注入掩模来实施注入所述半导体体层的一部分的步骤。
13.根据权利要求11所述的方法，进一步包括形成所述第一导电类型的重掺杂半导体区，所述重掺杂半导体区和所述掺杂半导体区位于所述半导体体层中与所述第一栅电极重叠的部分的相对侧上。
14.根据权利要求11所述的方法，其中，所述掺杂半导体区被注入的杂质浓度高于所述外延半导体层的杂质浓度。
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