KR20130135711A - 수직형 파워 ｍｏｓｆｅｔ 및 이의 형성 방법 - Google Patents

수직형 파워 ｍｏｓｆｅｔ 및 이의 형성 방법 Download PDF

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Abstract

디바이스는 제1 전도성 타입의 반도체 층, 및 반도체 층 위의 제1 및 제2 바디 영역을 포함하며, 제1 및 제2 바디 영역은 제1 전도성 타입과 반대의 제2 전도성 타입으로 이루어진다. 제1 전도성 타입의 도핑된 반도체 영역이 제1 바디 영역과 제2 바디 영역 사이에 배치되며 제1 및 제2 바디 영역과 접촉한다. 게이트 유전체 층이 제1 및 제2 바디 영역과 도핑된 반도체 영역 위에 배치된다. 제1 및 제2 게이트 전극이 게이트 유전체 층 위에 배치되며, 제1 및 제2 바디 영역에 각각 중첩한다. 제1 및 제2 게이트 전극은 공간에 의해 서로 물리적으로 분리되어 있으며 전기적으로 상호접속된다. 제1 게이트 전극과 제2 게이트 전극 사이의 공간은 도핑된 반도체 영역에 중첩한다.

Description

수직형 파워 ＭＯＳＦＥＴ 및 이의 형성 방법{VERTICAL POWER MOSFET AND METHODS OF FORMING THE SAME}
본 발명은 반도체 분야에 관한 것이다.
종래의 수직형(vertical) 파워 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; Metal-Oxide-Semiconductor Field Effect Transistor)에서는, 2개의 p 바디(p-body) 영역이 n 타입 에피텍시 영역에 형성된다. 수직형 파워 MOSFET은 그의 소스 및 드레인 영역이 중첩(overlap)되므로 그렇게 이름 지어진 것이다. 2개의 p 바디 영역 사이의 에피텍시 영역의 일부는 n 타입 도핑된 영역을 형성하도록 저농도 도핑되며(lightly doped), 이는 종종 N 타입 접합 전계 효과 트랜지스터(n-JFET; N-type Junction Field Effect Transistor) 영역으로 알려져 있다. p 바디 영역 및 n-JFET 영역은 게이트 유전체 및 게이트 전극 아래에 있다. 게이트에 양의 전압이 인가될 때, 전자의 반전(inversion) 영역이 p 바디 영역에 형성된다. 반전 영역은 수직형 파워 MOSFET의 소스 영역을 n-JFET 영역에 접속시키는 채널 영역으로서 작용하며, 이는 n 타입 에피텍시 영역을 통해 파워 MOSFET의 드레인 영역에 더 접속된다. 따라서, 소스-드레인 전류는 소스 영역으로부터 p 바디 영역, n-JFET 영역의 채널, 에피텍시 영역, 그리고 그 다음에 드레인 영역으로 전도된다.
n-JFET 영역은 게이트 전극 아래에 있으며, 게이트 유전체 층이 n-JFET 영역과 게이트 전극 사이에 배치된다. 게이트 전극과 n-JFET 영역 사이에는 큰 중첩 영역이 존재한다. 그 결과, 상당한 게이트-드레인 커패시턴스가 존재하는데, 이는 수직형 MOSFET의 속도를 비롯한 성능에 악영향을 미친다. 또한, n-JFET 영역은 n 타입 에피텍시 영역의 일부이므로 저농도 도핑된다. 따라서 n-JFET 영역의 저항은 높으며, 이는 수직형 파워 MOSFET의 구동 전류에 악영향을 미친다.
디바이스는 제1 전도성 타입의 반도체 층, 및 반도체 층 위의 제1 및 제2 바디 영역을 포함하며, 제1 및 제2 바디 영역은 제1 전도성 타입과 반대의 제2 전도성 타입으로 이루어진다. 제1 전도성 타입의 도핑된 반도체 영역이 제1 바디 영역과 제2 바디 영역 사이에 배치되며 제1 및 제2 바디 영역과 접촉한다. 게이트 유전체 층이 제1 및 제2 바디 영역과 도핑된 반도체 영역 위에 배치된다. 제1 및 제2 게이트 전극이 게이트 유전체 층 위에 배치되며, 제1 및 제2 바디 영역에 각각 중첩한다. 제1 및 제2 게이트 전극은 공간에 의해 서로 물리적으로 분리되어 있으며 전기적으로 상호접속된다. 제1 게이트 전극과 제2 게이트 전극 사이의 공간은 도핑된 반도체 영역에 중첩한다.
실시예 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1a 내지 도 1f는 일부 예시적인 실시예에 따른 수직형 파워 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 제조에 있어서 중간 단계들의 단면도들이다.
도 2a 내지 도 2c는 대안의 실시예에 따른 수직형 파워 MOSFET의 제조에 있어서 중간 단계들의 단면도들이다.
본 개시를 형성하고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 실시예는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용 가능한 본 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 예시적인 것이며, 본 개시의 범위를 한정하지 않는다.
수직형 파워 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 및 이의 형성 방법이 다양한 예시적인 실시예에 따라 제공된다. 수직형 파워 MOSFET을 형성하는 중간 단계들이 예시된다. 실시예의 변형이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는데 사용된다.
도 1a 내지 도 1f는 n 타입 수직형 파워 MOSFET의 형성에 있어서 중간 단계들의 단면도들이다. 도 1a를 참조하면, 반도체 기판의 일부인 반도체 영역(20)이 제공된다. 반도체 영역(20) 및 각자의 반도체 기판은 결정질 실리콘 구조를 가질 수 있다. 대안으로서, 반도체 영역(20) 및 각자의 반도체 기판은 실리콘 게르마늄과 같은 다른 반도체 재료로 형성될 수 있다. 반도체 기판은 벌크 기판일 수 있다. 일부 실시예에서, 반도체 영역(20)은, 예를 들어 약 1019 /cm3와 약 1021 /cm3 사이의 불순물 농도로, 인 또는 비소와 같은 n 타입 불순물로 도핑된 고농도 도핑된(heavily doped) 층이다. 그러나, 당해 기술 분야에서의 숙련자라면, 고농도 도핑은 특정 디바이스 유형, 기술 세대, 최소 피쳐 크기 등에 따라 좌우되는 기술 용어임을 알 것이다. 따라서, 용어는 평가되어지는 기술에 비추어 해석되어야 하지 기재된 실시예에 한정되는 것이 아닌 것이다.
고농도 도핑된 반도체 영역(20) 위에, 에피텍시를 통해 에피텍시 층(22)이 형성되며, n 타입 불순물로 저농도 도핑된다. 에피텍시 층(22)의 불순물 농도는 약 1015 /cm3와 약 1018 /cm3 사이일 수 있다. 에피텍시 층(22)은 실리콘 층일 수 있지만, 다른 반도체 재료가 사용될 수 있다.
그 다음, 바디(body) 층(26)이 형성된다. 바디 층(26)은 p 타입으로 이루어지며, 따라서 이하 p 바디(26)로 지칭된다. 일부 실시예에서, p 바디(26)는 붕소 및/또는 인듐과 같은 p 타입 불순물로 에피텍시 층(22)의 상부 부분을 주입(implant)함으로써 형성되며, 에피텍시 층(22)의 바닥 부분은 주입되지 않고 n 타입으로 유지된다. p 바디(26)의 p 타입 불순물 농도는 약 1015 /cm3와 약 1018 /cm3 사이일 수 있다. p 바디(26)의 주입은, 에피텍시 층(22)의 표면 층을 산화시킴으로서 패드 산화물 층(도시되지 않음)을 형성하고, 패드 산화물 층을 통해 p 타입 불순물을 주입하여 p 바디(26)를 형성하고, 그 다음에 패드 산화물 층을 제거하는 것을 포함할 수 있다. 대안의 실시예에서, p 바디(26)는, 에피텍시 층(22) 상에 (실리콘 층과 같은) 반도체 층을 에피텍셜 성장시키고, 에피텍시가 진행될 때 p 타입 불순물을 p 바디(26) 안으로 인시추(in-situ) 도핑함으로써, 형성된다.
다음으로, 도 1b에 도시된 바와 같이, 게이트 산화물 층(28)이 형성된다. 일부 실시예에서, 형성 공정은 p 바디(26)의 표면 층의 열 산화를 포함한다. 따라서, 게이트 산화물 층(28)은 실리콘 산화물을 포함한다. 대안의 실시예에서, 게이트 산화물 층(28)은 증착을 통해 형성된다. 대응하는 게이트 산화물 층(28)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 이들의 조합, 및 이들의 다층을 포함할 수 있다.
도 1b는 또한 게이트 전극(30)(30A 및 30B를 포함함)의 형성을 예시한다. 형성 공정은, 전도성 재료의 전면 증착, 그리고 그 다음 전도성 재료의 패터닝을 포함할 수 있다. 일부 실시예에서, 게이트 전극(30A 및 30B)은 폴리실리콘을 포함하지만, 금속, 금속 실리사이드 등과 같은 기타 전도성 재료가 또한 사용될 수 있다. 게이트 전극(30A 및 30B)은 공간(29)에 의해 서로 떨어져 있다. 게이트 전극(30A와 30B) 사이의 간격 S1은 일부 예시적인 실시예에서 약 100 nm와 약 10 ㎛ 사이일 수 있다. 설명 전반에 걸쳐 인용된 값은 단지 예일 뿐이며 다른 값으로 바뀔 수 있다는 것을 알아야 한다.
다음으로, n 타입 도핑된 영역(32)을 형성하도록 주입(implantation)이 수행된다. N 타입 도핑된 영역은 JFET의 일부로서 기능하므로 종종 N 타입 접합 전계 효과 트랜지스터(n-JFET) 영역으로 지칭된다. 주입에 있어서, 포토레지스트(도시되지 않음)가 도포된 다음 패터닝될 수 있고, 게이트 전극(30A와 30B) 사이의 공간(29)이 노출되며, 그리하여 주입이 공간(29)을 통해 수행된다. 주입된 n 타입 불순물은 인, 비소 등을 포함할 수 있다. 게이트 전극(30A와 30B)의 적어도 일부가 주입 마스크로서 사용될 수 있다. 주입된 n 타입 불순물은 p 바디(26)의 주입된 부분에서 p 타입 불순물을 중화시키고, 주입된 부분을 n 타입으로 변환한다. 그 결과의 n 타입 도핑된 영역(32)은 p 바디(26)를 통해 관통하고, 에피텍시 층(22)과 적어도 접촉하는 바닥을 가지며 에피텍시 층(22) 안으로 연장할 수 있다. 따라서 p 바디(26)는 2개의 부분, 즉 p 바디(26A) 및 p 바디(26B)로 분리된다. n 타입 도핑된 영역(32)의 불순물 농도는 일부 실시예에 따라 약 1015 /cm3와 약 1018 /cm3 사이일 수 있다. n 타입 도핑된 영역(32)과 p 바디(26A) 사이의 계면(32A)은 실질적으로 게이트 전극(30A)의 에지(30A1)에 맞춰 정렬되고, n 타입 도핑된 영역(32)과 p 바디(26B) 사이의 계면(32B)은 실질적으로 게이트 전극(30B)의 에지(30B1)에 맞춰 정렬된다. 그러나, 주입 후에 수행되는 열 처리 후에 주입의 외부 확산으로 인해, 계면은 또한 게이트 전극을 향해 연장될 수 있다.
도 1c를 참조하면, 고농도 도핑된 n 타입 영역(34)을 형성하도록 부가의 주입이 수행되며, 고농도 도핑된 n 타입 영역(34)은 소스 컨택 영역으로서 작용한다. N 타입 영역(34)은 약 1019 /cm3과 약 1021 /cm3 사이의 n 타입 불순물 농도를 가질 수 있다. n 타입 영역(34)의 바닥 표면은 p 바디(26)의 일부에 의해 에피텍시 층(22)으로부터 떨어져 있다. 후속 단계에서, 게이트 스페이서(36)가 게이트 전극(30A 및 30B)의 측벽 상에 형성된다. 형성 공정은, 유전체 층을 증착시키고, 그 다음 유전체 층의 수평 부분을 제거하도록 이방성 에칭을 수행하는 것을 포함할 수 있다. 게이트 전극(30A 및 30b)의 측벽 상의 유전체 층의 수직 부분은 에칭 후에 남아있으며, 게이트 스페이서(36)를 형성한다.
도 1d에서, 유전체 층(38)이 n 타입 영역(34), 스페이서(36) 및 게이트 전극(30A 및 30b) 위에 형성된다. 일부 실시예에서, 유전체 층(38)은 후속 단계에서의 컨택 개구(contact openings)의 형성에서 에칭 정지 층으로서 사용되며, 컨택 개구는 게이트 전극(30A 및 30B)에 접속되는 컨택 플러그를 형성하는데 사용된다. 유전체 층(38)은 산화물, 질화물, 산질화물, 이들의 조합, 및 이들의 다층을 포함할 수 있다.
다음으로, 도 1e를 참조하면, 컨택 개구(40)를 형성하도록 유전체 층(38), 게이트 유전체 층(28), 및 고농도 도핑된 n 타입 영역(34)의 일부가 에칭된다. 컨택 개구 형성 후에, 고농도 도핑된 n 타입 영역(34)의 측벽은 컨택 개구(40)에 노출되고, p 바디(26A 및 26B)의 상부 표면도 또한 노출된다. 다음으로, p 바디 영역(26)에서 고농도 도핑된 p 타입 영역(42)을 형성하도록 p 타입 불순물 주입이 수행된다. 일부 실시예에서, 고농도 도핑된 p 타입 영역(42)의 p 타입 불순물 농도는 약 1019 /cm3과 약 1021 /cm3 사이이다. 고농도 도핑된 p 타입 영역(42)은 p 바디(26A 및 26B)의 픽업 영역으로서 작용한다.
도 1f를 참조하면, 소스 영역(43)을 형성하도록 전도성 재료가 증착된다. 소스 영역(43)은 고농도 도핑된 n 타입 영역(34)의 측벽과 접촉한다. 또한, 고농도 도핑된 반도체 영역(20) 아래에 전도성 재료가 증착되어 드레인 영역(44)을 형성한다. 소스 영역(43) 및 드레인 영역(44)은 각자의 웨이퍼 및 칩의 대향 측에 형성된다. 일부 실시예에서, 소스 영역(43) 및 드레인 영역(44)은 알루미늄, 구리, 텅스텐, 니켈 등과 같은 금속 또는 금속 합금으로 형성된다. 그리하여 수직형 파워 MOSFET(100)이 형성된다. 컨택 플러그, 금속 라인 등과 같은 전기 접속(45)이 게이트 전극(30A 및 30B) 위에 형성되어 게이트 전극(30A 및 30B)과 접속된다. 따라서, 게이트 전극(30A 및 30B)은 상호접속되고, 동일한 전압 레벨에 있으며, 하나의 게이트로서 작용한다.
수직형 파워 MOSFET(100)의 온 전류(on-current)가 곡선(46)을 사용하여 개략적으로 예시되어 있으며, 이는 소스 영역(43), 고농도 도핑된 n 타입 영역(34), p 타입 바디(26A 및 26B)의 채널 영역(26'), n 타입 도핑된 영역(32), 에피텍시 층(22), 반도체 영역(20)을 통해 통과하며 드레인 영역(44)에 도달한다. 소스 영역(43)은 게이트 전극(30A와 30B) 사이의 공간 안으로 연장하며 n 타입 도핑된 영역(32)에 중첩하는 부분(42')을 포함한다는 것을 알 것이다. 전도성 부분(42')은 소스 영역(43)에 접속되는 전계판(field plate)으로서 작용하며, n 타입 도핑된 영역(32)에서의 표면 전기장을 감소시키도록 기능한다.
도 2a 내지 도 2c는 대안의 실시예에 따른 수직형 파워 MOSFET의 형성에 있어서 중간 단계들의 단면도들을 예시한다. 달리 명시하지 않는 한, 도 2a 내지 도 2c의 실시예에서 컴포넌트의 재료 및 형성 방법은 도 1a 내지 도 1f에 도시된 실시예에서 유사한 참조 번호로 표기된 유사한 컴포넌트와 본질적으로 동일하다. 따라서, 도 2a 내지 도 2c에 도시된 유사한 컴포넌트의 세부사항은 도 1a 내지 도 1f에 도시된 실시예의 설명에서 찾아볼 수 있다.
이들 실시예의 초기 단계들은 도 1a 내지 도 1d에 도시된 바와 본질적으로 동일하다. 다음으로, 도 2a에 도시된 바와 같이, 전계판(48)이 형성된다. 전계판(48)은 전도성이며, 폴리실리콘, 금속 실리사이드, 금속, 금속 합금 등을 포함할 수 있다. 전계판(48)은 게이트 전극(30A와 30B) 사이의 공간 안으로 연장하며, n 타입 도핑된 영역(32)에 중첩한다. 일부 실시예에서, 전계판(48)은 게이트 전극(30A 및 30B) 위로 연장하며, 게이트 전극(30A 및 30B) 각각의 일부에 중첩한다. 대안의 실시예에서, 전계판(48)은 게이트 전극(30A 및 30B) 위로 연장하지 않는다. 전계판(48)은 n 타입 도핑된 영역(32)에서의 표면 전기장을 감소시키도록 기능한다. 일부 실시예에서, 전계판(48)은 그 다음에 형성된 소스 영역(43)으로부터 접속이 단절되고, 소스 영역(43)의 전압과 상이한 전압이 인가될 수 있다. 대안의 실시예에서, 전계판(48)은 그 다음에 형성된 소스 영역(43)에 접속되고, 따라서 이와 동일한 전압 레벨에 있다.
도 2b를 참조하면, 층간 유전체(ILD; Inter-Layer Dielectric)(50)가 도 2a에 도시된 구조 위에 형성되고, 유전체 층(38) 위에 있다. ILD(50)는 PSG(Phospho-Silicate glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 산화물 등을 포함할 수 있다. ILD(50)는 전면(blanket) 층으로서 형성될 수 있다. 그 다음, 컨택 개구(40)를 형성하도록 ILD(50), 게이트 유전체 층(28), 및 고농도 도핑된 n 타입 영역(34)의 일부 부분을 에칭함으로써 컨택 개구(40)가 형성된다. 컨택 개구 형성 후에, 고농도 도핑된 n 타입 영역(34)의 측벽이 노출되고, p 바디(26A 및 26B)의 상부 표면도 또한 노출된다.
다음으로, 컨택 개구(40)를 통해 p 바디(26) 안으로 p 타입 불순물을 도핑하도록 주입이 수행되며, 그리하여 고농도 도핑된 p 타입 영역(42)이 p 바디(26)의 표면 영역에 형성된다. 다음 단계에서, 도 2c에 도시된 바와 같이, 소스 영역(43) 및 드레인 영역(44)을 형성하도록 전도성 재료가 증착된다. 그리하여 수직형 파워 MOSFET(100)이 형성된다. 게이트 전극(30A/30B) 및 전계판(48)에 접속되는 전기 접속(45)이 컨택 플러그 및 금속 라인을 형성함으로써 형성될 수 있다. 일부 실시예에서, 전계판(48)은 소스 영역(43)에 전기적으로 연결되고, 소스 영역(43)과 동일 전압에 있다. 대안의 실시예에서, 전계판(48)은 소스 영역(43)으로부터 접속이 단절되고, 소스 영역(43)의 전압과 별도의 전압이 인가된다.
실시예에서, 게이트 전극(30A 및 30B)은 n 타입 영역(32)에 중첩하지 않고, 이는 n 타입 에피텍시 층(22) 및 n 타입 영역(20)을 통해 드레인 영역(44)에 전기적으로 접속된다. 따라서, 게이트-드레인 커패시턴스가 상당히 감소된다. 또한, n 타입 영역(32)이 주입에 의해 형성되며 높은 불순물 농도로 도핑될 수 있으므로, n 타입 영역(32)의 저항이 감소되고, 수직형 파워 MOSFET(100)의 구동 전류가 증가된다.
도 1a 내지 도 2c에 도시된 실시예는 n 타입 수직형 파워 MOSFET을 형성하는 방법을 제공하지만, 당해 기술 분야에서의 숙련자라면 각각의 영역(20, 22, 26, 32, 34)의 전도성 타입이 반대인 p 타입 수직형 파워 MOSFET의 형성에 용이하게 적용될 수 있다는 것을 알 것이다.
실시예에 따르면, 디바이스는 제1 전도성 타입의 반도체 층, 및 반도체 층 위의 제1 및 제2 바디 영역을 포함하며, 제1 및 제2 바디 영역은 제1 전도성 타입과 반대의 제2 전도성 타입으로 이루어진다. 제1 전도성 타입의 도핑된 반도체 영역이 제1 바디 영역과 제2 바디 영역 사이에 이에 접촉하여 배치된다. 게이트 유전체 층이 제1 및 제2 바디 영역과 도핑된 반도체 영역 위에 배치된다. 제1 및 제2 게이트 전극이 게이트 유전체 층 위에 그리고 각각 제1 및 제2 바디 영역에 중첩하며 배치된다. 제1 및 제2 게이트 전극은 공간에 의해 서로 물리적으로 분리되고, 전기적으로 상호접속된다. 제1 게이트 전극과 제2 게이트 전극 사이의 공간은 도핑된 반도체 영역에 중첩한다.
다른 실시예에 따르면, 디바이스는 제1 전도성 타입의 반도체 층, 제1 전도성 타입과 반대의 제2 전도성 타입의 제1 및 제2 바디 영역, 제1 바디 영역과 제2 바디 영역 사이의 제1 전도성 타입의 도핑된 반도체 영역을 포함한다. 도핑된 반도체 영역과 제1 및 제2 바디 영역의 바닥은 반도체 층의 상부 표면과 접촉한다. 게이트 유전체 층은 제1 및 제2 바디 영역과 도핑된 반도체 영역 위에 있다. 제1 및 제2 게이트 전극은 게이트 유전체 층 위에 있고 각각 제1 및 제2 바디 영역에 중첩한다. 제1 및 제2 게이트 전극은 공간에 의해 서로 물리적으로 분리되며, 전기적으로 상호접속된다. 소스 영역은 제1 및 제2 바디 영역 위의 부분을 포함한다. 드레인 영역은 반도체 층 아래에 있다.
또 다른 실시예에 따르면, 방법은 제1 전도성 타입의 에피텍시 반도체 층을 에피텍셜 성장시키고, 에피텍시 반도체 층 위에 반도체 바디 층을 형성하는 것을 포함한다. 반도체 바디 층은 제1 전도성 타입과 반대의 제2 전도성 타입으로 이루어진다. 게이트 유전체 층이 반도체 바디 층 위에 형성된다. 제1 및 제2 게이트 전극은 게이트 유전체 층 위에 형성되며, 제1 및 제2 게이트 전극은 공간에 의해 서로 떨어져 있다. 제1 전도성 타입의 도핑된 반도체 영역을 형성하도록 반도체 바디 층의 일부에 주입되며, 도핑된 반도체 영역은 공간에 의해 중첩된다. 도핑된 반도체 영역은 에피텍시 반도체 층에 접촉하도록 연장한다. 소스 영역은 반도체 바디 층 위에 있다. 드레인 영역은 에피텍시 반도체 층 아래에 있다.
실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 실시예의 진정한 의미 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다. 또한, 본 출원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 및 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정되고자 하지 않는다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 본 개시로부터, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 추후에 개발될 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계가 본 개시에 따라 이용될 수 있다는 것을 용이하게 알 수 있을 것이다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다. 또한, 각각의 청구항은 개별 실시예를 구성하며, 다양한 청구항 및 실시예의 조합은 본 개시의 범위 내에 속한다.
20: 반도체 영역
22: 에피텍시 층
26: 바디(body) 층
28: 게이트 산화물 층
30: 게이트 전극
32: n 타입 도핑된 영역
34: 고농도 도핑된 n 타입 영역
36: 게이트 스페이서
38: 유전체 층
40: 컨택 개구
42: 고농도 도핑된 p 타입 영역
43: 소스 영역
44: 드레인 영역
100: 수직형 파워 MOSFET

Claims (10)

  1. 제1 전도성 타입의 반도체 층;
    상기 반도체 층 위의 제1 및 제2 바디(body) 영역으로서, 상기 제1 전도성 타입과 반대의 제2 전도성 타입으로 이루어지는 제1 및 제2 바디 영역;
    상기 제1 바디 영역과 상기 제2 바디 영역 사이에 상기 제1 및 제2 바디 영역과 접촉하는 제1 전도성 타입의 도핑된 반도체 영역;
    상기 제1 및 제2 바디 영역과 상기 도핑된 반도체 영역 위의 게이트 유전체 층; 및
    상기 게이트 유전체 층 위에 그리고 상기 제1 및 제2 바디 영역에 각각 중첩하는 제1 및 제2 게이트 전극을 포함하고,
    상기 제1 및 제2 게이트 전극은 공간에 의해 서로 물리적으로 분리되어 있으며 전기적으로 상호접속되고, 상기 공간은 상기 도핑된 반도체 영역에 중첩하는 것인 디바이스.
  2. 청구항 1에 있어서, 상기 제1 및 제2 게이트 전극은 수직형 파워 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; Metal-Oxide-Semiconductor Field Effect Transistor)에서 구성되며, 상기 수직형 파워 MOSFET은,
    상기 제1 및 제2 바디 영역 위의 제1 부분을 포함하는 소스 영역; 및
    상기 반도체 층 아래의 드레인 영역을 더 포함하는 것인 디바이스.
  3. 청구항 1에 있어서, 상기 제1 바디 영역과 상기 도핑된 반도체 영역 사이의 제1 계면은 상기 제1 게이트 전극의 에지에 맞춰 정렬되고, 상기 제2 바디 영역과 상기 도핑된 반도체 영역 사이의 제2 계면은 상기 제2 게이트 전극의 에지에 맞춰 정렬되는 것인 디바이스.
  4. 청구항 1에 있어서, 제1 전도성 타입의 고농도 도핑된 반도체 영역을 더 포함하고, 상기 고농도 도핑된 반도체 영역 및 상기 도핑된 반도체 영역은 상기 제1 바디 영역의 대향 측에 있고 상기 제1 바디 영역과 접촉하는 것인 디바이스.
  5. 제1 전도성 타입의 반도체 층;
    상기 제1 전도성 타입과 반대의 제2 전도성 타입의 제1 및 제2 바디 영역;
    상기 제1 바디 영역과 상기 제2 바디 영역 사이에 제1 전도성 타입의 도핑된 반도체 영역으로서, 상기 도핑된 반도체 영역과 상기 제1 및 제2 바디 영역의 바닥은 상기 반도체 층의 상부 표면과 접촉하는 것인, 도핑된 반도체 영역;
    상기 제1 및 제2 바디 영역과 상기 도핑된 반도체 영역 위의 게이트 유전체 층;
    상기 게이트 유전체 층 위에 그리고 상기 제1 및 제2 바디 영역에 각각 중첩하는 제1 및 제2 게이트 전극으로서, 공간에 의해 서로 물리적으로 분리되어 있고 전기적으로 상호접속되는, 제1 및 제2 게이트 전극;
    상기 제1 및 제2 바디 영역 위의 제1 부분을 포함하는 소스 영역; 및
    상기 반도체 층 아래의 드레인 영역을 포함하는 디바이스.
  6. 청구항 5에 있어서, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 공간에 배치된 전도성 전계판을 더 포함하고, 상기 전도성 전계판은 상기 게이트 유전체 층에 의해 상기 도핑된 반도체 영역으로부터 떨어져 있는 것인 디바이스.
  7. 제1 전도성 타입의 에피텍시 반도체 층을 에피텍시 성장시키는 단계;
    상기 에피텍시 반도체 층 위에 반도체 바디 층을 형성하는 단계로서, 상기 반도체 바디 층은 상기 제1 전도성 타입과 반대의 제2 전도성 타입으로 이루어지는 것인 단계;
    상기 반도체 바디 층 위에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 위에 제1 및 제2 게이트 전극을 형성하는 단계로서, 상기 제1 및 제2 게이트 전극은 공간에 의해 서로 떨어져 있는 것인 단계;
    제1 전도성 타입의 도핑된 반도체 영역을 형성하도록 상기 반도체 바디 층의 일부를 주입하는 단계로서, 상기 도핑된 반도체 영역은 공간에 의해 중첩되고, 상기 도핑된 반도체 영역은 상기 에피텍시 반도체 층과 접촉하도록 연장하는 것인 단계;
    상기 반도체 바디 층 위에 소스 영역을 형성하는 단계; 및
    상기 에피텍시 반도체 층 아래에 드레인 영역을 형성하는 단계를 포함하는 방법.
  8. 청구항 7에 있어서, 상기 제1 전도성 타입의 고농도 도핑된 반도체 영역을 형성하는 단계를 더 포함하고, 상기 고농도 도핑된 반도체 영역 및 상기 도핑된 반도체 영역은 상기 제1 게이트 전극에 의해 중첩되는 상기 반도체 바디 층의 일부분의 대향 측에 있는 것인 방법.
  9. 청구항 7에 있어서,
    상기 도핑된 반도체 영역을 형성하도록 상기 반도체 바디 층의 일부를 주입하는 단계 후에, 상기 제1 및 제2 게이트 전극 위에 유전체 층을 형성하는 단계; 및
    컨택 개구를 형성하도록 상기 유전체 층을 에칭하는 단계를 더 포함하고,
    상기 반도체 바디 층의 상부 표면이 노출되고, 상기 소스 영역은 상기 컨택 개구의 제1 부분, 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 공간에 그리고 상기 유전체 층 위의 제2 부분을 포함하는 것인 방법.
  10. 청구항 7에 있어서,
    상기 도핑된 반도체 영역을 형성하도록 상기 반도체 바디 층의 일부를 주입하는 단계 후에, 상기 제1 및 제2 게이트 전극 위에 유전체 층을 형성하는 단계; 및
    상기 유전체 층 위에 전도성 전계판을 형성하는 단계를 더 포함하고,
    상기 전도성 전계판은 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 공간 안으로 연장하는 것인 방법.
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