DE102020118382A1 - Hochspannungsvorrichtung mit gate-erweiterungen - Google Patents

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Jhih-Bin CHEN
Ming Chyi Liu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Die vorliegende Offenbarung betrifft einen integrierten Chip. Der integrierte Chip weist ein Source-Gebiet auf, das in einem Substrat angeordnet ist, und ein Drain-Gebiet, das in dem Substrat angeordnet ist. Das Drain-Gebiet ist von dem Source-Gebiet entlang einer ersten Richtung getrennt. Ein Drift-Gebiet ist in dem Substrat zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet und mehrere Isolationsstrukturen sind in dem Drift-Gebiet angeordnet. Eine Gate-Elektrode ist in dem Substrat angeordnet. Die Gate-Elektrode hat ein Basisgebiet, das zwischen dem Source-Gebiet und dem Drift-Gebiet angeordnet ist, und mehrere Gate-Erweiterungen, die sich von einer Seitenwand des Basisgebiets bis über die mehreren Isolationsstrukturen nach außen erstrecken.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/893,340 , eingereicht am 29. August 2019, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Derzeitige integrierte Chips weisen Millionen oder Milliarden von Halbleitervorrichtungen auf, die auf einem Halbleitersubstrat (z.B. Silizium) gebildet sind. Integrierte Chips (ICs) können viele verschiedene Arten von Transistorvorrichtungen verwenden, abhängig von einer Anwendung einer IC. In den letzten Jahren hat der steigende Markt für Mobil- und HF-Vorrichtungen (Hochfrequenzvorrichtungen) zu einem signifikanten Anstieg in der Verwendung von Hochspannungstransistorvorrichtungen geführt. Zum Beispiel werden Hochspannungstransistorvorrichtungen häufig in Leistungsverstärkern für HF-Sende-/Empfangsketten aufgrund ihrer Fähigkeit verwendet, hohe Durchbruchspannungen (z.B. größer als etwa 50V) und hohe Frequenzen handhaben zu können.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht eine dreidimensionale Ansicht mancher Ausführungsformen eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine Gate-Elektrode mit Gate-Erweiterungen aufweist.
    • 2A-2D veranschaulichen manche zusätzliche Ausführungsformen eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist.
    • 3 veranschaulicht eine Querschnittsansicht mancher zusätzlicher Ausführungsformen eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist.
    • 4 veranschaulicht eine Draufsicht mancher zusätzlicher Ausführungsformen eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine Gate-Elektrode mit Gate-Erweiterungen aufweist.
    • 5A-5B veranschaulichen manche zusätzliche Ausführungsformen eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist.
    • 6A-6B veranschaulichen manche zusätzliche Ausführungsformen eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine teilweise vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist.
    • 7 veranschaulicht eine Querschnittsansicht mancher Ausführungsformen eines integrierten Chips mit einem Hochspannungstransistorvorrichtungsgebiet und einem peripheren Logikgebiet.
    • 8 veranschaulicht eine Draufsicht mancher zusätzlicher Ausführungsformen eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine Gate-Elektrode mit Gate-Erweiterungen aufweist.
    • 9A-9B veranschaulichen manche zusätzliche Ausführungsformen eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist.
    • 10A-24 veranschaulichen Querschnittsansichten mancher Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist.
    • 25 veranschaulicht ein Ablaufdiagramm mancher Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale des bereitgestellten Gegenstands vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, so dass das erste und zweite Merkmal nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
  • Integrierte Chips weisen häufig Transistoren auf, die gestaltet sind, bei einer Anzahl verschiedener Spannungen zu arbeiten. Hochspannungstransistoren sind gestaltet, bei einer hohen Durchbruchspannung (z.B. einer Durchbruchspannung von mehr als ungefähr 20V, mehr als ungefähr 50V oder anderen geeigneten Werten) zu arbeiten. Eine Art von allgemein verwendetem Hochspannungstransistor ist eine seitlich diffundierte MOSFET-Vorrichtung (LDMOS-Vorrichtung). Eine LDMOS-Vorrichtung hat eine Gate-Struktur, die über einem Substrat zwischen einem Source-Gebiet und einem Drain-Gebiet angeordnet ist. Die Gate-Struktur ist von dem Drain-Gebiet durch ein Drift-Gebiet getrennt. Das Drift-Gebiet weist ein leicht dotiertes Gebiet des Substrats auf (z.B. ein Gebiet des Substrats mit einer Dotierungskonzentration, die geringer ist als jene des Source-Gebiets und/oder des Drain-Gebiets).
  • Während des Betriebs kann eine Vorspannung an die Gate-Struktur angelegt werden, um ein elektrisches Feld zu bilden, das bewirkt, dass sich ein Kanalgebiet unter der Gate-Struktur und durch das Drift-Gebiet erstreckt. Eine Durchbruchspannung der LDMOS-Vorrichtung ist typischerweise zu einer Größe und Dotierungskonzentration des Drift-Gebiets proportional (z.B. führt ein größeres Drift-Gebiet zu einer größeren Durchbruchspannung). Wenn jedoch ein elektrisches Feld innerhalb der Vorrichtung nicht gleichförmig ist, kann die Durchbruchspannung der Transistorvorrichtung beeinträchtigt sein. Zum Beispiel kann die Durchbruchspannung eines LDMOS aufgrund von Spitzen in dem elektrischen Feld beeinträchtigt sein, die an einem p-n-Übergang zwischen dem Drift-Gebiet und dem Substrat auftreten können.
  • Die vorliegende Offenbarung betrifft in manchen Ausführungsformen einen integrierten Chip, der eine Transistorvorrichtung aufweist, die eine Gate-Elektrode mit mehreren Gate-Erweiterungen hat, die konfiguriert sind, die Transistorvorrichtung mit einer hohen Durchbruchspannung bereitzustellen. Die Gate-Elektrode ist in einem Substrat zwischen einem Source-Gebiet und einem Drain-Gebiet angeordnet. Ein Drift-Gebiet liegt zwischen der Gate-Elektrode und dem Drain-Gebiet. Die mehreren Gate-Erweiterungen ragen seitlich von einer Seitenwand der Gate-Elektrode nach außen und bis über das Drift-Gebiet vor. Die mehreren Gate-Erweiterungen sind konfiguriert, ein elektrisches Feld innerhalb des Drift-Gebiets zu erzeugen, das seitlich Ladungen entlang eines p-n-Übergangs der Vorrichtung verteilen kann. Durch seitliches Verteilen der Ladungen kann sich ein elektrisches Feld entlang einer Oberfläche des Substrats ausbreiten und dadurch Spitzen in dem elektrischen Feld verringern und eine Durchbruchspannung der Transistorvorrichtung erhöhen.
  • 1 veranschaulicht eine dreidimensionale Ansicht mancher Ausführungsformen eines integrierten Chips 100 mit einer Hochspannungstransistorvorrichtung, die eine Gate-Elektrode mit Gate-Erweiterungen aufweist.
  • Der integrierte Chip 100 weist eine Gate-Struktur 106 auf, die in einem Substrat 102 angeordnet ist. In manchen Ausführungsformen ist die Gate-Struktur 106 in dem Substrat 102 vertieft. In manchen solchen Ausführungsformen erstreckt sich die Gate-Struktur 106 von unterhalb einer oberen Oberfläche 102u des Substrats 102 zu der oberen Oberfläche 102u des Substrats 102. Ein Source-Gebiet 104 ist an einer ersten Seite der Gate-Struktur 106 angeordnet und ein Drain-Gebiet 108 ist an einer zweiten Seite der Gate-Struktur 106 gegenüber der ersten Seite angeordnet. Das Source-Gebiet 104 und das Drain-Gebiet 108 sind durch die Gate-Struktur 106 entlang einer ersten Richtung 114 getrennt.
  • Ein Drift-Gebiet 110 ist zwischen der Gate-Struktur 106 und dem Drain-Gebiet 108 entlang der ersten Richtung 114 angeordnet. In manchen Ausführungsformen kann ein Wannengebiet 109 in dem Substrat 102 unter der Gate-Struktur 106 und in seitlichem Kontakt mit dem Drift-Gebiet 110 angeordnet sein. Eine oder mehrere Isolationsstrukturen 112 sind in dem Drift-Gebiet 110 angeordnet. Die eine oder mehreren Isolationsstrukturen 112 erstrecken sich in der ersten Richtung 114 zwischen der Gate-Struktur 106 und dem Drain-Gebiet 108 entlang der oberen Oberfläche des Substrats 102. Die eine oder mehreren Isolationsstrukturen 112 sind durch das Drift-Gebiet 110 entlang einer zweiten Richtung 116, die senkrecht zu der ersten Richtung 114 ist, voneinander getrennt. In manchen Ausführungsformen erstrecken sich Seitenwände der einen oder mehreren Isolationsstrukturen 112 entlang der ersten Richtung 114 parallel zueinander. In manchen Ausführungsformen weisen die eine oder mehreren Isolationsstrukturen 112 ein oder mehrere dielektrische Materialien auf, die in Gräben in dem Substrat 102 angeordnet sind. In manchen Ausführungsformen können die eine oder mehreren Isolationsstrukturen 112 Flachgrabenisolationsstrukturen (STI-Strukturen) aufweisen.
  • Die Gate-Struktur 106 weist ein Gate-Dielektrikum 105 und eine Gate-Elektrode 107 über dem Gate-Dielektrikum 105 auf. Die Gate-Elektrode 107 weist ein Basisgebiet 107b und eine oder mehrere Gate-Erweiterungen 107e auf. Das Basisgebiet 107b ist von dem Drift-Gebiet 110 durch das Gate-Dielektrikum 105 getrennt. In manchen Ausführungsformen erstreckt sich das Gate-Dielektrikum 105 kontinuierlich von einer ersten Seite des Basisgebiets 107b zu einer gegenüberliegenden zweiten Seite des Basisgebiets 107b. Die eine oder mehreren Gate-Erweiterungen 107e ragen von einer Seitenwand des Basisgebiets 107b der Gate-Elektrode 107 seitlich nach außen bis in die eine oder mehreren Isolationsstrukturen 112. Die eine oder mehreren Isolationsstrukturen 112 trennen die eine oder mehreren Gate-Erweiterungen 107e seitlich und vertikal von dem Drift-Gebiet 110. In manchen Ausführungsformen erstrecken sich die eine oder mehreren Gate-Erweiterungen 107e durch eine Seitenwand des Gate-Dielektrikums 105.
  • Während des Betriebs kann eine Vorspannung an die Gate-Elektrode 107 angelegt werden. Die Vorspannung bewirkt, dass sich Ladungen (z.B. positive oder negative Ladungen) in der Gate-Elektrode 107 bilden, um ein elektrisches Feld in dem darunter liegenden Substrat 102 zu bilden. Typischerweise kann die maximale Durchbruchspannung der Transistorvorrichtung durch Übergangskantendurchbrucheffekte aufgrund von Oberflächenfeldansammlung an einem Übergang des Drift-Gebiets 110 und des Wannengebiets 109 begrenzt sein. Das elektrische Feld, das durch die eine oder mehreren Gate-Erweiterungen 107e erzeugt wird, breitet jedoch das elektrische Feld entlang der Oberfläche des Substrats 102 (z.B. entlang der zweiten Richtung 116) seitlich aus. Durch Ausbreiten des elektrischen Felds verringern die eine oder mehreren Gate-Erweiterungen 107e eine elektrische Feldstärke entlang einer Oberfläche des Substrats 102, wodurch eine höhere Durchbruchspannung durch die Transistorvorrichtung erreicht werden kann.
  • 2A-2C veranschaulichen manche zusätzliche Ausführungsformen eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist.
  • Wie in Querschnittsansicht 200 von 2A dargestellt, weist der integrierte Chip ein Source-Gebiet 104 und ein Drain-Gebiet 108 auf, die in einem Substrat 102 angeordnet sind. Ein Drift-Gebiet 110 ist zwischen dem Source-Gebiet 104 und dem Drain-Gebiet 108 angeordnet. In manchen Ausführungsformen kann ein Wannengebiet 109 das Source-Gebiet 104, das Drain-Gebiet 108 und das Drift-Gebiet 110 umgeben. In manchen Ausführungsformen kann das Substrat 102 und das Wannengebiet 109 eine erste Dotierungsart (z.B. p) haben, während das Source-Gebiet 104, das Drain-Gebiet 108 und das Drift-Gebiet 110 eine zweite Dotierungsart (z.B. n) haben können. In manchen Ausführungsformen kann das Drift-Gebiet 110 die zweite Dotierungsart (z.B. n) haben, aber mit einer geringeren Dotierungskonzentration als das Source-Gebiet 104 und/oder das Drain-Gebiet 108.
  • Eine Gate-Elektrode 107 ist in dem Substrat 102 zwischen dem Source-Gebiet 104 und dem Drain-Gebiet 108 angeordnet. Die Gate-Elektrode 107 ist von dem Drain-Gebiet 108 durch das Drift-Gebiet 110 getrennt. Die Gate-Elektrode 107 weist ein Basisgebiet 107b und eine oder mehrere Gate-Erweiterungen 107e auf. Die eine oder mehreren Gate-Erweiterungen 107e erstrecken sich von dem Basisgebiet 107b entlang einer ersten Richtung 114 nach außen, bis direkt über dem Drift-Gebiet 110. Das Basisgebiet 107b ist von einem Gate-Dielektrikum 105 umgeben. Die eine oder mehreren Gate-Erweiterungen 107e sind von einer oder mehreren Isolationsstrukturen 112 umgeben, die in dem Drift-Gebiet 110 angeordnet sind. In manchen Ausführungsformen können sich die eine oder mehreren Gate-Erweiterungen 107e direkt über obere Oberflächen der einen oder mehreren Isolationsstrukturen 112 und das Gate-Dielektrikum 105 erstrecken. In manchen Ausführungsformen können die eine oder mehreren Gate-Erweiterungen 107e eine untere Oberfläche aufweisen, die sowohl mit einer oberen Oberfläche des Gate-Dielektrikums 105 als auch einer oberen Oberfläche der einen oder mehreren Isolationsstrukturen 112 in Kontakt ist.
  • In manchen Ausführungsformen kann die Gate-Elektrode 107 ein leitfähiges Material, wie ein Metall (z.B. Wolfram, Aluminium oder dergleichen), dotiertes Polysilizium oder dergleichen enthalten. In manchen Ausführungsformen können das Gate-Dielektrikum 105 und die eine oder mehreren Isolationsstrukturen 112 ein Oxid (z.B. Siliziumoxid), ein Nitrid (z.B. Siliziumnitrid) oder dergleichen enthalten.
  • In manchen Ausführungsformen kann das Basisgebiet 107b eine erste Dicke 204 aufweisen und die eine oder mehreren Gate-Erweiterungen 107e können eine zweite Dicke 206 aufweisen. In manchen Ausführungsformen kann die zweite Dicke 206 kleiner sein als die erste Dicke 204. Zum Beispiel kann in manchen Ausführungsformen die zweite Dicke 206 zwischen 50% und ungefähr 90% der ersten Dicke 204 sein. In manchen Ausführungsformen kann die erste Dicke 204 in einem Bereich zwischen ungefähr 900 Angström (Ä) und ungefähr 600 Ä, zwischen ungefähr 650 Ä und ungefähr 750 Ä oder andere ähnliche Werte sein. In anderen Ausführungsformen (nicht dargestellt) kann die zweite Dicke 206 ungefähr gleich der ersten Dicke 204 sein.
  • Mehrere leitfähige Interconnects 210-212 sind in einer Inter-Level-Dielektrikumstruktur (ILD-Struktur) 208 über dem Substrat 102 angeordnet. In manchen Ausführungsformen können die mehreren leitfähigen Interconnects 210-212 einen oder mehrere leitfähige Kontakte 210 aufweisen, die an Interconnect-Drähte 212 gekoppelt sind. In manchen Ausführungsformen sind der eine oder die mehreren leitfähigen Kontakte 210 elektrisch an das Source-Gebiet 104, das Drain-Gebiet 108 und die Gate-Elektrode 107 gekoppelt. In manchen Ausführungsformen können die mehreren leitfähigen Interconnects 210-212 eines oder mehrere von Kupfer, Wolfram, Aluminium oder dergleichen aufweisen. In manchen Ausführungsformen kann die ILD-Struktur 208 eines oder mehrere von Siliziumdioxid, dotiertem Siliziumdioxid (z.B. kohlenstoffdotiertem Siliziumdioxid), Siliziumoxynitrid, Borsilicatglas (BSG), Phosphorsilicatglas (PSG), Borphosphosilicatglas (BPSG), fluoriertem Silicatglas (FSG) oder dergleichen aufweisen.
  • 2B veranschaulicht eine Draufsicht 202 des integrierten Chips von 2A. Die Querschnittsansicht 200 von 2A verläuft entlang Querschnittslinie A-A' von 2B.
  • Wie in Draufsicht 202 von 2B dargestellt, ragen die eine oder mehreren Gate-Erweiterungen 107e von einer Seitenwand des Basisgebiets 107b entlang der ersten Richtung 114 nach außen, während sich das Basisgebiet 107b in einer zweiten Richtung 116 über die eine oder mehreren Gate-Erweiterungen 107e hinaus erstreckt. Benachbarte der einen oder mehreren Gate-Erweiterungen 107e sind entlang der zweiten Richtung 116 sowohl durch das Drift-Gebiet 110 als auch Teile von mindestens zwei der einen oder mehreren Isolationsstrukturen 112 getrennt.
  • In manchen Ausführungsformen erstrecken sich die eine oder mehreren Isolationsstrukturen 112 kontinuierlich entlang der ersten Richtung 114 von einem ersten Ende in Kontakt mit dem Gate-Dielektrikum 105 zu einem zweitem Emde in Kontakt mit dem Drain-Gebiet 108. In manchen Ausführungsformen sind die eine oder mehreren Gate-Erweiterungen 107e von dem Drain-Gebiet 108 durch die eine oder mehreren Isolationsstrukturen 112 getrennt. In solchen Ausführungsformen sind die eine oder mehreren Gate-Erweiterungen 107e von einem Ende der einen oder mehreren Isolationsstrukturen 112 durch eine Distanz d ungleich null getrennt. In verschiedenen Ausführungsformen kann die Distanz d ungleich null in einem Bereich von zwischen ungefähr 400 µm und ungefähr 1,000 µm, zwischen ungefähr 400 µm und ungefähr 750 µm, zwischen ungefähr 250 µm und ungefähr 500 µm oder anderen geeigneten Werten sein.
  • 2C veranschaulicht eine Querschnittsansicht 216 des integrierten Chips, die entlang Querschnittslinie B-B' von 2B verläuft.
  • Wie in der Querschnittsansicht 216 dargestellt, sind die eine oder die mehreren Isolationsstrukturen 112 in Gräben 218 angeordnet, die durch Innenflächen 102i des Substrats 102 gebildet sind. Die Gate-Erweiterungen 1070 sind in zusätzlichen Gräben 220 angeordnet, die durch Innenflächen 112i der einen oder mehreren Isolationsstrukturen 112 gebildet sind. Dies erlaubt, dass die eine oder mehreren Gate-Erweiterungen 107e voneinander durch das Drift-Gebiet 110 und die eine oder mehreren Isolationsstrukturen 112 entlang der zweiten Richtung 116 getrennt sind.
  • Wie in Querschnittsansicht 200 von 2A und Querschnittsansicht 216 von 2C dargestellt, ist ein Verarmungsgebiet 214 entlang eines p-n-Übergangs zwischen dem Drift-Gebiet 110 und dem Wannengebiet 109 und/oder dem Substrat 102 vorhanden. Das Verarmungsgebiet 214 bewirkt, dass sich ein elektrisches Feld entlang des p-n-Übergangs bildet. Das elektrische Feld nimmt während des Betriebs der Transistorvorrichtung aufgrund von Vorspannungen zu, die an das Source-Gebiet 104, das Drain-Gebiet 108 und/oder die Gate-Elektrode 107 angelegt werden. Die eine oder mehreren Gate-Erweiterungen 107e sind jedoch imstande, elektrische Felder zu erzeugen, die Ladungen entlang des p-n-Übergangs nach außen verteilen.
  • Zum Beispiel veranschaulicht 2D eine Querschnittsansicht 222 des integrierten Chips, entlang Querschnittslinie B-B' von 2B, während des Betriebs der Hochspannungstransistorvorrichtung.
  • Wie in Querschnittsansicht 222 von 2D dargestellt, kann während des Betriebs eine Vorspannung an die eine oder mehreren Gate-Erweiterungen 107e angelegt werden. Die Vorspannung bewirkt, dass die eine oder mehreren Gate-Erweiterungen 107e ein elektrisches Feld bilden, das sich in das Wannengebiet 109 und das Drift-Gebiet 110 erstreckt. Das elektrische Feld bewirkt, dass Ladungen, 224 und 226, mit entgegengesetzten Polaritäten sich in dem Wannengebiet 109 und in dem Drift-Gebiet 110 aufgrund der Dotierungsarten des Wannengebiets 109 und des Drift-Gebiets 110 ansammeln. Zum Beispiel können sich in manchen Ausführungsformen negative Ladungen 224 in dem Wannengebiet 109 ansammeln und positive Ladungen 226 können sich in dem Drift-Gebiet 110 ansammeln. Die eine oder mehreren Gate-Erweiterungen 107e können die Ladungen, 224 und 226 entlang der zweiten Richtung 116 und über äußerste der einen oder mehreren Gate-Erweiterungen 107e hinaus nach außen verteilen. Ein Verteilen der Ladungen, 224 und 226 nach außen, kann eine Breite des Verarmungsgebiets 214 entlang der zweiten Richtung 116 vergrößern und Spitzen des elektrischen Felds entlang einer Oberfläche des Substrats 102 mildern (z.B. sodass ein oberflächliches elektrisches Feld über dem p-n-Übergang kleiner ist als ein kritisches elektrisches Feld, das einer Durchbruchspannung der Vorrichtung entspricht). Durch Verringern von Spitzen in dem elektrischen Feld entlang der Oberfläche des Substrats 102 wird eine Durchbruchspannung der Hochspannungstransistorvorrichtung erhöht.
  • 3 veranschaulicht eine Querschnittsansicht mancher zusätzlicher Ausführungsformen eines integrierten Chips 300 mit einer Hochspannungstransistorvorrichtung, die eine vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist.
  • Der integrierte Chip 300 weist eine Gate-Elektrode 107 auf, die unter einer oberen Oberfläche eines Substrats 102 vertieft ist. Die Gate-Elektrode 107 ist von dem Substrat 102 durch ein Gate-Dielektrikum 105 und durch eine oder mehrere Isolationsstrukturen 112 getrennt. Die Gate-Elektrode 107 weist ein Basisgebiet 107b auf, das über dem Gate-Dielektrikum 105 angeordnet ist, und eine oder mehrere Gate-Erweiterungen 107e, die von dem Basisgebiet 107b nach außen bis über die eine oder mehrere Isolationsstrukturen 112 ragen. Das Gate-Dielektrikum 105 erstreckt sich entlang Seitenwänden und einer unteren Oberfläche des Basisgebiets 107b. Die eine oder mehreren Isolationsstrukturen 112 erstrecken sich entlang Seitenwänden und einer unteren Oberfläche der einen oder mehreren Gate-Erweiterungen 107e.
  • In manchen Ausführungsformen können die eine oder mehreren Isolationsstrukturen 112 eine andere Dicke (z.B. eine größere Dicke) entlang Böden der einen oder mehreren Gate-Erweiterungen 107e haben als entlang Seitenwänden der einen oder mehreren Gate-Erweiterungen 107e. In manchen Ausführungsformen können sich die eine oder mehreren Isolationsstrukturen 112 vertikal von Böden der einen oder mehreren Gate-Erweiterungen 107e bis zu unter eine unterste Oberfläche des Gate-Dielektrikums 105 erstrecken. In manchen zusätzlichen Ausführungsformen können sich die eine oder mehreren Isolationsstrukturen 112 vertikal von einer horizontalen Ebene, die sich entlang einer Oberseite des Gate-Dielektrikums 105 erstreckt, bis zu unter der untersten Oberfläche des Gate-Dielektrikums 105 erstrecken.
  • In manchen Ausführungsformen kann sich das Gate-Dielektrikum 105 seitlich direkt über Teile, aber nicht alle, der einen oder mehreren Isolationsstrukturen 112 erstrecken. In manchen solchen Ausführungsformen kann das Gate-Dielektrikum 105 eine obere Oberfläche und eine Innenseitenwand der einen oder mehreren Isolationsstrukturen 112 auskleiden. In manchen zusätzlichen Ausführungsformen kann sich das Gate-Dielektrikum 105 zu einer Distanz ungleich null 302 unter der oberen Oberfläche der einen oder mehreren Isolationsstrukturen 112 erstrecken. In solchen Ausführungsformen kann das Gate-Dielektrikum 105 auch eine äußerste Seitenwand der einen oder mehreren Isolationsstrukturen 112 auskleiden.
  • In manchen Ausführungsformen kann das Gate-Dielektrikum 105 einen Vorsprung 304 umfassen, der sich von einer oberen Oberfläche des Gate-Dielektrikums 105 zwischen dem Basisgebiet 107b und der einen oder mehreren Gate-Erweiterungen 107e nach außen erstreckt. In manchen Ausführungsformen erstreckt sich der Fortsatz 304 bis über eine untere Oberfläche der einen oder mehreren Gate-Erweiterungen 107e. In manchen Ausführungsformen kann der Fortsatz 304 sich verjüngende Seitenwände haben, die bewirken, dass eine Breite des Fortsatzes 304 abnimmt, wenn eine Höhe über der oberen Oberfläche zunimmt. Der Fortsatz 304 kann ein Ergebnis eines Ätzprozesses sein, der zum Bilden der einen oder mehreren Gate-Erweiterungen 107e verwendet wird. Zum Beispiel kann das Gate-Dielektrikum 105 während der Fertigung entlang einer winkeligen Seitenwand der einen oder mehreren Isolationsstrukturen 112 gebildet werden. Die eine oder mehreren Isolationsstrukturen 112 können anschließend geätzt werden, um Gate-Erweiterungsgräben zu bilden, die sich von innerhalb der einen oder den mehreren Isolationsstrukturen 112 zu der winkeligen Seitenwand erstrecken. Überätzen des Gate-Dielektrikums 105 bewirkt, dass das Gate-Dielektrikum 105 unter einer Oberseite der winkeligen Seitenwand vertieft wird, was zu dem Fortsatz 305 führt. In anderen Ausführungsformen (nicht dargestellt) kann der Ätzprozess das Gate-Dielektrikum 105 über die winkelige Seitenwand hinaus ätzen, sodass das Gate-Dielektrikum 105 der winkeligen Seitenwand vollständig entfernt ist und das resultierende Gate-Dielektrikum 105 eine äußere Seitenwand hat, die von einer Seitenwand der Isolationsstrukturen 112 durch eine Distanz ungleich null getrennt ist, die über einer oberen Oberfläche der einen oder mehreren Isolationsstrukturen 112 liegt.
  • In manchen Ausführungsformen sind eine oder mehrere dielektrische Strukturen 306 über gegenüberliegenden Außenkanten der Gate-Elektrode 107 angeordnet. In manchen Ausführungsformen erstrecken sich die eine oder mehreren dielektrischen Strukturen 306 kontinuierlich von einer ersten Außenkante, die direkt über dem Basisgebiet 107b liegt, zu einer zweiten Außenkante, die direkt über einem Source-Gebiet 104 liegt. In manchen Ausführungsformen erstrecken sich die eine oder mehreren dielektrischen Strukturen 306 kontinuierlich von einer dritten Außenkante, die direkt über der einen oder den mehreren Gate-Erweiterungen 107e der Gate-Elektrode 107 liegt, zu einer vierten Außenkante, die direkt über einem Drain-Gebiet 108 liegt. In manchen Ausführungsformen können sich die eine oder mehreren dielektrischen Strukturen 306 über eine Distanz ungleich null 310 über gegenüberliegende Kanten der Gate-Elektrode 107 erstrecken. In manchen Ausführungsformen kann die Distanz ungleich null 310 in einem Bereich von zwischen ungefähr 200 Ä und ungefähr 600 Ä, zwischen ungefähr 350 Ä und ungefähr 500 Ä oder anderen geeigneten Werten sein. In manchen Ausführungsformen können die eine oder mehreren dielektrischen Strukturen 306 ein oder mehrere dielektrische Materialien enthalten, wie ein Oxid, ein Nitrid oder dergleichen.
  • Ein Silicid 308 ist entlang oberen Oberflächen des Source-Gebiets 104, des Drain-Gebiets 108 und der Gate-Elektrode 107 angeordnet. Das Silicid 308 ist konfiguriert, eine Verbindung geringen Widerstands mit leitfähigen Interconnects 210-212 bereitzustellen. In verschiedenen Ausführungsformen kann das Silicid 308 ein Nickelsilicid, ein Titansilicid oder dergleichen enthalten. In manchen Ausführungsformen sind Außenkanten des Silicids 308 seitlich von Außenkanten des Source-Gebiets 104, des Drain-Gebiets 108 und der Gate-Elektrode 107 getrennt, sodass Teile des Source-Gebiets 104, des Drain-Gebiets 108 und der Gate-Elektrode 107, die direkt unter der einen oder den mehreren dielektrischen Strukturen 306 liegen, frei von dem Silicid 308 sein können.
  • Eine Kontaktätzstoppschicht (CESL) 312 trennt das Substrat 102 und die eine oder mehreren dielektrischen Strukturen 306 vertikal von einer ersten Inter-Level-Dielektrikumschicht (ILD-Schicht) 208a. In manchen Ausführungsformen erstrecken sich die CESL 312 und/oder die erste ILD-Schicht 208a von direkt über der einen oder den mehreren dielektrischen Strukturen 306 zu entlang Seitenwänden der einen oder mehreren dielektrischen Strukturen 306. Eine zweite ILD-Schicht 208b ist auf der ersten ILD-Schicht 208a angeordnet.
  • 4 veranschaulicht eine Draufsicht mancher zusätzlicher Ausführungsformen eines integrierten Chips 400 mit einer Hochspannungstransistorvorrichtung, die eine Gate-Elektrode mit Gate-Erweiterungen aufweist.
  • Der integrierte Chip 400 weist eine Gate-Elektrode 107 mit einem Basisgebiet 107b und einer oder mehreren Gate-Erweiterungen 107e auf. Die eine oder mehreren Gate-Erweiterungen 107e ragen von dem Basisgebiet 107b entlang einer ersten Richtung 114 bis zu innerhalb einer oder mehreren Isolationsstrukturen 112 vor. Die eine oder mehreren Gate-Erweiterungen 107e sind entlang einer zweiten Richtung 116, die senkrecht zu der ersten Richtung 114 ist, voneinander getrennt.
  • In manchen Ausführungsformen können die eine oder mehreren Isolationsstrukturen 112 entlang der zweiten Richtung 116 bei einer Teilung 402 angeordnet sein, während die am nächsten liegenden der einen oder mehreren Gate-Erweiterungen 107e durch eine Distanz 404 getrennt sind, die größer als die Teilung 402 ist. In solchen Ausführungsformen sind die am nächsten liegenden der einen oder mehreren Gate-Erweiterungen 107e durch eine Isolationsstruktur getrennt, die keine Gate-Erweiterung beinhaltet. Zum Beispiel können in manchen Ausführungsformen die eine oder mehreren Gate-Erweiterungen 107e eine erste Gate-Erweiterung 107e, und eine zweite Gate-Erweiterung 107e2, die eine am nächsten liegende Gate-Erweiterung zu der ersten Gate-Erweiterung 107e, ist, aufweisen. Die erste Gate-Erweiterung 107e, ist in einer ersten Isolationsstruktur 112a angeordnet und die zweite Gate-Erweiterung 107e, ist in einer zweiten Isolationsstruktur 112b angeordnet. Eine dritte Isolationsstruktur 112c, die eine Gate-Erweiterung nicht umgibt, trennt die erste Gate-Erweiterung 107e, von der zweiten Gate-Erweiterung 107e2.
  • 5A-5B veranschaulichen manchen zusätzlichen Ausführungsformen eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist.
  • Wie in Querschnittsansicht 500 von 5A (entlang Querschnittslinie A-A' von 5B) dargestellt, weist der integrierte Chip eine Gate-Elektrode 107 auf, die über einem Substrat 102 angeordnet ist. Die Gate-Elektrode 107 weist ein Basisgebiet 107b und eine oder mehrere Gate-Erweiterungen 107e auf, die von dem Basisgebiet 107b bis zu über einer oder mehreren Isolationsstrukturen 112 nach außen vorragen. Ein Gate-Dielektrikum 105 erstreckt sich kontinuierlich entlang Seitenwänden und einer unteren Oberfläche des Basisgebiets 107b und der einen oder den mehreren Gate-Erweiterungen 107e. Das Gate-Dielektrikum 105 trennt die eine oder mehreren Gate-Erweiterungen 107e vertikal und seitlich von der einen oder den mehreren Isolationsstrukturen 112.
  • Wie in Draufsicht 502 von 5B dargestellt, erstreckt sich das Gate-Dielektrikum 105 um einen Außenumfang der Gate-Elektrode 107 in einer geschlossenen und ununterbrochenen Schleife. Da das Gate-Dielektrikum 105 sowohl das Basisgebiet 107b wie auch die eine oder mehreren Gate-Erweiterungen 107e umgibt, können ein oder mehrere Bearbeitungsschritte (z.B. ein oder mehrere Lithografie- und/oder Ätzprozesse) in einem Fertigungsprozess zur Bildung der Transistorvorrichtung eliminiert werden. Durch Eliminieren eines oder mehrerer Bearbeitungsschritte von einem Fertigungsprozess, der zur Bildung der Transistorvorrichtung verwendet wird, können Kosten zur Bildung des integrierten Chips verringert werden.
  • 6A-6B veranschaulichen manche zusätzlichen Ausführungsformen eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine Gate-Elektrode mit Gate-Erweiterungen aufweist.
  • Wie in Querschnittsansicht 600 von 6A (entlang Querschnittslinie A-A' von 6B) dargestellt, weist der integrierte Chip eine Gate-Elektrode 107 mit einem Basisgebiet 107b und einer oder mehreren Gate-Erweiterungen 107e auf. Ein Gate-Dielektrikum 105 erstreckt sich entlang Seitenwänden und einer unteren Oberfläche des Basisgebiets 107b. Das Basisgebiet 107b ragt von einer oberen Oberfläche 102u des Substrats 102 nach außen. Die eine oder mehreren Gate-Erweiterungen 107e ragen von einer Seitenwand des Basisgebiets 107b, das über der oberen Oberfläche 102u des Substrats 102 liegt, bis zu direkt über einer oder mehrerer Isolationsstrukturen 112 nach außen.
  • Wie in Draufsicht 602 von 6B (entlang Linie B-B' von 6A) dargestellt, erstreckt sich das Gate-Dielektrikum 105 um einen Außenumfang des Basisgebiets 107b in einer geschlossenen und ununterbrochenen Schleife. Da die eine oder mehreren Gate-Erweiterungen 107e von einer Seitenwand des Basisgebiets 107b nach außen ragen, das über der oberen Oberfläche 102u des Substrats 102 liegt, können eine oder mehrere Bearbeitungsschritte (z.B. ein oder mehrerer Lithografie- und/oder Ätzprozesse) von einem Fertigungsprozess eliminiert werden, der zur Bildung der Transistorvorrichtung verwendet wird. Durch Eliminieren eines oder mehrerer Bearbeitungsschritte von einem Fertigungsprozess, der zur Bildung der Transistorvorrichtung verwendet wird, können Kosten zum Bilden des integrierten Chips verringert werden.
  • 7 veranschaulicht eine Querschnittsansicht mancher Ausführungsformen eines integrierten Chips 700 mit einem Hochspannungstransistorvorrichtungsgebiet und einem peripheren Logikgebiet.
  • Das Hochspannungstransistorvorrichtungsgebiet 702 weist eine Hochspannungstransistorvorrichtung auf, die eine Gate-Elektrode 107 aufweist, die zwischen einem Source-Gebiet 104 und einem Drain-Gebiet 108 angeordnet ist. Die Gate-Elektrode 107 hat ein Basisgebiet 107b und eine oder mehrere Gate-Erweiterungen 107e, die sich von dem Basisgebiet 107b nach außen erstrecken.
  • Eine oder mehrere dielektrische Strukturen 306 sind über gegenüberliegenden Kanten der Gate-Elektrode 107 angeordnet. Die eine oder mehreren dielektrischen Strukturen 306 weisen jeweils ein erstes dielektrisches Material 706 und ein zweites dielektrisches Material 708 über dem ersten dielektrischen Material 706 auf. In manchen Ausführungsformen kann sich ein drittes dielektrisches Material 710 entlang äußersten Seitenwänden des ersten dielektrischen Materials 706 und des zweiten dielektrischen Materials 708 erstrecken. In manchen Ausführungsformen können das erste dielektrische Material 706 und das zweite dielektrische Material 708 verschiedenen dielektrische Materialien aufweisen, während das dritte dielektrische Material 710 ein selbes dielektrisches Material wie das erste dielektrische Material 706 oder das zweite dielektrische Material 708 sein kann. In verschiedenen Ausführungsformen können das erste dielektrische Material 706, das zweite dielektrische Material 708 und das dritte dielektrische Material 710 eines oder mehrere von einem Oxid (z.B. Siliziumdioxid), einem Nitrid (z.B. Siliziumnitrid), einem Carbid (z.B. Siliziumcarbid) oder dergleichen enthalten.
  • Das periphere Logikgebiet 704 weist eine oder mehrere zusätzliche Transistorvorrichtungen auf. Die eine oder mehreren zusätzlichen Transistorvorrichtungen weisen eine Gate-Struktur 712 auf, die zwischen einem Source-Gebiet 714 und einem Drain-Gebiet 716 angeordnet ist und die seitlich von einem oder mehreren Seitenwandabstandhaltern 728 umgeben ist. Die Gate-Struktur 712 weist eine Gate-Dielektrikumstruktur 717 auf, die eine Gate-Elektrode 722 von dem Substrat 102 trennt. Eine oder mehrere darüber liegende dielektrische Schichten 724-726 können über der Gate-Elektrode 722 angeordnet sein. In manchen Ausführungsformen kann die Gate-Dielektrikumstruktur 717 ein erstes Gate-Dielektrikummaterial 718 und ein zweites Gate-Dielektrikummaterial 720 über dem ersten Gate-Dielektrikummaterial 718 aufweisen. In manchen Ausführungsformen kann das erste Gate-Dielektrikummaterial 718 ein selbes Material wie das erste dielektrische Material 706 sein, das zweite Gate-Dielektrikummaterial 720 kann ein selbes Material wie das zweite dielektrische Material 708 sein und der eine oder die mehreren Seitenwandabstandhalter 728 können ein selbes Material wie das dritte dielektrische Material 710 sein. In manchen Ausführungsformen kann das erste Gate-Dielektrikummaterial 718 eine im Wesentlichen selbe Dicke wie das erste dielektrische Material 706 haben und das zweite Gate-Dielektrikummaterial 720 kann eine im Wesentlichen selbe Dicke wie das zweite dielektrische Material 708 haben.
  • 8 veranschaulicht eine Draufsicht mancher zusätzlicher Ausführungsformen eines integrierten Chips 800 mit einer Hochspannungstransistorvorrichtung, die eine vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist.
  • Der integrierte Chip 800 weist ein Drain-Gebiet 108 auf, das an gegenüberliegenden Seiten von Source-Gebieten 104a-104b umgeben ist. Gate-Strukturen 106a-106b sind auch entlang gegenüberliegenden Seiten des Drain-Gebiets 108 angeordnet und trennen das Drain-Gebiet 108 von den Source-Gebieten 104a-104b. Die Gate-Strukturen 106a-106b weisen jeweils ein Basisgebiet 107b und eine oder mehrere Gate-Erweiterungen 107e auf, die sich von dem Basisgebiet 107b nach außen zu dem Drain-Gebiet 108 erstrecken. In manchen Ausführungsformen können Körpergebiete 802a-802b von den Gate-Strukturen 106a-106b durch die Source-Gebiete 104a-104b getrennt sein.
  • In manchen Ausführungsformen sind die Source-Gebiete 104a-104b elektrisch aneinandergekoppelt und die Gate-Strukturen 106a-106b sind elektrisch aneinandergekoppelt. In manchen zusätzlichen Ausführungsformen sind die Gate-Strukturen 106a-106b, die Source-Gebiete 104a-104b und die Körpergebiete 802a-802b im Wesentlichen um eine Linie 804 symmetrisch, die das Drain-Gebiet 108 zweiteilt.
  • Während des Betriebs sind Ladungen in dem Drift-Gebiet 110 und Ladungen in den Gate-Erweiterungselektroden 107 sowohl durch das Gate-Dielektrikum 105 als auch das eine oder die mehreren STI-Gebiete 112 getrennt. Da die Gate-Elektrodenerweiterungen 107e die Ladungen in dem Drift-Gebiet 110 seitlich nach außen verteilen, erhöhen die Gate-Elektrodenerweiterungen 107e eine Kapazität zwischen dem Drift-Gebiet 110 und den Gate-Elektroden 107.
  • 9A-9B veranschaulichen manche zusätzliche Ausführungsformen eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist.
  • Wie in Querschnittsansicht 900 von 9A dargestellt, ist eine Gate-Elektrode 107 in einem Substrat 102 zwischen einem Source-Gebiet 104 und einem Drain-Gebiet 108 angeordnet. Die Gate-Elektrode 107 weist ein Basisgebiet 107b auf, das von einem Gate-Dielektrikum 105 und einer oder mehreren Gate-Erweiterungen 107e umgeben ist, die von einer oder mehreren Isolationsstrukturen 112 umgeben sind. In manchen Ausführungsformen erstreckt sich die Gate-Elektrode 107 in das Substrat 102 zu einer ersten Tiefe 902. In manchen Ausführungsformen kann die erste Tiefe 902 in einem Bereich von zwischen ungefähr 200 Ä und ungefähr 800 Ä, zwischen ungefähr 500 Ä und ungefähr 700 Ä oder anderen geeigneten Werten sein. In manchen Ausführungsformen kann das Gate-Dielektrikum 105 eine Dicke 904 aufweisen, die in einem Bereich von zwischen ungefähr 700 Ä und ungefähr 1,000 Ä, zwischen ungefähr 800 Ä und ungefähr 900 Ä oder anderen geeigneten Werten ist.
  • In manchen Ausführungsformen sind das Source-Gebiet 104 und das Drain-Gebiet 108 seitlich von einer oder mehreren zusätzlichen Isolationsstrukturen 906 umgeben. Die eine oder mehreren zusätzlichen Isolationsstrukturen 906 sind von der einen oder den mehreren Isolationsstrukturen 112 durch das Source-Gebiet 104 und das Drain-Gebiet 108 getrennt. In manchen Ausführungsformen erstrecken sich die eine oder mehreren Isolationsstrukturen 112 in das Substrat 102 zu einer zweiten Tiefe 908, die im Wesentlichen dieselbe ist wie die eine oder mehreren zusätzlichen Isolationsstrukturen 906. In manchen Ausführungsformen kann die zweite Tiefe 908 in einem Bereich von zwischen ungefähr 2,000 Ä und ungefähr 3,000 Ä, zwischen ungefähr 2,000 Å und ungefähr 2,500 Å oder anderen geeigneten Werten sein. Wie in Draufsicht 910 von 9B dargestellt, können in manchen Ausführungsformen die eine oder mehreren zusätzlichen Isolationsstrukturen 906 um die Transistorvorrichtung in einer geschlossenen Schleife geschlungen sein.
  • 10A-24 veranschaulichen manche Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist. Obwohl 10A-24 in Bezug auf ein Verfahren beschrieben sind, ist offensichtlich, dass die Strukturen, die in 10A-24 offenbart sind, nicht auf ein solches Verfahren beschränkt sind, sondern stattdessen als eigenständige Strukturen, unabhängig von dem Verfahren, stehen können.
  • Wie in Querschnittsansicht 1000 von 10A dargestellt, wird ein Substrat 102 strukturiert, um einen Isolationsgraben oder mehrere Isolationsgräben 1002 zu bilden. In verschiedenen Ausführungsformen kann das Substrat 102 jede Art von Halbleiterkörper (z.B. Silizium, SiGe, SOI usw.) sein, wie ein Halbleiterwafer und/oder eine oder mehrere Dies auf einem Wafer, wie auch jede andere Art von Halbleiter und/oder epitaktischen Schichten, die damit verbunden sind. Der eine Isolationsgraben oder die mehreren Isolationsgräben 1002 sind durch Seitenwände und eine sich horizontal erstreckende Oberfläche des Substrats 102 gebildet. Wie in Draufsicht 1012 von 10B dargestellt, weisen in manchen Ausführungsformen der eine Isolationsgraben oder die mehreren Isolationsgräben 1002 rechteckig geformte Gräben auf, die sich parallel zueinander entlang einer ersten Richtung 114 erstrecken und die voneinander entlang einer zweiten Richtung 116 getrennt sind, die senkrecht zu der ersten Richtung 114 ist.
  • In manchen Ausführungsformen können der eine Isolationsgraben oder die mehreren Isolationsgräben 1002 durch selektives Aussetzen des Substrats 102 einem ersten Ätzmittel 1004 gemäß einer ersten Maskierungsschicht 1006 gebildet werden. In manchen Ausführungsformen kann die erste Maskierungsschicht 1006 eine Hartmaske aufweisen, die eine erste Hartmaskenschicht 1008 und eine zweite Hartmaskenschicht 1010 über der ersten Hartmaskenschicht 1008 aufweist. In manchen Ausführungsformen weist die erste Hartmaskenschicht 1008 ein erstes dielektrisches Material (z.B. ein Oxid, ein Nitrid oder dergleichen) auf und die zweite Hartmaskenschicht 1010 weist ein zweites dielektrisches Material (z.B. ein Oxid, ein Nitrid oder dergleichen) auf, das sich von dem ersten dielektrischen Material unterscheidet. In manchen Ausführungsformen kann das erste Ätzmittel 1004 ein Trockenätzmittel enthalten. Zum Beispiel kann in manchen Ausführungsformen das erste Ätzmittel 1004 ein Sauerstoffplasma-Ätzmittel enthalten.
  • Wie in Querschnittsansicht 1100 von 11A dargestellt, werden Isolationsstrukturen 112 in dem einen Isolationsgraben oder den mehreren Isolationsgräben 1002 gebildet. Wie in der Draufsicht 1102 von 11B dargestellt, sind die eine oder mehreren Isolationsstrukturen 112 entlang der zweiten Richtung 116 voneinander getrennt. In manchen Ausführungsformen können die eine oder mehreren Isolationsstrukturen 112 durch Bilden eines oder mehrerer dielektrischer Materialien in dem einen Isolationsgraben oder den mehreren Isolationsgräben 1002 gebildet werden. In manchen Ausführungsformen können das eine oder die mehreren dielektrischen Materialien ein Oxid, ein Nitrid oder dergleichen enthalten. In manchen Ausführungsformen können das eine oder die mehreren dielektrischen Materialien durch einen Abscheidungsprozess (z.B. eine chemischen Dampfphasenabscheidungsprozess (CVD-Prozess), einen plasmaverstärkten CVD-Prozess oder dergleichen) gebildet werden. In manchen Ausführungsformen können das eine oder die mehreren dielektrischen Materialien in dem einen Isolationsgraben oder den mehreren Isolationsgräben 1002 vor Entfernung der gesamten ersten Maskierungsschicht (1006 von 10A) gebildet werden. Ein Planarisierungsprozess (z.B. ein chemisch-mechanischer Planarisierungsprozess) kann anschließend durchgeführt werden, um überschüssiges dielektrisches Material von seitlich außerhalb der einen oder mehreren Isolationsgräben 1002 zu entfernen. In manchen Ausführungsformen können die eine oder mehreren Isolationsstrukturen 112 gleichzeitig mit der Bildung zusätzlicher Isolationsstrukturen (nicht dargestellt) gebildet werden, die eine Isolation zwischen benachbarten Transistorvorrichtungen bereitstellen (z.B. wie in 9A-9B dargestellt).
  • Wie in Querschnittsansicht 1200 von 12A dargestellt, wird eine Gate-Basisvertiefung 1202 in dem Substrat 102 gebildet. In manchen Ausführungsformen kann sich die Gate-Basisvertiefung 1202 auch in die eine oder mehreren Isolationsstrukturen 112 erstrecken. In manchen Ausführungsformen erstreckt sich die Gate-Basisvertiefung 1202 in das Substrat 102 zu einer ersten Tiefe 1208, die geringer ist als eine zweite Tiefe 1210 der einen oder mehreren Isolationsstrukturen 112. Die Gate-Basisvertiefung 1202 wird durch eine Seitenwand oder mehrere Seitenwände 1202s1 und eine sich horizontal erstreckende Oberfläche 1202h1 , des Substrats 102 gebildet. In manchen Ausführungsformen kann die Gate-Basisvertiefung 1202 weiter durch eine Seitenwand oder mehrere Seitenwände 1202s2 , und eine sich horizontal erstreckende Oberfläche 1202h2, der einen oder mehreren Isolationsstrukturen 112 gebildet sein. Wie in Draufsicht 1212 von 12B dargestellt, erstreckt sich die Gate-Basisvertiefung 1202 kontinuierlich in der zweiten Richtung 116 über gegenüberliegende Seitenwände der einen oder mehreren Isolationsstrukturen 112 hinaus.
  • In manchen Ausführungsformen kann die Gate-Basisvertiefung 1202 durch selektives Aussetzen des Substrats 102 einem zweiten Ätzmittel 1204 gemäß einer zweiten Maskierungsschicht 1206 gebildet werden. In verschiedenen Ausführungsformen kann die zweite Maskierungsschicht 1206 eine Hartmaskenschicht, ein lichtempfindliches Material (z.B. Fotolack) oder dergleichen aufweisen. In manchen Ausführungsformen kann das zweite Ätzmittel 1204 ein Trockenätzmittel enthalten. Zum Beispiel kann in manchen Ausführungsformen das zweite Ätzmittel 1204 ein Sauerstoffplasma-Ätzmittel enthalten.
  • Wie in Querschnittsansicht 1300 von 13A und Draufsicht 1306 von 13B dargestellt, sind ein Wannengebiet 109 und ein Drift-Gebiet 110 in dem Substrat 102 gebildet. Das Drift-Gebiet 110 umgibt seitlich die eine oder mehreren Isolationsstrukturen 112 und erstreckt sich vertikal bis unterhalb der einen oder mehreren Isolationsstrukturen 112. Das Wannengebiet 109 liegt vertikal und/oder seitlich an dem Drift-Gebiet 110 an. In manchen Ausführungsformen kann das Wannengebiet 109 durch Implantieren einer ersten Dotierstoffart in das Substrat 102 gebildet werden und das Drift-Gebiet 110 kann durch anschließendes Implantieren einer zweiten Dotierstoffart 1302 in das Substrat 102 gemäß einer dritten Maskierungsschicht 1304 gebildet werden. In verschiedenen Ausführungsformen kann die erste Dotierstoffart eine erste Dotierungsart aufweisen (z.B. gebildet durch p-Dotierstoffe wie Bor, Aluminium oder dergleichen) und die zweite Dotierstoffart 1302 kann eine zweite Dotierungsart aufweisen (z.B. gebildet durch n-Dotierstoffe wie Phosphor, Arsen oder dergleichen). In manchen Ausführungsformen kann die dritte Maskierungsschicht 1304 ein lichtempfindliches Material (z.B. einen Fotolack) aufweisen. In manchen alternativen Ausführungsformen können das Wannengebiet 109 und/oder das Drift-Gebiet 110 vor Bilden der einen oder mehreren Isolationsstrukturen 112 gebildet werden.
  • Wie in Querschnittsansicht 1400 von 14A und Draufsicht 1402 von 14B dargestellt, wird ein Gate-Dielektrikum 105 über dem Substrat 102 gebildet. In manchen Ausführungsformen wird das Gate-Dielektrikum 105 in der Gate-Basisvertiefung 1202 und über dem Substrat 102 und der einen oder den mehreren Isolationsstrukturen 112 gebildet. In manchen Ausführungsformen kann das Gate-Dielektrikum 105 ein Oxid, ein Nitrid oder dergleichen enthalten. In manchen Ausführungsformen kann das Gate-Dielektrikum 105 durch einen Abscheidungsprozess (z.B. einen CVD-Prozess, einen PE-CVD-Prozess oder dergleichen) gebildet werden.
  • Wie in Querschnittsansicht 1500 von 15A dargestellt, sind ein Gate-Erweiterungsgraben oder mehrere Gate-Erweiterungsgräben 1502 in der einen oder den mehreren Isolationsstrukturen 112 gebildet. Der eine Gate-Erweiterungsgraben oder die mehreren Gate-Erweiterungsgräben 1502 erstrecken sich in die eine oder mehreren Isolationsstrukturen 112 zu einer dritten Tiefe 1504, die kleiner als die zweite Tiefe 1210 ist. In manchen Ausführungsformen kann die dritte Tiefe 1504 auch kleiner als die erste Tiefe 1208 der Gate-Basisvertiefung 1202 sein. In manchen Ausführungsformen erstrecken sich die eine oder mehreren Isolationsstrukturen 112 eine Distanz d über den einen Gate-Erweiterungsgraben oder die mehreren Gate-Erweiterungsgräben 1502 hinaus, sodass der eine Gate-Erweiterungsgraben oder die mehreren Gate-Erweiterungsgräben 1502 durch Seitenwände und sich horizontal erstreckende Oberflächen der einen oder mehreren Isolationsstrukturen 112 gebildet werden. 15B veranschaulicht eine Draufsicht 1510 der Querschnittsansicht 1500 von 15A. Wie in Draufsicht 1510 dargestellt, erstrecken sich der eine Gate-Erweiterungsgraben oder die mehreren Gate-Erweiterungsgräben 1502 von verschiedenen Positionen der Gate-Basisvertiefung 1202 nach außen.
  • In manchen Ausführungsformen können der eine Gate-Erweiterungsgraben oder die mehreren Gate-Erweiterungsgräben 1502 durch selektives Aussetzen des Gate-Dielektrikums 105 und der einen oder mehreren Isolationsstrukturen 112 einem dritten Ätzmittel 1506 gemäß einer vierten Maskierungsschicht 1508 gebildet werden. In verschiedenen Ausführungsformen kann die vierte Maskierungsschicht 1508 eine Hartmaskenschicht, ein lichtempfindliches Material (z.B. Fotolack) oder dergleichen aufweisen. In manchen Ausführungsformen kann das dritte Ätzmittel 1506 ein Trockenätzmittel enthalten. In manchen alternativen Ausführungsformen (nicht dargestellt) können die Gate-Erweiterungsgräben 1502 gleichzeitig mit der Gate-Basisvertiefung 1202 gebildet werden. In manchen solchen Ausführungsformen kann ein Ätzmittel (z.B. ein Trockenätzmittel, das CF4 enthält) mit einer relativ niedrigen Ätzselektivität zwischen Silizium und Siliziumoxid verwendet werden. 15C veranschaulicht eine dreidimensionale Ansicht 1512 der Querschnittsansicht von 15A und der Draufsicht 1510 von 15B nach Entfernung der vierten Maskierungsschicht 1508.
  • Wie in Querschnittsansicht 1600 von 16A und Draufsicht 1604 von 16B dargestellt, wird ein Gate-Material 1602 in der Gate-Basisvertiefung 1202 und in dem einen Gate-Erweiterungsgraben oder den mehreren Gate-Erweiterungsgräben 1502 gebildet. In manchen Ausführungsformen kann das Gate-Material 1602 gebildet werden, um sich von innerhalb der Gate-Basisvertiefung 1202 und dem einen Gate-Erweiterungsgraben oder den mehreren Gate-Erweiterungsgräben 1502 bis zu direkt über einer oberen Oberfläche des Substrats 102 zu erstrecken. In manchen Ausführungsformen kann das Gate-Material 1602 Polysilizium, ein Metall oder dergleichen enthalten. In manchen Ausführungsformen kann das Gate-Material 1602 durch einen Abscheidungsprozess (z.B. einen CVD-Prozess, einen PE-CVD-Prozess oder dergleichen) und/oder einen Plattierungsprozess (z.B. einen Elektroplattierungsprozess, einen stromlosen Plattierungsprozess oder dergleichen) gebildet werden.
  • Wie in Querschnittsansicht 1700 von 17A dargestellt, wird ein Planarisierungsprozess entlang Linie 1702 durchgeführt, um eine Gate-Elektrode 107 durch Entfernen von überschüssigem Gate-Material (1602 von 16) und des Gate-Dielektrikums 105 von über dem Substrat 102 zu bilden. Wie in Draufsicht 1704 von 17B dargestellt, weist die Gate-Elektrode 107 ein Basisgebiet 107b und eine oder mehrere Gate-Erweiterungen 107e auf, die seitlich von einer Seitenwand der Gate-Elektrode 107, die das Basisgebiet 107b bildet, bis zu direkt über der einen oder den mehreren Isolationsstrukturen 112 nach außen ragen. In manchen Ausführungsformen kann der Planarisierungsprozess einen chemisch-mechanischen Planarisierungsprozess (CMP-Prozess) aufweisen.
  • Wie in Querschnittsansicht 1800 von 18 dargestellt, wird ein Gate-Stapel 1802 über dem Substrat 102 gebildet. Der Gate-Stapel 1802 erstreckt sich über gegenüberliegende Seiten der Gate-Elektrode 107 hinaus. In manchen Ausführungsformen kann der Gate-Stapel 1802 ein erstes dielektrisches Material 706, ein zweites dielektrisches Material 708 über dem ersten dielektrischen Material 706, ein Gate-Elektrodenmaterial 1804 über dem zweiten dielektrischen Material 708, ein drittes dielektrisches Material 1806 über dem Gate-Elektrodenmaterial 1804, und ein viertes dielektrisches Material 1808 über dem dritten dielektrischen Material 1806 aufweisen.
  • Wie in Querschnittsansicht 1900 von 19 dargestellt, wird der Gate-Stapel (1802 von 18) strukturiert, um einen strukturierten Gate-Stapel 1902 zu bilden. In manchen Ausführungsformen werden nach Strukturieren des Gate-Stapels (1802 von 18) ein oder mehrere Seitenwandabstandhaltern 1904 entlang gegenüberliegenden Seiten des strukturierten Gate-Stapels 1902 gebildet. Der strukturierte Gate-Stapel 1902 legt einen Source-Bereich 1906 und einen Drain-Bereich 1908 des Substrats 102 an gegenüberliegenden Seiten der Gate-Elektrode 107 frei. In manchen Ausführungsformen (nicht dargestellt) kann der Gate-Stapel strukturiert werden, um einen zusätzlichen Gate-Stapel in einem peripheren Logikgebiet an einem anderen Teil des Substrats zu bilden (z.B. wie in 7 dargestellt).
  • Wie in Querschnittsansicht 2000 von 20 dargestellt, werden eine oder mehrere Dotierstoffarten 2002 in das Substrat 102 implantiert, um ein Source-Gebiet 104 und ein Drain-Gebiet 108 an gegenüberliegenden Seiten der Gate-Elektrode 107 zu bilden. In manchen Ausführungsformen können die eine oder mehreren Dotierstoffarten 2002 gemäß dem strukturierten Gate-Stapel 1902 selektiv in das Substrat 102 implantiert werden. In solchen Ausführungsformen wird das Source-Gebiet 104 in dem Source-Bereich 1906 gebildet und das Drain-Gebiet 108 wird in dem Drain-Bereich 1908 gebildet. In verschiedenen Ausführungsformen können die eine oder mehreren Dotierstoffarten 2002 n-Dotierstoffe (z.B. Phosphor, Arsen usw.) oder p-Dotierstoffe (z.B. Bor, Aluminium usw.) aufweisen. In manchen Ausführungsformen kann ein Tempern durchgeführt werden, nachdem die eine oder mehreren Dotierstoffarten 2002 in das Substrat 102 implantiert worden sind, um die Dotierstoffe weiter in das Substrat 102 zu treiben.
  • Wie in Querschnittsansicht 2100 von 21 dargestellt, wird ein Planarisierungsprozess (entlang Linie 2102) an dem strukturierten Gate-Stapel (1902 von 20) durchgeführt, um eine oder mehrere Schichten des strukturierten Gate-Stapels zu entfernen und einen Dielektrikumstapel 2104 zu bilden. In manchen Ausführungsformen entfernt der Planarisierungsprozess das Gate-Elektrodenmaterial (1804 von 18), das dritte dielektrische Material (1806 von 18) und das vierte dielektrische Material (1808 von 18). In manchen Ausführungsformen kann der Planarisierungsprozess einen chemisch-mechanischen Polierprozess (CMP-Prozess) umfassen.
  • Wie in Querschnittsansicht 2200 von 22 dargestellt, kann der Dielektrikumstapel (2104 von 21) selektiv geätzt werden, um Teile des Dielektrikumstapels zu entfernen. In manchen Ausführungsformen wird der Dielektrikumstapel von über dem Gate-Dielektrikum 105 nicht entfernt, um so Schaden an dem Gate-Dielektrikum 105 zu vermeiden. In solchen Ausführungsformen bildet Ätzen des Dielektrikumstapels eine oder mehrere dielektrische Strukturen 306, die mindestens eine oberste Oberfläche des Gate-Dielektrikums 105 bedecken und Seitenwände haben, die eine Öffnung 2204 bilden, die sich durch die eine oder mehreren dielektrischen Strukturen 306 erstreckt, um eine obere Oberfläche der Gate-Elektrode 107 freizulegen. In manchen Ausführungsformen kann der Dielektrikumstapel (2104 von 21) selektiv geätzt werden, indem eine fünfte Maskierungsschicht 2202 über dem Dielektrikumstapel gebildet wird und anschließend unmaskierte Teile des Dielektrikumstapels einem Ätzmittel 2206 ausgesetzt werden, das unmaskierte Teile des Dielektrikumstapels entfernt.
  • Wie in Querschnittsansicht 2300 von 23 dargestellt, wird ein Salicidprozess durchgeführt. Der Salicidprozess bildet ein Silicid 308 entlang oberen Oberflächen des Source-Gebiets 104, des Drain-Gebiets 108 und der Gate-Elektrode 107. In manchen Ausführungsformen ist das Silicid 308 seitlich von Kanten des Source-Gebiets 104, des Drain-Gebiets 108 und der Gate-Elektrode 107 zurückversetzt, die durch die eine oder mehreren dielektrischen Strukturen 306 bedeckt sind. In manchen Ausführungsformen kann der Salicidprozess durch Abscheiden eines Metalls (z.B. Aluminium) auf das Source-Gebiet 104, das Drain-Gebiet 108 und die Gate-Elektrode 107 durchgeführt werden, gefolgt von einem Hochtemperaturtempern.
  • Wie in Querschnittsansicht 2400 von 24 dargestellt, wird eine Inter-Level-Dielektrikumstruktur (ILD-Struktur) 208 über dem Substrat 102 gebildet und mehrere leitfähige Interconnects 210-212 werden in der ILD-Struktur 208 gebildet. In manchen Ausführungsformen kann die ILD-Struktur 208 mehrere gestapelte ILD-Schichten aufweisen, die über dem Substrat 102 gebildet sind. In manchen Ausführungsformen (nicht dargestellt) sind die mehreren gestapelten ILD-Schichten durch Ätzstoppschichten (nicht dargestellt) getrennt. In manchen Ausführungsformen können die mehreren leitfähigen Interconnects 210-212 leitfähige Kontakte 210 und Interconnect-Drähte 212 aufweisen. In manchen Ausführungsformen können die mehreren leitfähigen Interconnects 210-212 durch Bilden der einen oder mehreren ILD-Schichten (z.B. ein Oxid, ein Low-k-Dielektrikum oder ein Ultra low-k-Dielektrikum) über dem Substrat 102, selektives Ätzen der ILD-Schicht, um eine Durchkontaktierungsöffnung und/oder einen Graben in der ILD-Schicht zu bilden, Bilden eines leitfähigen Materials (z.B. Kupfer, Aluminium usw.) in der Durchkontaktierungsöffnung und/oder dem Graben und Durchführen eines Planarisierungsprozesses (z.B. ein chemisch-mechanischer Planarisierungsprozess) gebildet werden.
  • 25 veranschaulicht ein Ablaufdiagramm mancher Ausführungsformen eines Verfahrens 2500 zum Bilden eines integrierten Chips mit einer Hochspannungstransistorvorrichtung, die eine vertiefte Gate-Elektrode mit Gate-Erweiterungen aufweist.
  • Während das offenbarte Verfahren 2500 hier als eine Reihe von Vorgängen oder Ereignissen veranschaulicht und beschrieben ist, ist klar, dass die veranschaulichte Reihenfolge solcher Vorgänge oder Ereignisse nicht in einem einschränkenden Sinn auszulegen ist. Zum Beispiel können einige Vorgänge in anderen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen abgesehen von den hier veranschaulichten und/oder beschriebenen erfolgen. Zusätzlich können nicht alle veranschaulichten Vorgänge einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Beschreibung implementieren müssen. Ferner können einer oder mehrere der hier gezeigten Vorgänge in einem (einer) oder mehreren separaten Vorgängen und/oder Phasen ausgeführt werden.
  • In 2502 werden eine oder mehrere Isolationsstrukturen in einem Substrat gebildet. 10A-11B veranschaulichen Querschnittsansichten, 1000 und 1100, und Draufsichten, 1012 und 1102, mancher Ausführungsformen entsprechend Vorgang 2502.
  • In 2504 wird das Substrat selektiv geätzt, um eine Gate-Basisvertiefung in dem Substrat zu bilden. 12A-12B veranschaulichen eine Querschnittsansicht 1200 und eine Draufsicht 1212 mancher Ausführungsformen entsprechend Vorgang 2504.
  • In 2506 werden ein Wannengebiet und ein Drift-Gebiet in dem Substrat gebildet. 13A-13B veranschaulichen eine Querschnittsansicht 1300 und eine Draufsicht 1306 mancher Ausführungsformen entsprechend Vorgang 2506.
  • In 2508 wird ein Gate-Dielektrikum in der Gate-Basisvertiefung und über der einen oder den mehreren Isolationsstrukturen gebildet. 14A-14B veranschaulichen eine Querschnittsansicht 1400 und eine Draufsicht 1402 mancher Ausführungsformen entsprechend Vorgang 2508.
  • In 2510 werden ein Gate-Erweiterungsgraben oder mehrere Gate-Erweiterungsgräben gebildet, die sich von der Gate-Basisvertiefung in die eine oder mehreren Isolationsstrukturen nach außen erstrecken. 15A-15C veranschaulichen eine Querschnittsansicht 1500, eine Draufsicht 1510 und eine dreidimensionale Ansicht 1512 mancher Ausführungsformen entsprechend Vorgang 2510.
  • In 2512 wird eine Gate-Elektrode in der Gate-Basisvertiefung und dem einen Gate-Erweiterungsgraben oder den mehreren Gate-Erweiterungsgräben gebildet. 16A-17B veranschaulichen Querschnittsansichten, 1600 und 1700, und Draufsichten, 1604 und 1704, mancher Ausführungsformen entsprechend Vorgang 2512.
  • In 2514 wird ein Gate-Stapel über der Gate-Elektrode gebildet. 18 veranschaulicht eine Querschnittsansicht 1800 mancher Ausführungsformen entsprechend Vorgang 2514.
  • In 2516 wird der Gate-Stapel strukturiert, um einen strukturierten Gate-Stapel über der Gate-Elektrode zu bilden. 19 veranschaulicht eine Querschnittsansicht 1900 mancher Ausführungsformen entsprechend Vorgang 2516.
  • In 2518 wird das Substrat gemäß dem strukturierten Gate-Stapel implantiert, um Source- und Drain-Gebiete an gegenüberliegenden Seiten der Gate-Elektrode zu bilden. 20 veranschaulicht eine Querschnittsansicht 2000 mancher Ausführungsformen entsprechend Vorgang 2518.
  • In 2520 werden eine oder mehrere Schichten von dem strukturierten Gate-Stapel entfernt, um einen Dielektrikumstapel zu bilden. 21 veranschaulicht eine Querschnittsansicht 2100 mancher Ausführungsformen entsprechend Vorgang 2520.
  • In 2522 wird der Dielektrikumstapel strukturiert, um eine oder mehrere dielektrische Strukturen zu bilden, die das Gate-Dielektrikum bedecken. 22 veranschaulicht eine Querschnittsansicht 2200 mancher Ausführungsformen entsprechend Vorgang 2522.
  • In 2524 wird ein Salicidprozess durchgeführt. 23 veranschaulicht eine Querschnittsansicht 2300 mancher Ausführungsformen entsprechend Vorgang 2524.
  • In 2526 werden ein oder mehrere leitfähige Kontakte in einer Inter-Level-Dielektrikumschicht (ILD-Schicht) gebildet, die über der Gate-Elektrode gebildet ist. 24 veranschaulicht eine Querschnittsansicht 2400 mancher Ausführungsformen entsprechend Vorgang 2526.
  • Daher betrifft in manchen Ausführungsformen die vorliegende Offenbarung einen integrierten Chip, der eine Transistorvorrichtung mit einer Gate-Struktur mit Gate-Erweiterungen aufweist, die konfiguriert sind, um die Transistorvorrichtung mit einer hohen Durchbruchspannung bereitzustellen.
  • In manchen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip weist ein Source-Gebiet auf, das in einem Substrat angeordnet ist; ein Drain-Gebiet, das in dem Substrat angeordnet und von dem Source-Gebiet entlang einer ersten Richtung getrennt ist; ein Drift-Gebiet, das in dem Substrat zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist; mehrere Isolationsstrukturen, die in dem Drift-Gebiet angeordnet sind; und eine Gate-Elektrode, die in dem Substrat angeordnet ist, wobei die Gate-Elektrode ein Basisgebiet hat, das zwischen dem Source-Gebiet und dem Drift-Gebiet angeordnet ist, und mehrere Gate-Erweiterungen, die sich von einer Seitenwand des Basisgebiets bis über die mehreren Isolationsstrukturen nach außen erstrecken. In manchen Ausführungsformen haben die mehreren Isolationsstrukturen äußere Seitenwände, die durch das Drift-Gebiet entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, getrennt sind. In manchen Ausführungsformen erstrecken sich die mehreren Isolationsstrukturen jeweils über gegenüberliegende Seiten entsprechender der mehreren Gate-Erweiterungen entlang einer zweiten Richtung hinaus, die senkrecht zu der ersten Richtung ist. In manchen Ausführungsformen sind die mehreren Gate-Erweiterungen voneinander durch die mehreren Isolationsstrukturen und durch das Drift-Gebiet entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, getrennt. In manchen Ausführungsformen befinden sich die mehreren Isolationsstrukturen zwischen den mehreren Gate-Erweiterungen und dem Drain-Gebiet. In manchen Ausführungsformen weist der integrierte Chip ein Gate-Dielektrikum auf, das entlang Seitenwänden und einer unteren Oberfläche des Basisgebiets der Gate-Elektrode angeordnet ist, wobei die mehreren Isolationsstrukturen Seitenwände haben, die in direktem Kontakt mit einer Seitenwand des Gate-Dielektrikums sind. In manchen Ausführungsformen weist der integrierte Chip weiter ein Gate-Dielektrikum auf, das entlang Seitenwänden und einer unteren Oberfläche des Basisgebiets der Gate-Elektrode angeordnet ist, wobei sich die mehreren Isolationsstrukturen kontinuierlich entlang einer oberen Oberfläche des Substrats von dem Gate-Dielektrikum zu dem Drain-Gebiet erstrecken. In manchen Ausführungsformen weisen die mehreren Isolationsstrukturen ein oder mehrere dielektrische Materialien auf, die in Gräben in dem Substrat angeordnet sind; und die mehreren Gate-Erweiterungen sind in zusätzlichen Gräben angeordnet, die durch Innenflächen der mehreren Isolationsstrukturen gebildet werden. In manchen Ausführungsformen weist der integrierte Chip weiter ein Gate-Dielektrikum auf, das entlang Seitenwänden und einer unteren Oberfläche des Basisgebiets der Gate-Elektrode angeordnet ist; eine oder mehrere dielektrische Strukturen, die über gegenüberliegenden Außenkanten der Gate-Elektrode und über dem Gate-Dielektrikum angeordnet sind; und ein Inter-Level-Dielektrikum (ILD), das über und entlang Seitenwänden der einen oder mehreren dielektrischen Strukturen angeordnet ist.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip weist ein Source-Gebiet auf, das in einem Substrat angeordnet ist; ein Drain-Gebiet, das in dem Substrat angeordnet ist; ein Gate-Dielektrikum, das Innenflächen des Substrats auskleidet; eine Gate-Elektrode, die zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist und ein Basisgebiet über dem Gate-Dielektrikum und mehrere Gate-Erweiterungen hat, wobei die mehreren Gate-Erweiterungen von einer Seitenwand des Basisgebiets der Gate-Elektrode nach außen ragen, die das Drain-Gebiet bildet; und mehrere Isolationsstrukturen, die sich kontinuierlich zwischen dem Gate-Dielektrikum und dem Drain-Gebiet erstrecken, wobei die mehreren Isolationsstrukturen jeweils eine der mehreren Gate-Erweiterungen umgeben. In manchen Ausführungsformen weist der integrierte Chip weiter ein Drift-Gebiet, das in dem Substrat angeordnet ist, zwischen dem Basisgebiet und dem Drain-Gebiet auf, wobei die mehreren Isolationsstrukturen durch das Drift-Gebiet voneinander getrennt sind. In manchen Ausführungsformen erstreckt sich das Drift-Gebiet über gegenüberliegende Seiten der mehreren Isolationsstrukturen entlang einer ersten Richtung und entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, hinaus. In manchen Ausführungsformen weist der integrierte Chip weiter eine oder mehrere dielektrische Strukturen auf, die über gegenüberliegenden Außenkanten der Gate-Elektrode angeordnet sind; ein Inter-Level-Dielektrikum (ILD), das über und entlang Seitenwänden der einen oder mehreren dielektrischen Strukturen angeordnet ist; und ein Silicid, das entlang einer oberen Oberfläche der Gate-Elektrode angeordnet ist, wobei die eine oder mehreren dielektrischen Strukturen ein oder mehrere Teile der Gate-Elektrode bedecken, die außerhalb des Silicids sind. In manchen Ausführungsformen weisen die eine oder mehreren dielektrischen Strukturen ein erstes dielektrisches Material, ein zweites dielektrisches Material über dem ersten dielektrischen Material und ein drittes dielektrisches Material entlang Seitenwänden des ersten dielektrischen Materials und des zweiten dielektrischen Materials auf. In manchen Ausführungsformen erstreckt sich das Basisgebiet zu einer ersten Tiefe unter einer oberen Oberfläche des Substrats und die mehreren Gate-Erweiterungen erstrecken sich zu einer zweiten Tiefe unter der oberen Oberfläche des Substrats, wobei die zweite Tiefe kleiner ist als die erste Tiefe. In manchen Ausführungsformen erstrecken sich die mehreren Isolationsstrukturen zu einer größeren Tiefe in dem Substrat als das Gate-Dielektrikum. In manchen Ausführungsformen weist das Gate-Dielektrikum einen Fortsatz auf, der zwischen dem Basisgebiet und einer Gate-Erweiterung der mehreren Gate-Erweiterungen angeordnet ist, wobei sich der Fortsatz von einer oberen Oberfläche des Basisgebiets bis über einem Boden der Gate-Erweiterung nach außen erstreckt. In manchen Ausführungsformen ist eine untere Oberfläche einer Gate-Erweiterung der mehreren Gate-Erweiterungen sowohl mit einer oberen Oberfläche des Gate-Dielektrikums als auch einer oberen Oberfläche einer Isolationsstruktur der mehreren Isolationsstrukturen in Kontakt.
  • In weiteren Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Bilden eines integrierten Chips. Das Verfahren umfasst Bilden von mehreren Isolationsstrukturen in einem Substrat; selektives Ätzen des Substrats zum Bilden einer Gate-Basisvertiefung in dem Substrat; selektives Ätzen der mehreren Isolationsstrukturen zum Bilden mehrerer Gate-Erweiterungsgräben, die sich von der Gate-Basisvertiefung nach außen erstrecken; Bilden eines leitfähigen Materials in der Gate-Basisvertiefung und den mehreren Gate-Erweiterungsgräben zum Bilden einer Gate-Elektrode; und Bilden eines Source-Gebiets und eines Drain-Gebiets an gegenüberliegenden Seiten der Gate-Elektrode. In manchen Ausführungsformen umfasst das Verfahren weiter Bilden eines Gate-Dielektrikums in der Gate-Basisvertiefung vor dem selektiven Ätzen der mehreren Isolationsstrukturen, um die mehreren Gate-Erweiterungsgräben zu bilden.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/893340 [0001]

Claims (20)

  1. Integrierter Chip, aufweisend: ein Source-Gebiet, das in einem Substrat angeordnet ist; ein Drain-Gebiet, das in dem Substrat angeordnet ist und von dem Source-Gebiet entlang einer ersten Richtung getrennt ist; ein Drift-Gebiet, das in dem Substrat zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist; mehrere Isolationsstrukturen, die in dem Drift-Gebiet angeordnet sind; und eine Gate-Elektrode, die in dem Substrat angeordnet ist, wobei die Gate-Elektrode ein Basisgebiet aufweist, das zwischen dem Source-Gebiet und dem Drift-Gebiet angeordnet ist, und mehrere Gate-Erweiterungen, die sich von einer Seitenwand des Basisgebiets bis über die mehreren Isolationsstrukturen erstrecken.
  2. Integrierter Chip nach Anspruch 1, wobei die mehreren Isolationsstrukturen äußere Seitenwände haben, die durch das Drift-Gebiet entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung ist getrennt sind.
  3. Integrierter Chip nach Anspruch 1 oder 2, wobei die mehreren Isolationsstrukturen sich jeweils über gegenüberliegende Seiten entsprechender der mehreren Gate-Erweiterungen entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, hinaus erstrecken.
  4. Integrierter Chip nach einem der vorstehenden Ansprüche, wobei die mehreren Gate-Erweiterungen voneinander durch die mehreren Isolationsstrukturen und durch das Drift-Gebiet entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, getrennt sind.
  5. Integrierter Chip nach einem der vorstehenden Ansprüche, wobei sich die mehreren Isolationsstrukturen zwischen den mehreren Gate-Erweiterungen und dem Drain-Gebiet befinden.
  6. Integrierter Chip nach einem der vorstehenden Ansprüche 1 bis 5, weiter aufweisend: ein Gate-Dielektrikum, das entlang Seitenwänden und einer unteren Oberfläche des Basisgebiets der Gate-Elektrode angeordnet ist, wobei die mehreren Isolationsstrukturen Seitenwände haben, die mit einer Seitenwand des Gate-Dielektrikums in Kontakt stehen.
  7. Integrierter Chip nach einem der Ansprüche 1 bis 5, weiter aufweisend: ein Gate-Dielektrikum, das entlang Seitenwänden und einer unteren Oberfläche des Basisgebiets der Gate-Elektrode angeordnet ist, wobei sich die mehreren Isolationsstrukturen kontinuierlich entlang einer oberen Oberfläche des Substrats von dem Gate-Dielektrikum zu dem Drain-Gebiet erstrecken.
  8. Integrierter Chip nach einem der vorstehenden Ansprüche, wobei die mehreren Isolationsstrukturen ein oder mehrere dielektrische Materialien aufweisen, das in Gräben in dem Substrat angeordnet ist; und wobei die mehreren Gate-Erweiterungen in zusätzlichen Gräben angeordnet sind, die durch Innenflächen der mehreren Isolationsstrukturen gebildet sind.
  9. Integrierter Chip nach einem der vorstehenden Ansprüche 1 bis 5, weiter aufweisend: ein Gate-Dielektrikum, das entlang Seitenwänden und einer unteren Oberfläche des Basisgebiets der Gate-Elektrode angeordnet ist; eine oder mehrere dielektrische Strukturen, die über gegenüberliegenden Außenkanten der Gate-Elektrode und über dem Gate-Dielektrikum angeordnet sind; und ein Inter-Level-Dielektrikum (ILD), das über und entlang Seitenwänden der einen oder mehreren dielektrischen Strukturen angeordnet ist.
  10. Integrierter Chip, aufweisend: ein Source-Gebiet, das in einem Substrat angeordnet ist; ein Drain-Gebiet, das in dem Substrat angeordnet ist; ein Gate-Dielektrikum, das Innenflächen des Substrats auskleidet; eine Gate-Elektrode, die zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist und ein Basisgebiet über dem Gate-Dielektrikum und mehrere Gate-Erweiterungen aufweist, wobei die mehreren Gate-Erweiterungen von einer Seitenwand des Basisgebiets der Gate-Elektrode zu dem Drain-Gebiet nach außen ragen; und mehrere Isolationsstrukturen, die sich kontinuierlich zwischen dem Gate-Dielektrikum und dem Drain-Gebiet erstrecken, wobei die mehreren Isolationsstrukturen jeweils eine der mehreren Gate-Erweiterungen umgeben.
  11. Integrierter Chip nach Anspruch 10, weiter aufweisend: ein Drift-Gebiet, das in dem Substrat zwischen dem Basisgebiet und dem Drain-Gebiet angeordnet ist, wobei die mehreren Isolationsstrukturen durch das Drift-Gebiet voneinander getrennt sind.
  12. Integrierter Chip nach Anspruch 11, wobei sich das Drift-Gebiet über gegenüberliegende Seiten der mehreren Isolationsstrukturen entlang einer ersten Richtung und entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, hinaus erstreckt.
  13. Integrierter Chip nach einem der vorstehenden Ansprüche 10 bis 12, weiter aufweisend: eine oder mehrere dielektrische Strukturen, die über gegenüberliegenden Außenkanten der Gate-Elektrode angeordnet sind; ein Inter-Level-Dielektrikum (ILD), das über und entlang Seitenwänden der einen oder mehreren dielektrischen Strukturen angeordnet ist; und ein Silicid, das entlang einer oberen Oberfläche der Gate-Elektrode angeordnet ist, wobei die eine oder mehreren dielektrischen Strukturen einen oder mehrere Teile der Gate-Elektrode bedecken, die sich außerhalb des Silicids befinden.
  14. Integrierter Chip nach Anspruch 13, wobei die eine oder mehreren dielektrischen Strukturen jeweils ein erstes dielektrisches Material, ein zweites dielektrisches Material über dem ersten dielektrischen Material und ein drittes dielektrisches Material entlang Seitenwänden des ersten dielektrischen Materials und des zweiten dielektrischen Materials enthalten.
  15. Integrierter Chip verknüpft 10 bis 14, wobei sich das Basisgebiet zu einer ersten Tiefe unter einer oberen Oberfläche des Substrats erstreckt und die mehreren Gate-Erweiterungen sich zu einer zweiten Tiefe unter der oberen Oberfläche des Substrats erstrecken, wobei die zweite Tiefe kleiner als die erste Tiefe ist.
  16. Integrierter Chip nach Anspruch 15, wobei sich die mehreren Isolationsstrukturen zu einer größeren Tiefe in dem Substrat als das Gate-Dielektrikum erstrecken.
  17. Integrierter Chip nach einem der vorstehenden Ansprüche 10 bis 16, wobei das Gate-Dielektrikum einen Fortsatz aufweist, der zwischen dem Basisgebiet und einer Gate-Erweiterung der mehreren Gate-Erweiterungen angeordnet ist, wobei sich der Fortsatz von einer oberen Oberfläche des Basisgebiets bis über einen Boden der Gate-Erweiterung hinaus erstreckt.
  18. Integrierter Chip nach einem der vorstehenden Ansprüche 10 bis 17, wobei eine untere Oberfläche einer Gate-Erweiterung der mehreren Gate-Erweiterungen sowohl mit einer oberen Oberfläche des Gate-Dielektrikums als auch einer oberen Oberfläche einer Isolationsstruktur der mehreren Isolationsstrukturen in Kontakt steht.
  19. Verfahren zum Bilden eines integrierten Chips, umfassend: Bilden mehrerer Isolationsstrukturen in einem Substrat; selektives Ätzen des Substrats zum Bilden einer Gate-Basisvertiefung in dem Substrat; selektives Ätzen der mehreren Isolationsstrukturen zum Bilden mehrerer Gate-Erweiterungsgräben, die sich von der Gate-Basisvertiefung nach außen erstrecken; Bilden eines leitfähigen Materials in der Gate-Basisvertiefung und den mehreren Gate-Erweiterungsgräben zum Bilden einer Gate-Elektrode; und Bilden eines Source-Gebiets und eines Drain-Gebiets an gegenüberliegenden Seiten der Gate-Elektrode.
  20. Verfahren nach Anspruch 19, weiter umfassend: Bilden eines Gate-Dielektrikums in der Gate-Basisvertiefung vor dem selektiven Ätzen der mehreren Isolationsstrukturen zum Bilden der mehreren Gate-Erweiterungsgräben.
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