DE102004036330B4 - Halbleiterbauelement - Google Patents

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Abstract

Halbleiterbauelement (10), das Folgendes umfasst: einen Chip (8), in dem ein Halbleiterschaltbauelement und ein Schottky-Bauelement ausgebildet sind, wobei das genannte Halbleiterschaltbauelement eine Mehrzahl von Gräben (20) beinhaltet, die jeweils ein Paar gegenüberliegender Seitenwände und eine Bodenwand beinhalten und die jeweils von einer Oberseite des genannten Chip (8) bis zu einer Driftregion im Körper des genannten Chip (8) verlaufen, wobei Kanalregionen eines ersten Leitfähigkeitstyps in dem genannten Chip (8) ausgebildet und neben den Seitenwänden der genannten Gräben (20) angeordnet sind, wobei eine Gateoxidschicht an jeder Seitenwand eines Grabens (20) neben einer jeweiligen Kanalregion angeordnet ist, wobei ein leitendes Gatematerial in den genannten Gräben (20) enthalten und von den genannten Kanalregionen durch die genannten Gateoxidschichten isoliert sind, und wobei Regionen eines zweiten Leitfähigkeitstyps, der dem Leitfähigkeitstyp der genannten Kanalregion entgegengesetzt ist, jeweils an einer Seitenwand eines jeweiligen Grabens (20) angeordnet sind und jeweils von der Oberseite des genannten Chip (8) bis zu einer jeweiligen Kanalregion verlaufen; wobei das genannte Schottky-Bauelement eine Schottky-Sperre (40) über und in Schottky-Kontakt mit einem Teil der Oberseite des genannten Chip (8) beinhaltet; und wobei ein erster Kontakt in Kontakt mit der genannten Schottky-Sperre (40) und den genannten Regionen des genannten zweiten Leitfähigkeitstyps ist; durch eine Terminierungsstruktur (48), die Folgendes umfasst: eine in dem genannten Chip (8) bis zu einer Tiefe unterhalb von der der genannten Kanalregion ausgebildete Vertiefung (50), eine über den Hauptflächen der Vertiefung (50) ausgebildete erste Isolationsschicht, eine über der ersten Isolationsschicht ausgebildete leitende Schicht, eine zweite über der genannten leitenden Schicht ausgebildete Isolationsschicht und einen über der genannten zweiten Isolationsschicht ausgebildeten Terminierungskontakt (58), wobei der genannte Terminierungskontakt (58) in elektrischem Kontakt mit der genannten leitenden Schicht durch die genannte zweite Isolationsschicht hindurch ist, wobei das genannte Schottky-Bauelement ferner eine Mesa (36) mit einem auf beiden Seiten davon ausgebildeten Graben (38) umfasst, wobei jeder Graben (38) eine Isolationsschicht hat, die an seinen Seitenwänden und am Boden ausgebildet ist und ein leitendes Materialenthält, und wobei die genannte Schottky-Sperre (40) über die genannten Seitenwände im oberen Bereich der genannten Gräben verläuft.

Description

  • Die Erfindung betrifft ein Halbleiterbauelement, umfassend einen Chip, in dem ein Halbleiterschaltbauelement und ein Schottky-Bauelement ausgebildet sind. Das Halbleiterschaltbauelement weist eine Mehrzahl von Gräben auf, die jeweils ein Paar gegenüberliegender Seitenwände und eine Bodenwand beinhalten und die jeweils von einer Oberseite des Chips bis zu einer Drift-Region im Körper des Chips verlaufen.
  • Ein Problem bei solchen Bauelementen sind Leistungsverluste. Leistungsverlust in Leistungsanwendungen ist größtenteils auf Leistungsverluste durch die Leistungsschaltbauelemente wie Leistungs-MOSFETs in der Leistungsschaltung zurückzuführen. So ist z. B. der Leistungsverlust in Verbindung mit der Körperdiode eines Leistungs-MOSFET ein Faktor, der zum Gesamtleistungsverlust einer Leistungsschaltung beiträgt.
  • Die hohen Frequenz- und Stromanforderungen moderner Leistungsanwendungen verlangen die Reduzierung von Leistungsverlusten. Um Leistungsverluste von der Körperdiode eines MOSFET zu verhüten, wird bekanntlich ein Schottky-Bauelement parallel zur Körperdiode verwendet, das bei einer niedrigeren Spannung einschaltet, als die Körperdiode, um ein Leiten durch die Körperdiode des MOSFET zu verhüten. So wurden im selben Gehäuse untergebrachte MOSFET- und Schottky-Bauelemente für die Verwendung in Leistungsanwendungen entwickelt. Solche Gehäuse sind jedoch relativ groß und haben ein unerwünschtes transientes Verhalten.
  • US 2003/0022474 A1 beschreibt ein Halbleiterbauelement, das einen Chip umfasst, in dem ein Halbleiterschaltbauelement und ein Schottky-Bauelement ausgebildet sind, wobei das genannte Halbleiterschaltbauelement eine Mehrzahl von Gräben beinhaltet, die jeweils ein Paar gegenüberliegender Seitenwände und eine Bodenwand beinhalten und die jeweils von einer Oberseite des genannten Chips bis zu einer Driftregion im Körper des genannten Chips verlaufen, wobei Kanalregionen eines ersten Leitfähigkeitstyps in dem genannten Chip ausgebildet und neben den Seitenwänden der genannten Gräben angeordnet sind, wobei eine Gateisolationsschicht an jeder Seitenwand eines Grabens neben einer jeweiligen Kanalregion angeordnet ist, wobei ein leitendes Gatematerial in den genannten Gräben enthalten und von den genannten Kanalregionen durch die genannten Gateisolationsschichten isoliert sind, und wobei Regionen eines zweiten Leitfähigkeitstyps, der dem Leitfähigkeitstyp der genannten Kanalregion entgegengesetzt ist, jeweils an einer Seitenwand eines jeweiligen Grabens angeordnet sind und jeweils von der Oberseite des genannten Chips bis zu einer jeweiligen Kanalregion verlaufen, wobei das genannte Schottky-Bauelement eine Schottky-Sperre über und in Schottky-Kontakt mit einem Teil der Oberseite des genannten Chips beinhaltet, und wobei ein erster Kontakt in Kontakt mit der genannten Schottky-Sperre und den genannten Regionen des genannten zweiten Leitfähigkeitstyps ist.
  • Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiterbauelement anzugeben, das kompakt ist und das gegenüber handelsüblichen Halbleiterbauelementen weniger Leitungsverluste aufweist.
  • Die Erfindung ist anhand der Zeichnung näher erläutert. Darin ist im Einzelnen Folgendes dargestellt:
  • 1 ist eine Draufsicht auf ein Halbleiterbauelement gemäß der vorliegenden Erfindung, die schematisch die Anordnung von Schottky-Regionen in einem Halbleiterbauelement illustriert.
  • 2 ist eine Querschnittsansicht eines Teils eines Bauelementes gemäß der ersten Ausgestaltung der vorliegenden Erfindung.
  • 3–7 illustrieren die Verarbeitungsschritte zum Erhalten eines Bauelementes
  • 8 ist eine Querschnittsansicht eines Teils eines Bauelementes.
  • 9–10 illustrieren die Schritte zum Erhalten eines Bauelementes.
  • 11 ist eine Querschnittsansicht eines Teils eines Bauelementes.
  • 12–15 illustrieren die Schritte zum Erhalten eines Bauelementes.
  • Gemäß 1 beinhaltet ein Halbleiterbauelement ein Schottky-Bauelement und ein Feldeffektbauelement, die in einem gemeinsamen Chip zur Bildung eines integrierten FET- und Schottky-Bauelementes ausgebildet sind. Das Feldeffektbauelement in einem Halbleiterbauelement gemäß der vorliegenden Erfindung ist ein MOSFET des Grabentyps. Wie in der Technik bekannt ist, beinhaltet ein Graben-MOSFET eine Mehrzahl von Gatterstrukturen. Jede Gatterstruktur ist ein im Körper des Chips ausgebildeter Graben und hat eine Gatteroxidschicht (Gateoxidschicht) an ihren Seitenwänden und enthält ein leitendes Gattermaterial, das als Gatterelektrode dient. Ein typischer MOSFET kann eine große Zahl von Seite an Seite ausgebildeten Gatterstrukturen beinhalten.
  • Das Schottky-Bauelement beinhaltet eine Reihe von Schottky-Regionen 12. Gemäß einem Aspekt der vorliegenden Erfindung sind die Gatterstrukturen des MOSFET in Gruppen angeordnet, so dass sich jede Schottky-Region 12 neben einer Gruppe von Gatterstrukturen 14 befindet, wie in 1 schematisch dargestellt ist. Die Gruppen von Gatterstrukturen 14 sind durch Gatterschienen (nicht dargestellt) auf bekannte Weise mit dem Gatterkontakt 6 verbunden, so dass sie im Einklang zum Aktivieren des MOSFET betrieben werden können.
  • Die relativen Abmessungen und Anzahlen von Schottky-Regionen 12 und Gruppen von Gatterstrukturen 14 sind zum Veranschaulichen übertrieben dargestellt. Der Fachmann wird jedoch erkennen, dass Größe und Anzahl von Schottky-Regionen 12 und Gruppen von Gatterstrukturen 14 eine Sache der Designwahl ist und in typischen Anwendungen bei mehreren hunderttausend oder sogar noch höher liegen kann.
  • Gemäß 2 beinhaltet ein Halbleiterbauelement 10 gemäß der ersten Ausgestaltung der vorliegenden Erfindung wenigstens eine Schottky-Region 12 und ein Feldeffektbauelement, das Gruppen von in einem gemeinsamen Chip 8 ausgebildeten Gatterstrukturen 14 aufweist. Der Chip 8 kann ein hoch dotiertes Substrat 16 von einem Leitfähigkeitstyp und eine leicht dotierte epitaktische Schicht 18 des anderen Leitfähigkeitstyps aufweisen, die über einer Hauptfläche des Substrats 16 ausgebildet ist. Das Substrat 16 kann mit rotem Phosphor dotiert werden, aber es können auch andere hoch dotierte Substrate verwendet werden, ohne von der vorliegenden Erfindung abzuweichen.
  • Das Feldeffektbauelement im Halbleiterbauelement 10 gemäß der ersten Ausgestaltung der vorliegenden Erfindung beinhaltet eine Mehrzahl von Gatterstrukturen, die den Gatterstrukturen bekannter Bauelemente des Grabentyps ähnlich sind. Gemäß einem Aspekt der vorliegenden Erfindung befindet sich jede Gruppe von Gatterstrukturen 14 neben einer Schottky-Region 12, wie in 2 illustriert ist.
  • Jeder Graben 20 ist in der epitaktischen Schicht 18 ausgebildet und hat eine Gatteroxidschicht 22 einer geeigneten Dicke an seinen Seitenwänden, bei Bedarf eine dicke Oxidschicht 24 am Boden und ein leitendes Material 26 wie z. B. Polysilicium, das als Gatterelektrode in Gräben 20 dient.
  • Das Feldeffektbauelement im Halbleiterbauelement 10 beinhaltet auch eine Basisregion 28 und Source-Regionen 30. Die Basisregion 28 ist durch Gegendotierung mit Dotierungsmitteln einer der epitaktischen Schicht 18 entgegengesetzten Leitfähigkeit in der epitaktischen Schicht 18 ausgebildet.
  • Source-Regionen 30 sind hoch dotierte Regionen desselben Leitfähigkeitstyps wie die epitaktische Schicht 18. Jede Source-Region 30 verläuft von der Oberseite des Chips 8 bis zu einer vorbestimmten Tiefe in der Basisregion 28 und ist neben einer Seitenwand eines Grabens 20 angeordnet.
  • Jeder Graben 20 verläuft von der Oberseite des Chips bis zu einer Tiefe unterhalb der Basisregion 28. Die Bereiche in der Basisregion 28 neben einer Gatteroxidschicht 22 können durch Anlegen einer geeigneten Spannung an das leitende Material 26 daneben umgekehrt werden, um eine Kanalregion in der Basisregion 28 neben der Gatterstruktur zu bilden. Kanalregionen verbinden Source-Regionen 30 elektrisch mit den Regionen der epitaktischen Schicht 18 unterhalb der Basisregion 28 (nachfolgend „Drift-Region” genannt), so dass Leitung dazwischen stattfinden kann.
  • In dem Halbleiterbauelement 10 gemäß der ersten Ausgestaltung der vorliegenden Erfindung sind Vertiefungen 32 zwischen jedem Paar Gräben 20 ausgebildet. Auch eine hoch dotierte Region 34 desselben Leitfähigkeitstyps wie die Basisregion 28 ist am Boden ausgebildet, und Source-Regionen 30 befinden sich an den gegenüberliegenden Seitenwänden jeder Vertiefung 32. Gemäß einem Aspekt der Erfindung wird eine Schicht aus Ti oder TiSi2 über den Seitenwänden und der Bodenfläche jeder Vertiefung 32 ausgebildet, um Schichtwiderstand zu reduzieren.
  • In der ersten Ausgestaltung der vorliegenden Erfindung beinhaltet jede Schottky-Region 12 eine Schottky-Sperre 40. Die Schottky-Sperrschicht 40 besteht vorzugsweise aus TiSi2, aber es können auch andere geeignete Sperrmaterialien eingesetzt werden, ohne vom Wesen der vorliegenden Erfindung abzuweichen. Die Schottky-Sperre 40 ist über der Mesa 36 mit zwei auf beiden Seiten davon angeordneten Gräben 38 ausgebildet. Die Seitenwände jedes Grabens 38 sind mit Gatteroxid 22 ausgekleidet und der Boden jedes Grabens 38 hat bei Bedarf eine dicke Oxidschicht 24. In der ersten Ausgestaltung der vorliegenden Erfindung wird eine Schottky-Sperre 40 über der Mesa und in Schottky-Kontakt mit dieser, ein Abschnitt der Seitenwände der Mesa 36 und der Oberseite von leitendem Material 26 in jedem Graben 38 ausgebildet. Es ist von Vorteil, wenn die Schottky-Sperre 40 bis zu den Seitenwänden der Mesa 36 verläuft, weil dadurch die aktive Schottky-Fläche vergrößert wird. Es ist zu bemerken, dass Schottky-Regionen 12 in einem Halbleiterbauelement gemäß der ersten Ausgestaltung der vorliegenden Erfindung nicht auf eine Mesa 36 beschränkt sind.
  • Gemäß einem Aspekt der Erfindung beinhaltet das Halbleiterbauelement 10 die Kontaktschicht 42, die über die Oberseite des Chips verläuft und sich mit der Schottky-Sperre 40 und den Source-Regionen 30 (durch an den Seitenwänden der Vertiefung 32 ausgebildete TiSi2-Schichten) in elektrischem Kontakt befindet. Die Kontaktschicht 42 dient somit als Source-Kontakt für das Feldeffektbauelement und als Schottky-Kontakt für das Schottky-Bauelement in einem Halbleiterbauelement gemäß der vorliegenden Erfindung. Es ist zu bemerken, dass die Kontaktschicht 42 vom leitenden Material 26 in Gräben 20 durch Isolationsstopfen 44 isoliert ist, die vorzugsweise aus einem Niedertemperaturoxid wie TEOS bestehen. Gemäß der bevorzugten Ausgestaltung der vorliegenden Erfindung besteht die Kontaktschicht 42 aus Al, AlSi oder AlSiCu.
  • Das Halbleiterbauelement 10 beinhaltet auch eine Terminierungsstruktur 48, die (siehe 1) die aktive Fläche (die Fläche beinhaltet das Schottky-Bauelement und das Feldeffektbauelement) umgibt. Die Terminierungsstruktur 48 beinhaltet die Feldoxidschicht 52, die über dem Boden und der Seitenwand der tiefen Vertiefung 50 ausgebildet ist sowie die über der Feldoxidschicht 52 befindliche Polysiliciumschicht 54. Die tiefe Vertiefung 50 ist um die aktive Region im Halbleiterbauelement 10 ausgebildet und verläuft bis zu einer Tiefe unterhalb der Basisregion 28 und vorzugsweise unterhalb der Tiefe der Gräben 20 und 38. Die Terminierungsstruktur 58 beinhaltet ferner eine Niedertemperaturoxidschicht 56, bei der es sich um TEOS oder dergleichen handeln kann, über der Polysiliciumschicht 54 angeordnet, sowie einen Terminierungskontakt 58, der über der Niedertemperaturoxidschicht 56 angeordnet und durch das Zugangsloch 57 in der Niedertemperaturoxidschicht 56 elektrisch mit der Polysiliciumschicht 54 verbunden ist.
  • Darüber hinaus beinhaltet das Halbleiterbauelement 10 einen Bodenkontakt 46, der sowohl als Drain-Kontakt für das Feldeffektbauelement als auch als zweiter Kontakt für das Schottky-Bauelement dient. Der Bodenkontakt 46 kann jede geeignete leitende Struktur wie z. B. eine konventionelle Trimetallstruktur beinhalten.
  • Nachfolgend wird das Verfahren zum Herstellen des Bauelementes 10 beschrieben.
  • Zunächst mit Bezug auf 3, beginnend mit Chip 8, wird eine dünne Schicht (z. B. 23 nm) aus Kontaktstellenoxid 60 auf einer Hauptfläche des Chips 8 aufwachsen gelassen. Als Nächstes wird eine relativ dickere (z.B. 120 nm) Si3N4-Schicht 62 über der Kontaktstellenoxidschicht 60 aufgetragen. Eine Fotoresistschicht 64 wird dann über die Si3N4-Schicht 62 aufgebracht und mit Fotolithografie wird die tiefe Vertiefung 50 im Chip 8 definiert.
  • Als Nächstes mit Bezug auf 4, die Schicht aus Fotoresist 64 wird entfernt und eine Feldoxidschicht 66 wird über der Seitenwand und dem Boden der tiefen Vertiefung 50 aufwachsen gelassen. Als Nächstes wird eine Fotoresistschicht 68 aufgebracht und durch Fotolithografie verarbeitet, um Fenster 70 über gewählten Abschnitten der Oberseite des Chips 8 auszubilden. Als Nächstes werden Dotierungsatome des dem Leitfähigkeitstyp des Chips 8 entgegengesetzten Leitfähigkeitstyps in der Oberseite des Chips 8 durch Fenster 70, der Si3N4-Schicht 62 und dem Kontaktstellenoxid 60 implantiert und bis zu einer gewünschten Tiefe diffusionsdotiert, um lateral beabstandete Basisregionen 28 zu bilden. Vor der Diffusionsdotierung wird die Fotoresistschicht 68 entfernt.
  • Als Nächstes mit Bezug auf 5, Gräben 20, 38 werden bis zu einer Tiefe unterhalb der Basisregion 28 im Chip 8 beispielsweise durch Fotolithografie und Ätzen ausgebildet. Als Nächstes wird von der letzteren fotolithografischen Verarbeitung eventuell verbliebenes Fotoresistmaterial entfernt und die dicke Oxidschicht 24 am Boden und die Gateoxidschicht 22 an den Seitenwänden jedes Grabens werden wie folgt ausgebildet.
  • Zunächst wird eine Opferoxidschicht aufwachsen gelassen und von den Seitenwänden und vom Boden der Gräben 20, 38 entfernt. Als Nächstes wird eine Kontaktstellenoxidschicht über den Seitenwänden und dem Boden der Gräben 20, 38 aufwachsen gelassen, gefolgt vom Aufbringen einer Schicht aus Si3N4 über der Kontaktstellenoxidschicht. Si3N4 am Boden jedes Grabens 20, 38 wird dann durch Trockenätzen entfernt und der Boden jedes Grabens 20, 38 wird zur Bildung einer dicken Oxidschicht 24 am Boden jedes Grabens 20, 38 weiter oxidiert. Als Nächstes wird der restliche Teil des Si3N4 von den Seitenwänden der Gräben 20, 38 entfernt und Gateoxidschichten 22 werden an den Seitenwänden der Gräben aufwachsen gelassen.
  • Danach wird eine Schicht aus Polysilicium aufgebracht, um die Gräben 20, 38 zu füllen. Die Polysiliciumschicht wird dann weggeätzt, so dass jeder Graben 20, 38 wenigstens teilweise mit Polysilicium gefüllt und die Polysiliciumschicht 54 über der Feldoxidschicht 52 bleibt. Das in jedem Graben 20, 38 verbleibende Polysilicium bildet ein leitendes Material 26 wie oben beschrieben. Die Oberseite jedes leitenden Materials 26 kann als Nächstes wie durch die gestrichelten Linien in 5 angedeutet oxidiert werden.
  • Nun mit Bezug auf 6 der Rest der Si3N4-Schicht 62 wird als Nächstes durch Nassätzen entfernt und die Fotoresistschicht 72 wird aufgetragen. Die Fotoresistschicht 72 wird dann geätzt, so dass eine Fläche 74 auf der Oberseite des Chips 8 exponiert ist. Die Fläche 74 wird zum Ort der aktiven Fläche für das Feldeffektbauelement, wie man später sehen wird. Source-Dotierungsmittel derselben Leitfähigkeit wie die der epitaktischen Schicht 18 (entgegengesetzt zur Basisschicht 28) werden dann in die Fläche 74 implantiert, um die gegendotierte Region 76 in der Basisregion 28 zu bilden. Es ist zu bemerken, dass ein Teil der Fotoresistschicht 72 über der Mesa 36 und den Gräben 38 daneben während der Implantation der Source-Dotierungsmittel verbleibt. Die Fotoresistschicht 72 wird dann entfernt (das Entfernen ist durch gestrichelte Linien angedeutet) und TEOS 56 wird über die gesamte Oberfläche der Struktur aufgebracht.
  • Nun mit Bezug auf 7, mittels Fotolithografie werden Vertiefungen 32 im Chip 8 bis zu einer Tiefe unterhalb der gegendotierten Region 76 gebildet, so dass Isolationsstopfen 44 (aus TEOS 56) über der Oberseite der Gräben 20, 38 verbleiben. Isolationsstopfen 44 werden vorzugsweise so geätzt, dass sie konisch zulaufende Seitenwände haben. Als Nächstes wird eventuell verbleibendes Fotoresist entfernt und Source-Dotierungsmittel werden in einem Diffusionsdotierschritt zur Bildung von Source-Regionen 30 eingebaut. Dotierungsmittel desselben Leitfähigkeitstyps wie die Basisregion 28 werden dann am Boden jeder Vertiefung 32 implantiert und zur Bildung von hochleitenden Regionen 34 eingebaut.
  • Wieder mit Bezug auf 2, der Isolationsstopfen 44 über der Mesa 36 und den Gräben 38 daneben wird fotolithografisch entfernt. Nach dem Fotolithografieschritt eventuell verbleibendes Fotoresist wird dann entfernt und eine Schicht aus Titan wird aufgebracht, und die Titansilicidsperre entsteht durch schnelles thermisches Ausheilen (RTA). Unreagiertes Titan wird dann von der Oberseite der Isolationsstopfen 44 und der TEOS-Schicht 56 entfernt, und eine AL-Schicht wird aufgebracht und zur Bildung der Kontaktschicht 42 gesintert. Zum Erhalten des Bauelementes 10 werden der Rückkontakt 46 und der Gatterkontakt 6 (1) mit einer beliebigen konventionell bekannten Technik ausgebildet.
  • Gemäß 8 ist das Bauelement 78 gemäß der zweiten Ausgestaltung der vorliegenden Erfindung in jeder Hinsicht dem Bauelement 10 ähnlich, mit der Ausnahme, dass die Schottky-Region 12 des Bauelementes 78 eine Schottky-Sperre 80 beinhaltet, die im Gegensatz zur Schottky-Sperre 40 des Bauelementes 10 nur mit der Oberseite der Mesa 36 Kontakt erhält und nicht bis zu den Seitenwänden der Gräben 38 und dem Polysilicium in den Gräben 38 verläuft.
  • Das Verfahren zur Herstellung des Bauelementes 78 gemäß der zweiten Ausgestaltung hat weniger Maskierungsschritte als das Verfahren zur Herstellung des Bauelementes 10 gemäß der ersten Ausgestaltung und wird in dem oben mit Bezug auf die 3–5 beschriebenen Verfahren in Kombination mit den folgenden zusätzlichen Schritten durchgeführt.
  • Als Nächstes mit Bezug auf 9, im Gegensatz zu dem oben für die Herstellung von Bauelement 10 (erste Ausgestaltung) dargelegten Verfahren wird die Si3N4-Schicht 62 nach der Bildung des leitenden Materials 26 (d. h. dem Auftragen des Polysiliciums in den Gräben 20) nicht entfernt. Stattdessen wird, ohne die Si3N4-Schicht 62 zu entfernen, eine TEOS-Schicht 56 (durch gestrichelte Linien dargestellt) aufgebracht und verdichtet. Als Nächstes wird das TEOS 56 fotolithografisch entfernt (der entfernte Abschnitt ist durch gestrichelte Linien angedeutet), bis Si3N4 62 exponiert ist, so dass die Isolationsstopfen 44 zurückbleiben. Es ist zu bemerken, dass ähnlich wie bei der Verarbeitung des Bauelementes 10 (erste Ausgestaltung), eine TEOS-Schicht 56 im Terminierungsbereich zurückbleibt.
  • Als Nächstes mit Bezug auf 10, das verbleibende Si3N4 wird durch Nassätzen entfernt, und eine zweite TEOS-Schicht 82 (durch gestrichelte Linien angedeutet) wird aufgetragen. Dann werden isolierte Abstandshalter 84 an den Seitenwänden der Isolationsstopfen 44 durch anisotropes Ätzen der zweiten TEOS-Schicht 82 ausgebildet. Der letztere Ätzschritt wird so lange fortgesetzt, bis wenigstens die Oberseite des Chips 8 freiliegt.
  • Als Nächstes werden mit Hilfe einer Source-Maske 33 Source-Dotierungsmittel in einem Winkel implantiert. Dann werden mit einem beliebigen geeigneten Ätzverfahren Vertiefungen 32 in der Oberseite des Chips 8 ausgebildet. Wieder mit Bezug auf 8, Dotierungsmittelatome desselben Leitfähigkeitstyps wie dem der Basisregion 28 werden durch die existierende Source-Maske 33 am Boden jeder Aussparung 32 implantiert und danach zusammen mit den Source-Dotierungsmitteln zum Bilden jeweils der hochleitenden Regionen 34 und der Source-Regionen 30 eingebaut. Als Nächstes wird die Source-Maske 33 entfernt und nach einem Reinigungsschritt wird eine Ti-Schicht aufgebracht, einer Silicidierung unterzogen und auf geeignete Weise geätzt, um die Schottky-Sperre 80 über der Oberseite der Mesa 36 und TiSi2 über den Oberflächen der Vertiefungen 32 auszubilden. Kontakt 42 und Bodenkontakt 46 werden dann auf die oben mit Bezug auf das Bauelement 10 beschriebene Weise gebildet.
  • Mit Bezug auf 11, das Bauelement 86 gemäß der dritten Ausgestaltung der vorliegenden Erfindung beinhaltet alle Merkmale des Bauelementes 10 (erste Ausgestaltung) und des Bauelementes 78 (zweite Ausgestaltung), mit der Ausnahme, dass die Schottky-Region 12 des Bauelements 86 nicht über oder auf einer Mesa neben zwei lateral beabstandeten Gräben ausgebildet sind. Stattdessen beinhaltet die Schottky-Region 12 im Bauelement 86 eine Schottky-Sperrschicht 40, die über der Oberseite einer Region in der epitaktischen Schicht 18 ausgebildet ist, die nicht gegendotiert wurde. Es ist zu bemerken, dass die Basisregion 28 in der Nähe der Schottky-Region 12 des Bauelementes 86 vertieft und relativ zum Rest der Basisregion 28 höher dotiert wird (Regionen 92), um die elektrische Feldbelastung zu reduzieren und die Durchbruchspannung zu erhöhen. Es ist auch zu bemerken, dass gegendotierte Regionen 90 lateral voneinander beabstandet sind und jeweils an einem lateralen Rand davon eine Region 92 aufweisen, die tiefer in die epitaktische Schicht 18 verläuft und relativ zum Rest der gegendotierten Regionen 90 höher dotiert ist.
  • Das Bauelement 86 gemäß der dritten Ausgestaltung der vorliegenden Erfindung wird mit dem folgenden Verfahren hergestellt.
  • Zunächst mit Bezug auf 12, eine Oxidschicht wird über der Oberseite des Chips 8 ausgebildet. Als Nächstes werden durch Fotolithografie und Ätzen Abschnitte der Oxidschicht entfernt, um Fenster 89 in der Oxidschicht zu öffnen, um eine Oxidschicht 88 (durchgezogene Linie) und eine Oxidschicht 92a (gestrichelte Linie) zu bilden und einen Teil der Oberseite der epitaktischen Schicht 18 im Bereich des Fensters 89 zu exponieren. Durch Implantieren durch das Fenster 89 werden gegendotierte Regionen 92 in der epitaktischen Schicht 18 gebildet. Dann wird eine Fotoresistschicht über der Oxidschicht 88 gebildet und die Oxidschicht 92a wird entfernt, um einen Teil der Oberseite der epitaktischen Schicht 18 zu exponieren. Unter Verwendung der Oxidschicht 88 (nicht durch Fotolithografie und Ätzen entfernt) als Maske werden gegendotierte Regionen 90 in der epitaktischen Schicht 18 ausgebildet. Danach werden Source-Dotierungsmittel mit der Oxidschicht 88 als Maske in den gegendotierten Regionen 90 implantiert. Es ist zu bemerken, dass Source-Dotierungsmittel bis zu einer Tiefe implantiert werden, die geringer ist als die Tiefe der gegendotierten Regionen 90. Es ist auch zu bemerken, dass gegendotierte Regionen 90 mit gegendotierten Regionen 92 wie in 12 gezeigt gemischt werden. Die Regionen 92 verlaufen tiefer in die epitaktische Schicht 18 als die Regionen 90 und verlaufen durch einen Einbauschritt lateral bis zu Bereichen unterhalb der Oxidschicht 88.
  • Mit Bezug auf 13, vorzugsweise werden gegendotierte Regionen 90 und Source-Dotierungsmittel enthaltende Regionen in einer Diffusionsdotierung zur Bildung von Basisregion 28 und Source-Regionen 30 eingebaut. Dann werden Gräben 20 durch Fotolithografie gebildet, um die in 13 gezeigte Struktur zu erhalten.
  • Bezugnehmend auf 14, eine Oxidschicht 94 wird auf der in 13 gezeigten Struktur aufwachsen gelassen, einschließlich Seitenwänden und Boden von jedem Graben 20. Es ist zu bemerken, dass das Verfahren so modifiziert werden kann, dass Gräben 20 mit dicken Oxidböden ähnlich dem Bauelement 10 (erste Ausgestaltung) und dem Bauelement 78 (zweite Ausgestaltung) erhalten werden können. Nach dem Bilden der Oxidschicht 94 wird eine Schicht aus Polysilicium aufgebracht und dann genügend geätzt (zusammen mit eventuellem darunter liegendem Oxid), um jeden Graben 20 teilweise mit Polysilicium (leitendes Material 26) gefüllt zu lassen, das als Gatterelektrode dient.
  • Als Nächstes mit Bezug auf 15, dann wird der Rest der Oxidschicht 88 entfernt und eine TEOS-Schicht 96 (durch gestrichelte Linien dargestellt) wird dann wie in 14 gezeigt über der Struktur aufgebracht. Als Nächstes werden Öffnungen 98 (durch vertikale durchgezogene Linien angedeutet) in der TEOS-Schicht 96 geöffnet, um bestimmte Abschnitte der Oberseite der epitaktischen Schicht 18 freizulegen, und diese Abschnitte werden zum Erzeugen von Vertiefungen 32 geätzt. Danach werden Dotierungsmittel desselben Leitfähigkeitstyps wie die Basisregion 28 am Boden jeder Vertiefung 32 implantiert und in einer Diffusionsdotierung zur Bildung von hochleitenden Regionen 34 eingebaut. Dann werden Isolationsstopfen 44 durch Entfernen von gewählten TEOS-Abschnitten 96 (entfernte Abschnitte sind durch gestrichelte Linien angedeutet) beispielsweise durch Fotolithografie ausgebildet.
  • Wieder mit Bezug auf 11, eine Ti-Schicht wird über der in 15 gezeigten Struktur beispielsweise durch Sputtern aufgebracht und dann zur Bildung von TiSi2 ausgeheilt, das als Sperrschichtmaterial für die Schottky-Sperre 40 über dieser Region der epitaktischen Schicht 18 zwischen lateral beabstandeten Basisregionen 28 dient. Es ist zu bemerken, dass TiSi2 auch über die Seitenwände und den Boden jeder Vertiefung 32 verlaufen kann. Als Nächstes wird überschüssiges TiSi2 von der Oberseite der Isolationsstopfen 44 entfernt und die Kontaktschicht 42 wird aufgesputtert. Dann wird der Bodenkontakt 46 über den Boden des Chips 8 aufgebracht, um das Bauelement 86 gemäß der dritten Ausgestaltung der vorliegenden Erfindung zu bilden.

Claims (9)

  1. Halbleiterbauelement (10), das Folgendes umfasst: einen Chip (8), in dem ein Halbleiterschaltbauelement und ein Schottky-Bauelement ausgebildet sind, wobei das genannte Halbleiterschaltbauelement eine Mehrzahl von Gräben (20) beinhaltet, die jeweils ein Paar gegenüberliegender Seitenwände und eine Bodenwand beinhalten und die jeweils von einer Oberseite des genannten Chip (8) bis zu einer Driftregion im Körper des genannten Chip (8) verlaufen, wobei Kanalregionen eines ersten Leitfähigkeitstyps in dem genannten Chip (8) ausgebildet und neben den Seitenwänden der genannten Gräben (20) angeordnet sind, wobei eine Gateoxidschicht an jeder Seitenwand eines Grabens (20) neben einer jeweiligen Kanalregion angeordnet ist, wobei ein leitendes Gatematerial in den genannten Gräben (20) enthalten und von den genannten Kanalregionen durch die genannten Gateoxidschichten isoliert sind, und wobei Regionen eines zweiten Leitfähigkeitstyps, der dem Leitfähigkeitstyp der genannten Kanalregion entgegengesetzt ist, jeweils an einer Seitenwand eines jeweiligen Grabens (20) angeordnet sind und jeweils von der Oberseite des genannten Chip (8) bis zu einer jeweiligen Kanalregion verlaufen; wobei das genannte Schottky-Bauelement eine Schottky-Sperre (40) über und in Schottky-Kontakt mit einem Teil der Oberseite des genannten Chip (8) beinhaltet; und wobei ein erster Kontakt in Kontakt mit der genannten Schottky-Sperre (40) und den genannten Regionen des genannten zweiten Leitfähigkeitstyps ist; durch eine Terminierungsstruktur (48), die Folgendes umfasst: eine in dem genannten Chip (8) bis zu einer Tiefe unterhalb von der der genannten Kanalregion ausgebildete Vertiefung (50), eine über den Hauptflächen der Vertiefung (50) ausgebildete erste Isolationsschicht, eine über der ersten Isolationsschicht ausgebildete leitende Schicht, eine zweite über der genannten leitenden Schicht ausgebildete Isolationsschicht und einen über der genannten zweiten Isolationsschicht ausgebildeten Terminierungskontakt (58), wobei der genannte Terminierungskontakt (58) in elektrischem Kontakt mit der genannten leitenden Schicht durch die genannte zweite Isolationsschicht hindurch ist, wobei das genannte Schottky-Bauelement ferner eine Mesa (36) mit einem auf beiden Seiten davon ausgebildeten Graben (38) umfasst, wobei jeder Graben (38) eine Isolationsschicht hat, die an seinen Seitenwänden und am Boden ausgebildet ist und ein leitendes Materialenthält, und wobei die genannte Schottky-Sperre (40) über die genannten Seitenwände im oberen Bereich der genannten Gräben verläuft.
  2. Halbleiterbauelement nach Anspruch 1, ferner umfassend einen zweiten Kontakt in Kontakt mit einer Hauptfläche des genannten Chip (8) auf einer Chiprückseite gegenüber dem genannten ersten Kontakt.
  3. Halbleiterbauelement nach Anspruch 1, wobei das genannte Halbleiterschaltbauelement ein MOSFET ist.
  4. Halbleiterbauelement nach Anspruch 1, wobei die genannte Schottky-Sperre (40) TiSi2 umfasst.
  5. Halbleiterbauelement nach Anspruch 1, wobei die genannte Schottky-Sperre (40) über einer Hauptfläche einer in dem genannten Chip (8) ausgebildeten Mesa angeordnet ist.
  6. Halbleiterbauelement nach Anspruch 1, ferner umfassend eine hochleitende Region derselben Leitfähigkeit wie die genannte Kanalregion, die zwischen jedem Paar der genannten Regionen des genannten zweiten Leitfähigkeitstyps und in Kontakt mit dem genannten ersten Kontakt angeordnetist.
  7. Halbleiterbauelement nach Anspruch 6, wobei die genannte hochleitende Region sich am Boden einer Aussparung in dem genannten Chip (8) befindet.
  8. Halbleiterbauelement nach Anspruch 1, wobei jeder der genannten Gräben eine dicke Oxidschicht an seinem Boden aufweist.
  9. Halbleiterbauelementnach Anspruch 1, wobei die Terminierungsstruktur (48) in eine Tiefe unterhalb der Mehrzahl der Gräben (20) reicht.
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