JP3932890B2

JP3932890B2 - 半導体装置の製造方法

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Publication number: JP3932890B2
Application number: JP2001396036A
Authority: JP
Inventors: 善彦尾関; 好文岡部; 規仁戸倉
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-12-27
Filing date: 2001-12-27
Publication date: 2007-06-20
Anticipated expiration: 2021-12-27
Also published as: JP2003197911A

Description

【０００１】
【発明の属する技術分野】
本発明は、外周耐圧構造部を有する半導体装置の製造方法に関するもので、ＭＯＳＦＥＴ、ＩＧＢＴなどのパワー素子の製造方法に適用して好適である。
【０００２】
【従来の技術】
図４に従来の絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記す）素子を有する半導体装置の断面構造の一例を示す。図４の左側部分は複数の半導体素子が構成されているセル部の一部分であり、図４の右側部分はセル部の外周にＩＧＢＴの耐圧を向上させる為の手段が形成された外周耐圧構造部の一部分である。
【０００３】
図４のＩＧＢＴは、主表面と裏面を有するｐ⁺型基板１の主表面上にｎ^-型層２が形成されており、ｎ^-型層２の表層部のうち、セル部では第１ｐ型ウェル３が形成されており、外周耐圧構造部では第２ｐ型ウェル１２’が形成されている。そして、セル部では、第１ｐ型ウェル３よりも接合深さが浅く、また、第１ｐ型ウェル３と重なるようにｐ型ベース領域４が形成され、このｐ型ベース領域４の表層部にｎ⁺型ソース領域５が形成されている。そして、このｎ⁺型ソース領域５とｎ^-型層２とに挟まれたｐ型ベース領域４をチャネル領域とし、この上に絶縁膜としてのゲート絶縁膜６を介してゲート電極７が設けられている。
【０００４】
また、ｎ⁺型ソース領域５とｐ型ベース領域４との上には、これと電気的に接続されたエミッタ電極８が設けられ、さらに、層間絶縁膜１０に絶縁分離されて、ゲート電極８の上にもエミッタ電極８が延設されている。そして、ｐ⁺型基板１の裏面側にコレクタ電極１１が設けられている。
【０００５】
このように、ｎ⁺型ソース領域５とｐ型ベース領域４とを有し、ｐ型ベース領域４及びｎ⁺型ソース領域５の上のエミッタ電極８と、ｐ型ベース領域４の上のゲート電極８とを有する構造を１セルとして、セル部は、これらが複数設置された構成となっている。
【０００６】
一方、外周耐圧構造部では、ｎ^-型層２の表層部に第２ｐ型ウェル１２’が形成され、耐圧向上のために電界緩和用のｐ型領域４’が第２ｐ型ウェル１２’の外側に重なって形成されている。そして、第２ｐ型ウェル１２’のセル部側の上にエミッタ電極８が延設されており、第２ｐ型ウェル１２’とエミッタ電極８とが電気的に接続している。また、この第２ｐ型ウェル１２’のうち、セル部から離れた側の上には絶縁膜としてのＬＯＣＯＳ酸化膜１３が形成され、さらにこのＬＯＣＯＳ酸化膜１３上にフィールドプレート１４が形成されている。そして、フィールドプレート１４の周りに酸化膜１５が形成され、その上に層間絶縁膜１０が形成された構成となっている。
【０００７】
この外周耐圧構造部に形成された第２ｐ型ウェル１２’はいくつかの役割を有しており、例えば、ブレークダウン時に発生するセル部以外のキャリアの吸入口や、誘導負荷遮断時等の残留キャリアの吸入口として働くように設置され、キャリアがセル部に集中して破壊されてしまうのを防止したり、また、外周部側の半導体素子に集まる電界を緩和させる等の役割がある。
【０００８】
なお、一般的な外周耐圧構造部では、この第２ｐ型ウェル１２’だけではなく、この他にガードリング構造、ツェナーダイオード等の高耐圧化の手段が設けられているものもある。
【０００９】
【発明が解決しようとする課題】
このようなＩＧＢＴ素子に高いサージ電圧が印加されたり、大きなサージ電流が流れると、セル部では図４のａ点において、外周耐圧構造部では主にｂ点においてブレークダウンが生じ、ａ点では電流Ｉ１’が、ｂ点では電流Ｉ２’が図中の矢印のように流れる。
【００１０】
このとき、セル部に流れる電流Ｉ１’は、セル部のチップ占有面積が大きいことから、各セル領域で分散され均一に流れる。しかし、外周耐圧構造部では、外周耐圧構造部のチップ占有面積が小さく、さらにセル部の周辺からも電流が集まる為に電流Ｉ２’の電流密度は電流Ｉ１’よりも高くなる。この為、第２ｐ型ウェル１２’に熱が発生し、第２ｐ型ウェル１２’中のＳｉが溶融するなどの問題が発生する。
【００１１】
上記の問題を解決する方法として、第２ｐ型ウェル１２’のキャリア濃度を下げることにより抵抗を増加させ、電流Ｉ２’を減少させる方法が考えられるが、一般的なＩＧＢＴの製造工程では、第１ｐ型ウェル３と第２ｐ型ウェル１２’とをイオン注入法により同時に形成しており、第２ｐ型ウェル１２’のキャリア濃度を下げるために、異なるドーズ量にて第１ｐ型ウェル３と第２ｐ型ウェル１２’とを別々に形成すると、工程数が増加してしまうので好ましくない。また、ドーズ量を減少させて第１ｐ型ウェル３と第２ｐ型ウェル１２’とを同時に形成すると、第１ｐ型ウェル３のキャリア濃度が低減されるためにセル部のラッチアップ耐量が低下してしまうという問題が発生する。
【００１２】
本発明は上記点に鑑みて、セル部の第１ウェルのキャリア濃度を低減させることなく、外周耐圧構造部の第２ウェルの抵抗を増加させることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、主表面上に第１導電型の半導体層（２）を有する半導体基板（１）を用意する工程と、第１導電型の半導体層（２）の表層部のうち、セル部では第２導電型の第１ウェル（３）を形成し、外周耐圧構造部では第２導電型の第２ウェル（１２）を形成する工程と、半導体層（２）の表面上に絶縁膜（６、１３）を形成する工程と、絶縁膜上のうち、セル部のチャネル形成予定領域上にゲート電極（７）を形成すると共に、外周耐圧構造部にフィールドプレート（１４）を形成する工程と、第１ウェル（３）よりも接合深さが浅く、該第１ウェルと重なった第２導電型のベース領域（４）を形成する工程と、ベース領域（４）の表層部に第１導電型のソース領域（５）を形成する工程と、ソース領域（５）と電気的に接続する第１金属電極（８）を形成すると共に、第２ウェル（１２）と電気的に接続する第２金属電極（８）を形成する工程と、半導体基板（１）の裏面に該半導体基板（１）と電気的に接続する第３金属電極（１１）を形成する工程とを有し、第２ウェル（１２）を形成する工程では、第２ウェルの形成予定領域において、複数の開口している領域が離間して形成されたマスクを使用してイオン注入することで複数のウェル（１２ａ）を互いに離間するように形成し、その後に熱処理をして、複数のウェルを拡散させ、該複数のウェルの隣り合うもの同士を接続させることにより、複数のウェルのうち、イオン注入がなされた領域に相当するキャリア濃度が高い複数の領域の間に、拡散によって形成されたキャリア濃度が低い領域を配置させる工程と、第２ウェル（１２）の表層部をエッチングすることで該第２ウェル（１２）の表層部のキャリア濃度を低減させる工程とを行うことを特徴とする。
【００１４】
このように、請求項１に記載の発明では、複数のウェルのうち、イオン注入がなされた領域に相当するキャリア濃度が高い複数の領域の間に、拡散によって形成されたキャリア濃度が低い領域を配置させる工程を行って、キャリア濃度が高い複数の領域の間に、キャリア濃度が低い領域が設置されている構成の第２ウェルを形成する。このため、第２ウェルは、抵抗が小さな領域の間に抵抗が大きな領域が存在することになり、キャリア濃度が高い領域のみで構成された第２ウェルを形成する場合と比較して、第２ウェルの抵抗を全体的に増加させることができる。
さらに、請求項１に記載の発明では、第２ウェル（１２）の表層部をエッチングすることで該第２ウェル（１２）の表層部のキャリア濃度を低減させる工程を行うので、第２ウェルのうち、イオン注入された領域に相当するキャリア濃度が高い領域のキャリア濃度も低下させることができ、第２ウェルの抵抗をより多く増加させることができる。
【００１５】
従って、セル部の第１ウェルのキャリア濃度を低減させることなく、第２ウェルの抵抗を増加させることができる。これにより、ブレークダウン時に第２ウェルに流れ込む電流を制限し、この部位の電流密度を低下させることができる。そして、電流密度の過大による熱の発生を抑制し、第２ウェル中のＳｉの溶融などを防止することができる。
【００１８】
また、請求項２に示すように、前記第２ウェルを形成する工程では、少なくともセル部から外側に向かう方向で離間して形成されている複数の開口している領域を有するマスクを使用することで、少なくともセル部から外側に向かう方向に互いに離間するように前記複数のウェルを形成することもできる。
【００１９】
このようにすれば、第２ウェルの抵抗をセル部から外側に向かう方向で増加させることができる。これにより、ブレークダウン時に外周耐圧構造部の第２ウェルに流れ込む電流を効果的に制限することができる。
【００２２】
また、請求項３に示すように、セル部の第１ウェルと外周耐圧構造部の第２ウェルとを同時に形成した後に、第２ウェルの表層部をエッチングする工程を追加すれば、セル部の第１ウェルのキャリア濃度を低減させることなく、第２ウェルの表層部のキャリア濃度を低減させることができる。これによってもブレークダウン時に外周耐圧構造部の第２ウェルに流れ込む電流を制限することができる。
【００２３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２４】
【発明の実施の形態】
（第１実施形態）
本発明の第１実施形態を適用した半導体装置の部分断面図を図１（ａ）に示す。この図は、この半導体装置に形成されるＩＧＢＴ素子のセル部の一部分及び外周耐圧構造部の一部分を示している。なお、先に説明した図４の従来の半導体装置と同じ箇所は同じ番号を記しているので説明を省略し、従来の構造と異なる部分について主に説明する。
【００２５】
図１（ａ）の半導体装置は、半導体基板としてｐ⁺型基板１を用いている。この主表面上に形成されたｎ^-型層２（半導体層２）の表層部のうち、紙面右側の外周耐圧構造部に形成された第２ｐ型ウェル１２は、複数のｐ型ウェル１２ａによって構成されている。この複数のｐ型ウェル１２ａは、例えば、幅が約６μｍでセル部から外側に向かう方向（紙面左右方向）に並べられ、複数のｐ型ウェル１２ａの隣り合うもの同士が約２μｍ重なり合っている。そして、ｐ型ウェル１２のセル部から離れた側にｐ型領域４’が形成されている。
【００２６】
図１（ａ）中のＡ−Ａ’間のキャリア濃度分布図を図１（ｂ）に示す。実線が本実施形態での第２ウェル１２近傍のキャリア濃度であり、点線が参考として示した従来構造（図４）の同部位でのキャリア濃度である。本実施形態では、複数の各ｐ型ウェル１２ａの中央部のキャリア濃度は従来と同じであるが、これらが重なり合っている部分のキャリア濃度は従来よりも低くなっており、すなわち、抵抗が増加している。
【００２７】
このように第２ｐ型ウェル１２の表層部がセル部から外側に向かう方向において、キャリア濃度が従来と同じように高い領域とそれよりも低い領域とが交互に配置されている。すなわち、従来と同様に抵抗が小さい領域と従来よりも抵抗が大きな領域とが交互に配置されている。このため、第２ｐ型ウェル１２は全体として従来構造よりもセル部から外側に向かう方向において抵抗が増加している。このことから、ブレークダウン時に外周耐圧構造部の第２ｐ型ウェル１２に流れ込む電流を制限することができ、電流密度の過大による熱の発生を抑制し、第２ｐ型ウェル１２中のＳｉの溶融などを防止することができる。
【００２８】
図２（ａ）〜（ｄ）に図１（ａ）に示す半導体装置の製造工程を示し、以下図２（ａ）〜（ｄ）に基づいて製造方法を説明する。
【００２９】
図２（ａ）に示す工程では、表面と裏面とを有するｐ⁺型基板１（図示なし）を用意し、このｐ⁺型基板１の表面の上にｎ^-型層２を形成し、このｎ^-型層２の上にパッド酸化膜２０を形成する。その上にフォトリソグラフィ工程により、フォトレジスト（図示なし）を選択的に配置した後、これをマスクとして、パッド酸化膜２０をスルー膜としたイオン注入を行い、セル部の第１ｐ型ウェル３と外周耐圧構造部の複数のｐ型ウェル１２ａを同時に形成する。
【００３０】
図３（ａ）は、イオン注入工程にて、第１ｐ型ウェル３と複数のｐ型ウェル１２ａを形成するときに使用するマスクのパターンの一部を示したものである。なお、ハッチングがされている領域がマスクとなる領域である。
【００３１】
この図は半導体基板の上から見た図であり、紙面左側がセル部でのパターンであり、紙面右側が外周耐圧構造部でのパターンである。
【００３２】
イオン注入工程では、この図に示すように、例えば、セル部では、幅が約５．５μｍで複数の開口部が約３４μｍの間隔でストライプ状に形成され、外周耐圧構造部では、幅が約１．５μｍでセル部の外周に沿った方向に開口した６つの開口部が、約１０μｍの間隔でストライプ状に形成されているマスクを使用する。そして、例えば、不純物としてｐ型不純物であるボロンをドーズ量２．０×１０¹⁵ｃｍ^-2、イオン注入エネルギー６０ｋｅＶで注入している。
【００３３】
このとき、形成された第１ｐ型ウェル３と複数のｐ型ウェル１２ａとは、図２（ａ）に示される断面構造となり、セル部に形成された第１ｐ型ウェルは基板と平行な方向の一方向に延びた形状となり、外周耐圧構造部に形成された複数のｐ型ウェルは基板と平行な方向で外周に沿って延びた形状となる。
【００３４】
また、この時点においては第２ｐ型ウェル１２は複数のｐ型ウェル１２ａが図２（ａ）に示すようにセル部から外側に向かう方向で離間した状態である。
【００３５】
次に、図２（ｂ）に示す工程では、フォトレジストを除去し、選択酸化（ＬＯＣＯＳ酸化）を行う。例えば、パッド酸化膜２０の上にＳｉ₃Ｎ₄膜（図示なし）を形成した後、Ｓｉ₃Ｎ₄膜をパターニングし、その後ＬＯＣＯＳ酸化を行いＬＯＣＯＳ酸化膜１３を形成する。この時、ＬＯＣＯＳ酸化と同時に第１ｐ型ウェル３と複数のｐ型ウェル１２ａを拡散させ、複数のｐ型ウェル１２ａの隣り合うもの同士を接続させる。この拡散により形成される領域のキャリア濃度が例えば２×１０¹⁵ｃｍ^-3程度になるようにする。また、後の工程にてｐ型ウェル１２のセル部から離れた側に重なるようにｐ型領域４’を形成するため、ＬＯＣＯＳ酸化膜１３のうちこの形成予定領域に相当する部分を薄くしておく。
【００３６】
なお、この領域のキャリア濃度は、イオン注入された領域よりもキャリア濃度が低く、かつ、複数のｐ型ウェル１２ａの隣同士が電気的に接続されるようにｎ^-型層２のキャリア濃度よりも高くなるように設定されていれば良い。
【００３７】
このように、拡散させて複数のｐ型ウェル１２ａの隣り合うもの同士を接続させることにより、第２ｐ型ウェル１２の表層部は、セル部から外側に向かう方向で、イオン注入された領域の濃度に相当するキャリア濃度が高い複数の領域と、拡散によって形成された低い領域とが交互に配置された構成となる。すなわち、従来と同様に抵抗が小さい領域と従来よりも抵抗が大きな領域とが交互に配置された構成となる。このため、セル部から外側に向かう方向において第２ｐ型ウェル１２の表層部の抵抗を全体的に従来構造よりも増加させることができる。
【００３８】
これにより、ブレークダウン時に外周耐圧構造部の第２ｐ型ウェル１２に流れ込む電流を制限し、この部位に流れる電流の電流密度を低下させることができる。そして、電流密度の過大による熱の発生を抑制し、第２ｐ型ウェル１２中のＳｉの溶融などを防止することができる。
【００３９】
図２（ｂ）に示す工程では、その後、Ｓｉ₃Ｎ₄膜とパッド酸化膜２０とを除去し、ｎ^-型層２の表面にゲート酸化膜６を形成する。
【００４０】
図２（ｃ）に示す工程では、ゲート酸化膜６の上にｐｏｌｙ−Ｓｉを堆積させ、パターニングを行い、ゲート電極７を形成する。このとき、ＬＯＣＯＳ酸化膜１３上にもｐｏｌｙ−Ｓｉを堆積させフィールドプレート１４を形成する。
【００４１】
図２（ｄ）に示す工程では、熱処理をすることによりゲート電極７及びフィールドプレート１４のそれぞれの周りに酸化膜９、酸化膜１５を形成する。そして、酸化膜９とゲート電極７とをマスクとしたイオン注入を行い、ｐ型ベース領域４を形成する。このときｐ型ベース領域４を形成すると同時に、第２ｐ型ウェル１２のセル部と離れた側（外側）にも、イオン注入により、ｐ型領域４’を形成する。そして、フォトリソグラフィ工程により、ｎ⁺型ソース領域５の形成予定領域を開口したフォトレジスト（図示なし）を利用したイオン注入をし、ｎ⁺型ソース領域５を形成する。その後、ｐ型ベース領域４とｎ⁺型ソース領域５とを熱処理することにより、活性化させる。
【００４２】
そして、フォトレジストを除去し、表面上に層間絶縁膜１０を形成する。その後、第１ｐ型ウェル３及びｎ⁺型ソース領域５と、第２ｐ型ウェル１２と、フィールドプレート１４との上にコンタクトホールを開口させ、これらと電気的に接続するようにコンタクトホール内にコンタクトプラグ（図示なし）を形成する。さらに、コンタクトプラグと層間絶縁膜１０との上に金属膜を蒸着させ、パターニングすることによりエミッタ電極８及びゲート配線層１６を形成する。
【００４３】
なお、ここでは、第１ｐ型ウェル３及びｎ⁺型ソース領域５と電気的に接続した第１金属電極と、第２ｐ型ウェル１２と電気的に接続した第２金属電極とが共通のエミッタ電極８となるように金属膜をパターニングしているが、別々の電極となるように金属膜をパターニングしても良い。
【００４４】
その後、図示しないがｐ⁺型基板の裏面に金属膜を蒸着して、コレクタ電極１１（第３金属電極）を形成することで、本発明の第１実施形態を適用した半導体装置が構成される。
【００４５】
なお、第１ｐ型ウェル３と第２ｐ型ウェル１２とをイオン注入法にて形成する際に使用するマスクの開口部の配置として、図３（ａ）のパターンを採用したが、図３（ｂ）、（ｃ）に示す他のパターンを採用しても良い。
【００４６】
図３（ｂ）に示すように略四角形の開口部を所定間隔で点在するように配置することで、複数のｐ型ウェル１２ａを拡散させてキャリア濃度が低い領域を多く形成することができる。このため、第２ｐ型ウェルの表層部全体の抵抗をより増加させることができる。
【００４７】
しかしながら、図３（ｂ）のように開口部を点在した配置にすると、形成された第２ｐ型ウェルの最外周の部分は、半導体基板の外から見ると、図１（ａ）の第２ｐ型ウェル１２の断面図のように底面に凹凸が存在する構造となる。それにより、この底面に電界が集中しやすくなり、耐圧の低下が起きる可能性がある。そこで、図３（ｃ）のように最も外側（紙面の一番右）の開口部が、第２ｐ型ウェルの外周方向（紙面の上下方向）に沿って連続した開口形状となっているマスクを使用して、第２ウェルの最外周の底面が直線状となるように形成するのが好ましい。
【００４８】
なお、図３（ｂ）、（ｃ）では開口部の形状が略四角形で示しているが、これ以外の円形などの形状でも良い。また、図３（ａ）〜（ｃ）では、各開口部は同じ幅と間隔で形成されているが、互いが異なる幅と間隔で形成しても良い。
【００４９】
また、開口部の幅はイオン注入が可能な限り１．５μｍよりも小さくても良く、開口部の隣との間隔は熱処理をした時に、複数のｐ型ウェル１２ａが拡散して、これらの隣り合うもの同士が重なり合うように設定すれば良い。
【００５０】
なお、図３（ａ）〜（ｃ）のマスクパターンでは、セル部においては、開口部がストライプ状に形成されていたが、この形状や配置に限らず、第１ｐ型ウェル３が一般的な形状となるような開口部の形状と配置にしても良い。
【００５１】
（第２実施形態）
また、本実施形態のように、第１実施形態の製造方法に、第２ｐ型ウェルの表層部をエッチングする工程を追加しても良い。
【００５２】
例えば、図２（ａ）の工程が終了した後、ＬＯＣＯＳ酸化膜１３を形成する前に、フォトレジストとパッド酸化膜２０とを除去する。そして、マスクを形成し、それを利用して複数のｐ型ウェル１２ａが形成されている領域の表面を僅かにドライエッチングする。
【００５３】
これにより、イオン注入された領域に相当するキャリア濃度が高い領域のキャリア濃度も低下させることができる。そして、さらにそれらの間に拡散によるキャリア濃度がより低減された領域を配置するので、第２ｐ型ウェル１２の表面層のキャリア濃度を第１実施形態よりも全体的に低減させることができる。すなわち、外周耐圧構造部の第２ｐ型ウェル１２の抵抗をより増加させることができる。
【００５４】
（他の実施形態）
第２実施形態では、外周耐圧構造部の第２ｐ型ウェル１２を複数のｐ型ウェル１２ａの隣り合うもの同士が重なり合った構成となるように形成し、さらにこの表層部をエッチングすることで、第２ｐ型ウェル１２の表層部のキャリア濃度を低減させていたが、図４に示した従来構造のように、第２ｐ型ウェル１２’をその表層部のキャリア濃度が全て均一となるように形成し、第２ｐ型ウェル１２’の表層部をエッチングしても良い。
【００５５】
この製造方法は、第２実施形態での製造方法において、第２ｐ型ウェル１２を形成するときに使用するマスクのパターンを従来と同様なものにしたものであり、それ以外は第２実施形態と同様である。
【００５６】
これによっても、第２ｐ型ウェル１２’の表面全体のキャリア濃度を低下させ、すなわち抵抗を増加させる。このため、第１ｐ型ウェル３のキャリア濃度を減少させることなく、第２ｐ型ウェル１２’の表面全体の抵抗を増加させることができる。
【００５７】
また、上記の各実施形態では、第２ｐ型ウェル１２のセル部と離れた側（外側）に重なってｐ型領域４’が形成されていたが、このｐ型領域４’を有しない構造とすることもできる。
【００５８】
なお、上記の各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたＮチャネルタイプのＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を逆にしたＰチャネルタイプのＩＧＢＴであっても本発明を適用することができる。
【００５９】
また、上記の各実施形態では、プレーナ型の縦型ＩＧＢＴを備える半導体装置に本発明の一実施形態を適用した場合について説明したが、トレンチゲート型のＩＧＢＴを備える半導体装置に適用しても良い。また、半導体基板１と半導体層２とを異なる導電型としたＩＧＢＴの代わりに、半導体基板１と半導体層２とを同一の導電型としたＭＯＳＦＥＴを備える半導体装置に適用しても、本発明は有効である。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１実施形態における半導体装置の部分断面を示す図であり、（ｂ）は（ａ）中のＡ−Ａ’間のキャリア濃度分布を示す図である。
【図２】図１（ａ）に示す半導体装置の製造方法を示す図である。
【図３】図１（ａ）に示す半導体装置の製造方法において、イオン注入法によりセル部の第１ｐ型ウェルと外周耐圧構造部の第２ｐ型ウェルを形成するときに使用するマスクのパターンを示す図である。
【図４】従来の半導体装置の部分断面の一例を示す図である。
【符号の説明】
１…ｐ⁺型基板、２…ｎ^-型層、３…第１ｐ型ウェル、４…ｐ型ベース領域、４’…ｐ型領域、５…ｎ⁺型ソース領域、６…ゲート酸化膜、７…ゲート電極、８…エミッタ電極、９…酸化膜、１０…層間絶縁膜、１１…コレクタ電極、１２…第２ｐ型ウェル、１３…ＬＯＣＯＳ酸化膜。

Claims

複数の半導体素子で構成されているセル部とその周りに形成された外周耐圧構造部を有する半導体装置の製造方法であって、
主表面上に第１導電型の半導体層（２）を有する半導体基板（１）を用意する工程と、
前記第１導電型の半導体層（２）の表層部のうち、前記セル部では第２導電型の第１ウェル（３）を形成し、前記外周耐圧構造部では第２導電型の第２ウェル（１２）を形成する工程と、
前記半導体層（２）の表面上に絶縁膜（６、１３）を形成する工程と、
前記絶縁膜上のうち、前記セル部のチャネル形成予定領域上にゲート電極（７）を形成すると共に、前記外周耐圧構造部にフィールドプレート（１４）を形成する工程と、
前記第１ウェル（３）よりも接合深さが浅く、該第１ウェルと重なった第２導電型のベース領域（４）を形成する工程と、
前記ベース領域（４）の表層部に第１導電型のソース領域（５）を形成する工程と、
前記ソース領域（５）と電気的に接続する第１金属電極（８）を形成すると共に、前記第２ウェル（１２）と電気的に接続する第２金属電極（８）を形成する工程と、
前記半導体基板（１）の裏面に該半導体基板（１）と電気的に接続する第３金属電極（１１）を形成する工程とを有し、
前記第２ウェル（１２）を形成する工程では、前記第２ウェルの形成予定領域において、複数の開口している領域が離間して形成されたマスクを使用してイオン注入することで複数のウェル（１２ａ）を互いに離間するように形成し、その後に熱処理をして、前記複数のウェルを拡散させ、該複数のウェルの隣り合うもの同士を接続させることにより、前記複数のウェルのうち、前記イオン注入がなされた領域に相当するキャリア濃度が高い複数の領域の間に、前記拡散によって形成されたキャリア濃度が低い領域を配置させる工程と、前記第２ウェル（１２）の表層部をエッチングすることで該第２ウェル（１２）の表層部のキャリア濃度を低減させる工程とを行うことを特徴とする半導体装置の製造方法。
前記第２ウェル（１２）を形成する工程では、少なくともセル部から外側に向かう方向で離間して、複数の開口している領域が形成されたマスクを使用することで、少なくともセル部から外側に向かう方向に互いに離間するように前記複数のウェル（１２ａ）を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
複数の半導体素子で構成されているセル部とその周りに形成された外周耐圧構造部を有する半導体装置の製造方法であって、
主表面上に第１導電型の半導体層（２）を有する半導体基板（１）を用意する工程と、
前記第１導電型の半導体層の表層部のうち、前記セル部では第２導電型の第１ウェル（３）を形成し、前記外周耐圧構造部では第２導電型の第２ウェルを形成する工程と、
前記半導体層（２）の表面上に絶縁膜（６、１３）を形成する工程と、
前記絶縁膜上のうち、前記セル部のチャネル形成予定領域上にゲート電極（７）を形成すると共に、前記外周耐圧構造部にフィールドプレート（１４）を形成する工程と、
前記第１ウェルよりも接合深さが浅く、前記第１ウェルと重なった第２導電型のベース領域（４）を形成する工程と、
前記ベース領域の表層部に第１導電型のソース領域（５）を形成する工程と、
前記ソース領域（５）と電気的に接続する第１金属電極（８）を形成すると共に、前記第２ウェルと電気的に接続する第２金属電極（８）を形成する工程と、
前記半導体基板（１）の裏面に該半導体基板（１）と電気的に接続する第３金属電極（１１）を形成する工程とを有し、
前記第２ウェルを形成する工程では、イオン注入法により前記第２ウェルを形成した後、該第２ウェルの表層部をエッチングすることにより、該第２ウェルの表層部のキャリア濃度を低下させることを特徴とする半導体装置の製造方法。