CN105575962A - 单片式混合整流二极管结构 - Google Patents

Abstract

本发明提供了一种单片式混合整流二极管结构。该单片式混合整流二极管结构包括芯片、至少一PIN二极管、至少一肖特基二极管以及终端结构。芯片具有第一主动区、第二主动区与终端区。PIN二极管配置于第一主动区上。肖特基二极管配置于第二主动区上。终端结构配置于终端区上，其中终端区分隔第一主动区与第二主动区，且PIN二极管与肖特基二极管共享终端结构。

Description

单片式混合整流二极管结构

技术领域

本发明是有关于一种半导体结构，且特别是有关于一种单片式混合整流(mergedPINSchottky；MPS)二极管结构。

背景技术

功率二极管为电路系统的关键零组件之一，其广泛地应用于高频逆变器、数码产品、发电机、电视机等商用产品与军事设备中。

最常用的二种功率二极管为PIN二极管与肖特基二极管。PIN二极管具有高击穿电压以及低反向电流，但其开关速度慢。肖特基二极管的开关速度快且具有低导通压降以及高正向导通电流，但其漏电特性差。因此，如何将PIN二极管与肖特基二极管有效整合，达到最佳的开关特性，实为目前的重要趋势。

发明内容

有鉴于此，本发明提供了一种单片式混合整流(MPS)二极管结构，可以缩小元件尺寸、提升元件效能。

本发明提供一种单片式混合整流二极管结构，包括芯片、至少一PIN二极管、至少一PIN二极管以及终端结构。芯片具有第一主动区、第二主动区与终端区。PIN二极管配置于第一主动区上。肖特基二极管配置于第二主动区上。终端结构配置于＝终端区上，其中终端区分隔第一主动区与第二主动区，且PIN二极管与肖特基二极管共享终端结构。

在本发明的一实施例中，上述终端结构环绕PIN二极管与肖特基二极管。

在本发明的一实施例中，上述PIN二极管包括平面式PIN二极管或沟道式PIN二极管。

在本发明的一实施例中，上述肖特基二极管包括平面式肖特基二极管或沟道式肖特基二极管。

在本发明的一实施例中，上述肖特基二极管包括结型势垒肖特基(JBS)二极管或沟道式金氧半导体势垒肖特基(TMBS)二极管。

在本发明的一实施例中，上述终端结构包括场板结构、具有浮置保护环的场板结构、浮置沟道结构、保护环结构、浮置限制环结构、或具有浮置沟道及较宽沟道外围的结构。

在本发明的一实施例中，上述芯片的基底包括硅基底、绝缘层上覆硅(SOI)基底或III-V族半导体基底。

在本发明的一实施例中，上述第一主动区的面积实质上等于第二主动区的面积。

在本发明的一实施例中，上述第一主动区的面积大于第二主动区的面积。

在本发明的一实施例中，上述第一主动区的面积小于第二主动区的面积。

基于上述，本发明将PIN二极管与肖特基二极管整合于单一芯片中，且PIN二极管与肖特基二极管共享终端结构，因此可以缩小元件尺寸，并达到最佳的开关特性。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1为根据本发明一实施例所绘示的单片式混合整流二极管结构的上视示意图。

图2为图1中沿A-A线的一剖面示意图。

图3为图1中沿A-A线的另一剖面示意图。

图4为根据本发明一实施例所绘示的终端结构的剖面示意图。

图5为根据本发明另一实施例所绘示的终端结构的剖面示意图。

图6为根据本发明另一实施例所绘示的单片式混合整流二极管结构的上视示意图。

图7为根据本发明又一实施例所绘示的单片式混合整流二极管结构的上视示意图。

【符号说明】

10、10a、10b：芯片；

20、20a：PIN二极管；

30、30a：肖特基二极管；

40、40a、40b、40c：终端结构；

102：第一主动区；

104：第二主动区；

106：终端区；

108：N⁺型基底；

110：N^-型外延；

114、126、300、302：沟道；

116、128、304：绝缘层；

118、124、130、134、138、142、208、212、214、306、312、406：导体层；

120、132、206、210a、210b、402：P⁺型掺杂区；

133、308：肖特基势垒金属层；

136、200、202、204、400：场氧化层；

140、216、310：介电层。

具体实施方式

在本发明的单片式混合整流二极管结构中，将PIN二极管与肖特基二极管整合于单一芯片中，且PIN二极管与肖特基二极管共享终端结构。

本发明并没有限制PIN二极管的类型，PIN二极管可包括平面式PIN二极管或沟道式PIN二极管等。

本发明并没有限制肖特基二极管的类型，肖特基二极管可包括平面式肖特基二极管或沟道式肖特基二极管等，例如结型势垒肖特基(junctionbarrierSchottky；JBS)二极管或沟道式金氧半导体势垒肖特基(TrenchMOSBarrierSchottky；TMBS)二极管等。

本发明并没有限制终端结构的类型，终端结构可包括场板(fieldplate)结构、具有浮置保护环的场板(fieldplatewithfloatingguardring)结构、浮置沟道(floatingtrench)结构、保护环(guardring)结构、浮置限制环(floatinglimitationring)结构或具有浮置沟道及较宽沟道外围(widertrenchouter)(沟道宽度大于0.1nm)的结构。

图1为根据本发明一实施例所绘示的单片式混合整流二极管结构的上视示意图。图2为图1中沿A-A线的一剖面示意图。

请参照图1以及图2，单片式混合整流二极管结构包括芯片10、PIN二极管20、肖特基二极管30以及终端结构40。芯片10具有第一主动区102、第二主动区104与终端区106，其中终端区106分隔第一主动区102与第二主动区104。在一实施例中，终端区106环绕第一主动区102与第二主动区104。

如图2所示，PIN二极管20配置于第一主动区102上。肖特基二极管30配置于第二主动区104上。终端结构40配置于终端区106上。在此实施例中，PIN二极管20为沟道式PIN二极管，肖特基二极管30为沟道式金氧半导体势垒肖特基(TMBS)二极管，且终端结构40为场板结构，但本发明并不以此为限。

在第一主动区102中，N^-型外延层110配置于N⁺型基底108上。N⁺型基底包括硅基底、绝缘层上覆硅(SOI)基底或III-V族半导体基底。III-V族半导体基底可为SiC基底、GaAs基底或GaN基底。多个沟道114配置于N^-型外延层110中。绝缘层116配置于沟道114的表面上。绝缘层116的材料包括氧化硅。导体层118填满沟道114。导体层118的材料包括多晶硅。多个P⁺型掺杂区120配置于沟道114之间的N^-型外延层110中。在一实施例中，一个P⁺型掺杂区120配置于紧邻终端区106一侧的N^-型外延层110中；换句话说，位于最靠近终端区106的沟道114与终端区106之间的N^-型外延层110中。导体层124配置于N^-型外延层110上。在N⁺型基底108相对于N^-型外延层110的另一表面配置有导体层142。导体层124与导体层142的材料包括金属，例如铝、铜或其合金。在此实施例中，N^-型外延层110与P⁺型掺杂区120构成PIN二极管20。

在第二主动区104中，N^-型外延层110配置于N⁺型基底108上。多个沟道126配置于N^-型外延层110中。绝缘层128配置于沟道126的表面上。绝缘层128的材料包括氧化硅。导体层130填满沟道126。导体层130的材料包括多晶硅。一个P⁺型掺杂区132配置于紧邻终端区106一侧的N^-型外延层110中。在一实施例中，P⁺型掺杂区132配置于最靠近终端区106的沟道126与终端区106之间的N^-型外延层110中，但未与此沟道126接触。肖特基势垒金属层133配置于相邻沟道126之间及沟道126与P⁺型掺杂区132之间的N^-型外延层110上。肖特基势垒金属层133的材料包括钛(Ti)、钛镍(TiNi)、钛铬(NiCr)、镍钒(NiV)或铂(Pt)。导体层134配置于N^-型外延层110上。在N⁺型基底108相对于N^-型外延层110的另一表面配置有导体层142。导体层134与导体层142的材料包括金属，例如铝、铜或其合金。在此实施例中，N^-型外延层110与肖特基势垒金属层133构成肖特基二极管30。

在终端区106的终端结构40中，N^-型外延层110配置于N⁺型基底108上。场氧化层136配置于N^-型外延层110上。场氧化层136的材料包括氧化硅。多个导体层138配置于场氧化层136上。在一实施例中，一个导体层138更延伸覆盖场氧化层136的侧面，并与P⁺掺杂区132电性连接。导体层138的材料包括多晶硅。介电层140填满导体层138之间的间隙，且裸露出外侧的导体层138的部分表面。此外，导体层124、134更延伸配置于部分场氧化层136上并与外侧的导体层138电性连接。

在此实施例中，沟道114、126可在同一图案化步骤中完成，绝缘层116、128可在同一图案化步骤中完成，导体层118、130、138可在同一图案化步骤中完成，且导体层124、134可在同一图案化步骤中完成。此外，导体层124、134可作为阳极(anode)，而导体层142可作为阴极(cathode)。

在上述实施例中，是以PIN二极管与肖特基二极管均为沟道式二极管为例来说明，但并不用以限定本发明。在另一实施例中，PIN二极管与肖特基二极管可均为平面式二极管，如图3所示。

请参照图1及图3，单片式混合整流二极管结构包括芯片10、PIN二极管20a、肖特基二极管30a以及终端结构40a。在此实施例中，PIN二极管20a为平面式PIN二极管，肖特基二极管30a为结型势垒肖特基(JBS)二极管，且终端结构40a为场板结构，但本发明并不以此为限。

在第一主动区102中，N^-型外延层110配置于N⁺型基底108上。场氧化层200配置于N^-型外延层110上。场氧化层200的材料包括氧化硅。一个P⁺型掺杂区206配置于紧邻终端区106一侧的N^-型外延层110中；换句话说，位于场氧化层200与终端区106之间的N^-型外延层110中。导体层208配置于N^-型外延层110上、覆盖场氧化层200并与P⁺型掺杂区206电性连接。在N⁺型基底108相对于N^-型外延层110的另一表面配置有导体层142。导体层208与导体层142的材料包括金属，例如铝、铜或其合金。在此实施例中，N^-型外延层110与P⁺型掺杂区206构成PIN二极管20a。

在第二主动区104中，N^-型外延层110配置于N⁺型基底108上。场氧化层204配置于N^-型外延层110上。场氧化层204的材料包括氧化硅。多个P⁺型掺杂区210a配置于场氧化层204与终端区106之间的N^-型外延层110中。多个P⁺型掺杂区210a选择性地配置于P⁺型掺杂区210a之间的N^-型外延层110中。导体层212配置于N^-型外延层110上、覆盖场氧化层204并与P⁺型掺杂区210a、210b电性连接。在N⁺型基底108相对于N^-型外延层110的另一表面配置有导体层142。导体层212与导体层142的材料包括金属，例如铝、铜或其合金。在此实施例中，N^-型外延层110与导体层212构成肖特基二极管30a。更具体来说，导体层212与P⁺型掺杂区210a、210b之间的N^-型外延层110构成一肖特基二极管30a，且导体层212与相邻P⁺型掺杂区210b之间的N^-型外延层110构成另一肖特基二极管30a。

在另一实施例中(未绘示)，也可以省略形成P⁺型掺杂区210b的步骤，则在第二主动区104中，仅有由导体层212与相邻P⁺型掺杂区210a之间的N^-型外延层110所构成的肖特基二极管。

在终端区106的终端结构40a中，N^-型外延层110配置于N⁺型基底108上。场氧化层202配置于N^-型外延层110上。场氧化层202的材料包括氧化硅。多个导体层214配置于场氧化层136上。在一实施例中，外侧的导体层138更延伸覆盖场氧化层202的侧面，并与P⁺掺杂区206、210a电性连接。导体层214的材料包括多晶硅。介电层216填满导体层214之间的间隙，且裸露出外侧的导体层214的部分表面。此外，导体层208、212更延伸配置于部分场氧化层202上并与外侧的导体层214电性连接。

在此实施例中，场氧化层200、202、204可在同一图案化步骤中完成，P⁺掺杂区206、210a、210b可在同一图案化步骤中完成，且导体层208、212可在同一图案化步骤中完成。此外，导体层208、212可作为阳极(anode)，而导体层142可作为阴极(cathode)。

在图2以及图3的实施例中，终端结构均为场板结构，但是本发明并不以此为限。举例来说，终端结构可为具有浮置沟道及较宽沟道外围的结构(如图4所示)或为保护环结构(如图5所示)。

请参照图4，在终端区106中，N^-型外延层110配置于N⁺型基底108上。多个窄沟道300以及一个宽沟道302配置于N^-型外延层110中，且宽沟道302位于窄沟道300的外侧。绝缘层304配置于窄沟道300与宽沟道302的表面上。导体层306填满窄沟道300与宽沟道302。肖特基势垒金属层308配置于相邻窄沟道300之间以及窄沟道300与宽沟道302之间的N^-型外延层110上。肖特基势垒金属层308的材料包括钛(Ti)、钛镍(TiNi)、钛铬(NiCr)、镍钒(NiV)或铂(Pt)。介电层310配置于N^-型外延层110上、覆盖窄沟道300并裸露出宽沟道302中的部分导体层306。介电层的材料包括氧化硅。导体层312配置于N^-型外延层110上并与宽沟道302中的导体层306电性连接。在N⁺型基底108相对于N^-型外延层110的另一表面配置有导体层142。导体层312与导体层142的材料包括金属，例如铝、铜或其合金。

请参照图5，在终端区106中，N^-型外延层110配置于N⁺型基底108上。多个场氧化层400配置于N^-型外延层110上。场氧化层400的材料包括氧化硅。多个P⁺型掺杂区402配置于场氧化层400之间的N^-型外延层110中。多个导体层406分别覆盖场氧化层400的部分顶面与部分侧面，并与P⁺型掺杂区402电性连接。在N⁺型基底108相对于N^-型外延层110的另一表面配置有导体层142。导体层406与导体层142的材料包括金属，例如铝、铜或其合金。

在以上的实施例中，第一主动区102的面积实质上等于第二主动区104的面积，如图1所示，但本发明并不以此为限。本发明的精神即在于将PIN二极管与肖特基二极管整合于单一芯片中即可，因此可依客户需求，调整第一主动区、第二主动区的面积大小，使整体设计更有弹性空间。在一实施例中，第一主动区102的面积可设计为小于第二主动区106的面积，且第二主动区106为不规则状，如图6所示。在另一实施例中，第一主动区102的面积可设计为大于第二主动区106的面积，且第一主动区102、第二主动区106均呈长条状，如图7所示。

此外，在本发明中，第一主动区102上的PN二极管20/20a、第二主动区102上的肖特基二极管30/30a以及终端区106的终端结构40/40a/40b/40c可以任意排列组合，不以上述实施例为限。更确切地说，在本发明的单片式混合整流二极管结构中，只要将PIN二极管与肖特基二极管整合于单一芯片中，且PIN二极管与肖特基二极管共享终端结构即可，因此不需要限制PIN二极管、肖特基二极管及终端结构。而可以是任何PIN二极管、肖特基二极管及终端结构的组合。

综上所述，本发明将PIN二极管与肖特基二极管整合于单一芯片中，且PIN二极管与肖特基二极管共享终端结构，因此可以缩小元件尺寸。此外，通过将PIN二极管与肖特基二极管整合，可达到最佳的开关特性。换句话说，本发明的单片式混合整流二极管结构的击穿电压高、反向电流低且开关速度快，为相当有竞争力的产品。此外，PIN二极管与肖特基二极管的各自面积大小可依客户需求调整，使整体设计更有弹性空间。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作部分的更改与修饰，故本发明的保护范围当视后附的权利要求所界定者为准。

Claims (10)

1.一种单片式混合整流二极管结构，其特征在于，包括：

芯片，具有第一主动区、第二主动区与终端区；

至少一PIN二极管，配置于该第一主动区上；

至少一肖特基二极管，配置于该第二主动区上；以及

终端结构，配置于该终端区上，其中该终端区分隔该第一主动区与该第二主动区，且该PIN二极管与该肖特基二极管共享该终端结构。

2.根据权利要求1所述的单片式混合整流二极管结构，其中该终端结构环绕该PIN二极管与该肖特基二极管。

3.根据权利要求1所述的单片式混合整流二极管结构，其中该PIN二极管包括平面式PIN二极管或沟道式PIN二极管。

4.根据权利要求1所述的单片式混合整流二极管结构，其中该肖特基二极管包括平面式肖特基二极管或沟道式肖特基二极管。

5.根据权利要求1所述的单片式混合整流二极管结构，其中该肖特基二极管包括结型势垒肖特基二极管或沟道式金氧半导体势垒肖特基二极管。

6.根据权利要求1所述的单片式混合整流二极管结构，其中该终端结构包括场板结构、具有浮置保护环的场板结构、浮置沟道结构、保护环结构、浮置限制环结构、或具有浮置沟道及沟道外围宽度大于0.1nm的结构。

7.根据权利要求1所述的单片式混合整流二极管结构，其中该芯片的基底包括硅基底、绝缘层上覆硅基底或III-V族半导体基底。

8.根据权利要求1所述的单片式混合整流二极管结构，其中该第一主动区的面积等于该第二主动区的面积。

9.根据权利要求1所述的单片式混合整流二极管结构，其中该第一主动区的面积大于该第二主动区的面积。

10.根据权利要求1所述的单片式混合整流二极管结构，其中该第一主动区的面积小于该第二主动区的面积。