CN101924137A - 纳米管半导体器件及其制备方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制备方法，利用在半导体本体中的沟道侧壁上，所形成的薄外延层制备纳米管区；此薄外延层具有均匀一致的掺杂浓度。和半导体本体相同导电类型的第一薄外延层，形成在半导体本体中的沟道侧壁上，相反导电类型的第二薄外延层形成在第一外延层上。第一和第二外延层具有均匀一致的掺杂浓度。选取合适的第一和第二外延层以及半导体本体的厚度和掺杂浓度，以获得电荷平衡。半导体本体为轻掺杂的P-型衬底。利用同一种N-外延层/P-外延层纳米管结构，可以制备垂直沟道金属氧化物场效应管、绝缘栅双极晶体管、肖特基二极管以及P-N结二极管。

Description

纳米管半导体器件及其制备方法
技术领域
本发明是关于纳米管垂直沟道金属氧化物硅场效应管半导体器件，尤其是通过侧壁外延层制备纳米管垂直沟道金属氧化物硅场效应管器件的过程。此外，本发明涉及电荷平衡功率器件中的边缘终端结构。
背景技术
金属氧化物硅场效应管器件是通过各种横向的和垂直的结构形成的。横向金属氧化物硅场效应管器件虽然具有很快的转换速度，但却不如垂直金属氧化物硅场效应管密集。垂直金属氧化物硅场效应管器件可用于制备晶体管的高密度阵列，但典型的垂直金属氧化物硅场效应管却具有很大的栅漏电容(Cgd)以及漏源电容(Cds)。因此，垂直金属氧化物硅场效应管器件的转换速度更低。屏蔽栅极结构晶体管的栅漏电容(Cgd)较低，但是由于栅极氧化物和N-漂流区重叠部分的非自校准特性，屏蔽栅极结构晶体管器件增大了漏源“导通”阻抗(Rdson)的变化范围。此外多晶硅电极、多晶硅层间介质(IPD)以及沟道刻蚀(侧壁角)单位阶跃过程，使屏蔽栅极结构晶体管的加工工艺变得复杂而且昂贵。而且，输出电容和屏蔽栅极多晶硅阻抗的增加，会降低屏蔽栅极结构晶体管的转换速度。
藤岛昭发明的美国专利5,981,996提出了一种垂直沟道金属氧化物硅场效应管器件，通过倾斜离子注入，并用热处理进行扩散，将N-型漏极漂流区形成在沟道的侧壁上。通过离子注入和扩散，形成的N-型漏极漂流区具有浓度梯度。也就是说，掺杂浓度在整个漏极漂流区并不均匀分布，在漏极漂流区的水平与竖直方向上变化。
发明内容
本发明涉及一种半导体器件，该半导体器件通过形成具有均匀掺杂浓度的漂流区，可改善晶体管的电荷平衡效应，并提高击穿电压特性；通过一个延伸到重掺杂衬底中的介质填充沟道，提高了转换速度，降低了栅漏电容Cgd等寄生电容，改善了晶体管器件的转换性能。
为了达到上述目的，本发明提供了一种半导体器件，其包含：
一个第一导电类型的第一半导体层，其包含若干个形成在第一半导体层的顶面中的沟道，这些沟道在第一半导体层中形成台面结构；
一个第二导电类型的第二半导体层，其位于第一半导体层的底面上；
一个形成在沟道侧壁上的第一导电类型的第一外延层，第一外延层至少覆盖第一半导体层中台面结构的侧壁；
一个形成在第一外延层上的第二导电类型的第二外延层，该第二外延层电连接到第二半导体层上；
一个形成在沟道中的第一介质层，其紧邻第二外延层，所述的第一介质层至少填充部分沟道；
一个形成在第一介质层上方的至少一个第一沟道的侧壁上的栅极介质层；
一个形成在第一介质层上方以及紧邻所述的栅极介质层的第一沟道中的栅极导电层，
其中，第一外延层和第二外延层沿沟道的侧壁构成平行掺杂区，第一外延层和第二外延层各自具有均匀一致的掺杂浓度，第二外延层具有第一厚度和第一掺杂浓度，第一外延层和第一半导体层的台面结构均具有第二厚度和第二平均掺杂浓度，选取合适的第一和第二厚度，以及第一掺杂浓度和第二平均掺杂浓度，以便在实际运行中获得电荷平衡。
本发明提供了一种半导体器件，其包含：一个承载有源器件的有源区以及一个在有源区周围的截止区，其中截止区含有一个截止晶胞的阵列，从与有源区的交界面处的第一个截止晶胞一直到最后一个截止晶胞。每个截止晶胞都含有一个第一半导体层的台面结构，第一外延层形成在它的侧壁上，第二外延层形成在第一外延层上，其中台面结构位于仅用第一介质层，而非栅极导电层填充的沟道周围；一个第一导电类型的第一区，形成在台面结构的顶面上，并电连接到第一外延层和第一半导体层上；以及一个第二导电类型的第二区，形成在台面结构的顶面上，并电连接到第二外延层上，在台面结构中，第二区与第一区相隔开来，第二区形成在除最后一个截止晶胞以为的每个截止晶胞中。第一截止晶胞的第一区电连接到该半导体器件的源极或发射极电位，最后一个截止晶胞的第二区电连接到该半导体器件的漏极或集电极电位，或漏极附近、或集电极电位。截止晶胞其余的第二区电连接到阵列中的下一个截止晶胞的第一区上。还可选择，将第一场板置于最后一个截止晶胞和漏极/集电极电位之间。如果使用场板的话，最后一个截止晶胞也要含有一个第二导电类型的第二区。
本发明还提供了一种半导体器件，其包含：
一个第一导电类型的第一半导体层，其含有形成在第一半导体层顶面中的多个沟道，这些沟道在第一半导体层中构成台面结构；
一个第二导电类型的第二半导体层，位于第一半导体层的底面上；
一个形成在沟道侧壁上的第二导电类型的第二外延层，至少覆盖第一半导体层的台面结构的侧壁；
一个形成在沟道中的第一介质层，其紧邻第二外延层，该第一介质层至少填充部分沟道；
一个形成在第一介质层上方的至少一个第一沟道侧壁上的栅极介质层；
一个形成在第一介质层上方以及紧邻栅极介质层的第一沟道中的栅极导电层，
其中，第二外延层沿沟道侧壁形成平行掺杂区，第二外延层具有均匀一致的掺杂浓度，第二外延层具有第一厚度和第一掺杂浓度，并且第一半导体层的台面结构具有第二厚度和第二掺杂浓度，选取合适的第一和第二厚度以及第一掺杂浓度和第二掺杂浓度，以获得电荷平衡；并且
其中所述的半导体器件是由一个承载有源器件的有源区以及一个有源区周围的截止区构成的，截止区包含一个截止晶胞阵列，从与有源区相界面的第一个截止晶胞，一直到最后一个截止晶胞，每一个截止晶胞都含有：
一个第一半导体层的台面结构，具有形成在其侧壁上的第二外延层，其中，该台面结构位于用第一介质层而非栅极导电层填充的沟道近邻；
一个形成在台面结构顶面中的第一导电类型的第一区，电连接到第一半导体层上；以及
一个形成在台面结构顶面中的第二导电类型的第二区，电连接到第二外延层，第二区远离台面结构中的第一区，并且形成在除最后一个截止晶胞以外的每一个截止晶胞中，
其中，第一个截止晶胞的第一区电连接到半导体器件的源极或发射极电势上，最后一个截止晶胞的第二外延层电连接到半导体器件的漏极或集电极电势上，或者漏极或集电极电势附近，其余的截止晶胞的第二区分别电连接到阵列中其下一个截止晶胞的第一区上。
本发明还提供了一种半导体器件的制备方法，该方法包含：
在第一导电类型的第一半导体层的顶面上，形成若干个沟道，这些沟道在第一半导体层中形成台面结构；
在第一半导体层的表面上通过外延生长形成一个第二导电类型的第一外延层，至少覆盖沟道的侧壁；
在沟道中制备第一介质层，其中第一介质层至少填充了部分沟道；
在第一介质层上方以及紧邻第一外延层的至少一个第一沟道的侧壁上，形成一个栅极介质层；
在第一沟道中形成一个栅极导电层，其中栅极导电层位于第一介质层上方以及紧邻栅极介质层；以及
在第一半导体层的底面上，制备一个第二导电类型的第二半导体层，其中第一外延层电连接到此第二半导体层上，
其中，第一外延层沿沟道的侧壁排列，并且具有均匀的掺杂浓度，第一外延层具有第一厚度以及第一掺杂浓度，第一半导体层的台面结构在水平方向上具有第二厚度以及第二掺杂浓度，选取合适的第一和第二厚度以及第一和第二掺杂浓度，以便在实际运行中获得电荷平衡。
在其他实施例中，可以使用上述形成N-外延层/P-外延层纳米管结构的制作工艺，来制备沟道金属氧化物硅场效应管器件、绝缘栅双极晶体管器件、肖特基二极管以及P-N结二极管。
本发明提供的半导体器件的主要特点是，利用外延工艺制备纳米管区域，以获得均匀一致的掺杂浓度。制备沟道侧壁漂流区的传统工艺是，使用离子注入，随后退火和扩散，这会导致漂流区带有浓度梯度。通过形成具有均匀掺杂浓度的漂流区，可改善晶体管的电荷平衡效应，并提高击穿电压特性。此外，本发明所述的半导体器件是形成纳米管之后，利用低温工艺形成的，因此避免了纳米管区域的向外扩散。传统的制备工艺采用高温制程，例如高达1100℃，这将导致形成纳米管区域的薄外延层向外扩散。
另外，本发明所述的半导体器件，通过一个延伸到重掺杂衬底中的介质填充沟道，提高了转换速度。通过这种方法，降低了栅漏电容Cgd等寄生电容，改善了晶体管器件的转换性能。以这种方式，本发明所述的半导体器件结构，能够在获得仅仅依靠垂直晶体管结构才能实现的高密度优点的同时，还实现了横向金属氧化物硅晶体管的高转换速度的优势。
阅读下文的详细说明以及附图后，将更好地掌握本发明。
附图说明
图1表示依据本发明的第一实施例，一种垂直沟道金属氧化物硅场效应管器件的剖面图。
图2表示依据本发明的第二实施例，一种垂直沟道金属氧化物硅场效应管器件的剖面图。
图3(a)至图3(h)表示依据本发明的一个实施例，如图1所示的垂直沟道金属氧化物硅场效应管器件制备工艺的剖面图。
图4(a)至图4(d)表示依据本发明的一个实施例，如图2所示的垂直沟道金属氧化物硅场效应管器件制备工艺的剖面图。
图5表示在耗尽状态下，沿如图1所示的N型金属氧化物半导体晶体管的纳米管漏极漂流区，电场分布的模拟结果。
图6表示依据本发明的一个实施例，一种绝缘栅双极晶体管器件的剖面图。
图6(a)表示一种绝缘栅双极晶体管器件的电路符号。
图7表示依据本发明的一个实施例，一种肖特基二极管的剖面图。
图7(a)表示一种肖特基二极管的电路符号。
图8表示依据本发明的一个实施例，一种P-N结型二极管的剖面图。
图8(a)表示一种P-N结型二极管的电路符号。
图9(a)至图9(k)表示依据本发明的一个可选实施例，一种垂直沟道金属氧化物硅场效应管器件以及一种绝缘栅双极晶体管器件的制备工艺的剖面图。
图9(f1)至图9(l1)表示依据本发明的一个可选实施例，一种垂直沟道金属氧化物硅场效应管器件以及一种绝缘栅双极晶体管器件的制备工艺的剖面图。
图10表示依据本发明的一个实施例，采用如图9(a)至图9(k)所示的工艺，制备一种集成N-型绝缘栅双极晶体管的垂直N型金属氧化物硅场效应管器件的剖面图。
图11(a)表示如图10所示的集成金属氧化物硅场效应管和绝缘栅双极晶体管器件的等效电路图。
图11(b)表示如图11(a)所示的金属氧化物硅场效应管和绝缘栅双极晶体管器件的操作时间表。
图12表示依据本发明的一个实施例，采用如图9(a)至图9(e)以及图9(f1)至图9(l1)所示的工艺制备的集成肖特基二极管的垂直N型金属氧化物硅晶体管的剖面图。
图13表示如图12所示的集成金属氧化物硅场效应管以及肖特基二极管的等效电路图。
图14表示依据本发明的一个实施例，如图9(a)至图9(k)所示的工艺制备的集成P-N型二极管的绝缘栅双极晶体管器件的剖面图。
图15表示如图14所示的基成绝缘栅双极晶体管以及P-N结型二极管的等效电路图。
图16(a)至图16(b)表示依据本发明的一个实施例，用于制备垂直沟道金属氧化物硅场效应管器件的可选工艺。
图17表示依据本发明的一个实施例，一种六角形晶体管晶胞阵列的俯视图。
图18表示依据本发明的一个实施例，一种方形晶体管晶胞阵列的俯视图。
图19表示依据本发明的一个实施例，一种含有有源区和截止区的功率半导体器件的集成电路(晶片)的俯视图。
图20表示依据本发明的一个实施例，一种截止结构的俯视图，其中截止结构作为使用双纳米管工艺制成的含有有源器件的集成电路的一部分。
图21表示依据本发明的一个实施例，如图20所示的截止结构沿A-A’线方向上的剖面图。
图22表示依据本发明的一个实施例，如图20所示的截止结构沿B-B’线方向上的剖面图。
图23表示依据本发明的一个实施例，电压与截止结构的截止晶胞性质关系曲线。
图24为一个集成电路的俯视图，表示依据本发明的一个可选实施例，一种截止结构的有源区和第一终止环之间的交界面。
图25表示依据本发明的一个第一可选实施例，一种截止结构的俯视图，其中截止结构作为使用双纳米管工艺制成的含有有源器件的集成电路的一部分。
图26表示依据本发明的一个第二可选实施例，一种截止结构的剖面图，其中截止结构作为使用双纳米管工艺制成的含有有源器件的集成电路的一部分。
图27表示依据本发明的一个第三可选实施例，一种截止结构的剖面图，其中截止结构作为使用双纳米管工艺制成的含有有源器件的集成电路的一部分。
图28表示依据本发明的一个第四可选实施例，一种截止结构的剖面图，其中截止结构作为使用单纳米管工艺制成的含有有源器件的集成电路的一部分。
图29表示依据本发明的一个实施例，一种截止结构的一个末端截止晶胞的剖面图，其中截止结构作为使用双纳米管工艺制成的含有有源器件的集成电路的一部分。
具体实施方式
按照本发明的思路，一种形成在带有介质填充沟道的半导体层中的垂直沟道金属氧化物硅场效应管器件，含有一个具有亚微米至几微米厚度的薄外延层(“纳米管”)，此外延层形成在沟道的侧壁上，作为漏极漂流区。因此，该漏极漂流区的掺杂浓度是均匀一致的。漏极漂流区中均匀的掺杂结构有助于晶体管的电荷平衡，因而提高了晶体管的击穿电压。纳米管外延层的厚度是所需的闭锁电压等级的函数。对于一个30V的器件来说，纳米管的厚度为亚微米。对于一个600V的器件，纳米管的厚度大约为几微米。
在另一个实施例中，垂直沟道金属氧化物硅场效应管器件包含一个形成在沟道侧壁上的第一薄外延层，以及一个形成在第一外延层上具有相反导电类型的第二薄外延层。第二外延层形成漏极漂流区，并且两个外延层(“双纳米管”)皆有均匀的掺杂浓度。第一外延层均匀的掺杂浓度进一步改善了晶体管中的电荷平衡，即使在更高的击穿电压下，也能确保电荷平衡。在其他实施例中，使用含有第一和第二薄外延层的基本垂直沟道金属氧化物硅场效应管结构，可以制备绝缘栅双极晶体管、肖特基二极管以及P-N结型二极管。
本发明的垂直沟道金属氧化物硅场效应管器件，利用纳米管的理念，实现了低导通状态电阻(A*Rdson)，在沟道的侧壁上形成一个电荷平衡的漂流区(“纳米管”)。此外，使用外延层制备纳米管漂流区，以确保均匀一致的掺杂浓度。由于纳米管非常的薄，因此必须使用高度可控的方法，缓慢地外延生长纳米管，以便达到所要求的均匀掺杂浓度。漂流区均匀的高掺杂浓度降低了晶体管的导通电阻，同时，高度可控的电荷平衡可确保整个漂流区在水平方向上耗尽，最终获得高击穿电压。
在可选实施例中，具有相反的导电类型的第二纳米管区，位于纳米管漂流区的旁边。第二纳米管区也是通过外延层形成的，以使掺杂浓度均匀一致。在传统器件中，垂直沟道金属氧化物硅场效应管形成在基极半导体层中，基极半导体层本身具有掺杂浓度变化。由于耗尽状态下整个区域中的电场并不均匀分布，而且也无法达到电荷平衡，因此这种变化会影响晶体管的击穿特性。在本发明所述的垂直沟道金属氧化物硅场效应管器件中，纳米管漂流区位于纳米管本体区旁边，它们的掺杂浓度都是均匀一致的。因此，纳米管漂流区和纳米管本体区可以在均匀电场分布下同样耗尽，以便获得高击穿电压的性质。纳米管本体区和纳米管漂流区形成在基极半导体层上，基极半导体层的掺杂浓度很低，因此它对于电荷平衡的贡献微乎其微——也就是说，基极半导体层本身所具有的掺杂变化对电荷平衡的影响是可以忽略的。
本发明所述的垂直沟道金属氧化物硅场效应管器件的主要特点是，利用外延工艺制备纳米管区域，以获得均匀一致的掺杂浓度。制备沟道侧壁漂流区的传统工艺是，使用离子注入，随后退火和扩散，这会导致漂流区带有浓度梯度。通过形成具有均匀掺杂浓度的漂流区，可改善晶体管的电荷平衡效应，并提高击穿电压特性。此外，本发明所述的垂直沟道金属氧化物硅场效应管器件是形成纳米管之后，利用低温工艺形成的，因此避免了纳米管区域的向外扩散。传统的制备工艺采用高温制程，例如高达1100℃，这将导致形成纳米管区域的薄外延层向外扩散。依据本发明的一个实施例，利用低温制备工艺，例如在1000℃甚至更低的温度下，制成的垂直沟道金属氧化物硅场效应管器件，形成纳米管区域的薄外延层不会向外扩散，而是仍然严格定义掺杂区。
本发明所述的垂直沟道金属氧化物硅场效应管器件可适用于20V至1200V的击穿电压。对于20V至100V的击穿电压，可采用单纳米管漂流区结构。如果击穿电压为100V甚至更高，可采用双纳米管结构，以便在耗尽区获得均匀的电场分布。
另外，本发明所述的垂直沟道金属氧化物硅场效应管器件，通过一个延伸到重掺杂衬底中的介质填充沟道，提高了转换速度。通过这种方法，降低了栅漏电容Cgd等寄生电容，改善了晶体管器件的转换性能。以这种方式，本发明所述的垂直沟道金属氧化物硅场效应管器件结构，能够在获得仅仅依靠垂直晶体管结构才能实现的高密度优点的同时，还实现了横向金属氧化物硅晶体管的高转换速度的优势。
图1表示依据本发明的一个第一实施例，一种垂直沟道金属氧化物硅场效应管器件的剖面图。参见图1，一个N-型垂直沟道金属氧化物硅场效应管器件(“N型金属氧化物硅晶体管”)100，形成在一个并联晶体管晶胞101a和101b的阵列中。使用所需要的一定数量的晶体管晶胞形成阵列，以获得一个具有一定击穿电压和Rdson(漏源“导通”电阻)特性的N型金属氧化物硅晶体管100。晶体管阵列可以是一维阵列或二维阵列，这主要取决于所包括的晶体管晶胞的数量。例如，一个条纹晶胞结构可以使用一维阵列，一个六角形晶胞结构可以使用二维阵列，下文还将进一步详细叙述。
N型金属氧化物硅晶体管100形成在一个掺杂浓度相当高的N++衬底102上。N++衬底102作为晶体管的漏极电极。氧化物填充的沟道112形成在P-型外延(P-台面结构-外延)层104中。氧化物填充的沟道112中的厚氧化层，将栅极118从漏极中解耦，这就降低了栅漏电容Cgd，并提高了晶体管的转换速度。形成在氧化物填充的沟道112上的薄N-型外延层110(“纳米管”)，在晶体管110中起N-型漏极漂流区的作用。多晶硅栅极118形成在紧邻栅极氧化层116的沟道中，栅极氧化层116位于氧化物填充的沟道112的侧壁上。P-型本体区120形成在P-台面结构-外延层104中，并几乎延伸到多晶硅栅极118的底部边缘处。N+源极区122以及P+本体接触区124形成在P-台面结构-外延层104的顶部。N+源极区122仅仅延伸到多晶硅栅极118的顶部边缘。含有硼磷的硅玻璃层(BPSG)126覆盖了整个结构，并且在N+源极区122和P+本体接触区124处制作开口，以便形成源极接触电极130，使电接触到晶体管100的源极和本体上。
因此，利用薄N-外延层110制成的N型金属氧化物硅晶体管100的漏极漂流区，具有亚微米至几微米的厚度以及均匀一致的掺杂浓度。在一个实施例中，N-外延层110的厚度小于1μm。例如，在一个实施例中，N-外延层110的厚度约为100nm。对于低压应用器件(30V左右)，纳米管外延层的宽度或厚度大约在0.05-0.2μm的范围内。对于中压应用器件(60-200V)，纳米管外延层的宽度或厚度大约在0.1-0.2μm的范围内。对于高压应用器件(200V以上)，纳米管外延层的宽度或厚度大约在0.2-2μm的范围内。每种电压水平的纳米管最佳厚度，在一定程度上取决于所用的外延生长工艺。随着外延生长技术的改进，最佳厚度也可以变化。
在实际工作中，当N型金属氧化物硅晶体管100处于关闭状态时，耗尽层会从N-漂流区110和P-台面结构-外延层104之间的P-N结向外扩展。薄外延层110和厚P-台面结构-外延层104完全耗尽，以便在晶体管的本体中形成一个平衡的空间电荷区。此区中的平衡空间电荷能够获得高击穿电压。更确切地说，垂直沟道金属氧化物硅场效应管中的电荷平衡，是通过选取N-漂流区和P-台面结构-外延层的厚度比以及掺杂浓度比获得的，即NXn＝PXp，其中N表示N-漂流区的掺杂浓度，Xn表示N-漂流区的厚度，P表示P-台面结构-外延层的掺杂浓度，Xp表示P-台面结构-外延层的厚度。电荷平衡时可以使用高浓度的漂流区，以便获得低导通电阻，并实现高击穿电压。N-外延层110中均匀的掺杂浓度，改善了耗尽区中电场的均匀分布，随之提高了击穿电压的性能。
图3(a)至图3(h)表示依据本发明的一个实施例，如图1所示的垂直沟道金属氧化物硅场效应管器件制备工艺的剖面图。参见图3(a)，制备过程从掺杂浓度很高的N++衬底102开始。P-台面结构-外延层104生长在衬底102上。参见图3(b)，然后对该结构进行掩膜和各向异性刻蚀，以便在P-台面结构-外延层中形成沟道106。这些沟道径直穿过P-台面结构-外延层104，部分延伸到N++衬底102中。在其他实施例中，将这些沟道刻蚀到或接近衬底102的地方，使它们并不延伸到衬底中。这些沟道的准确厚度并不起决定作用，只要沟道底部足够靠近N++衬底102，以使衬底可以对随后形成的薄外延层的底部进行反向掺杂，下文还将详细叙述。这样形成的P-台面结构-外延层104包括沟道和台面结构。选取合适的P-台面结构-外延层104掺杂等级，以便在反偏压下耗尽时，获得平衡的空间电荷，而且掺杂等级在一定程度上是台面结构宽度的函数。例如，当台面结构的宽度为0.333μm时，P-台面结构-外延层104的掺杂等级约为6×1016cm-3。
参见图3(c)，通过外延过程，在半导体衬底的裸露表面上生长一个N-型外延层110。因此，N-外延层生长在P-台面结构-外延层104的侧壁和顶面上，以及N++衬底102的裸露表面上。在一个可选实施例中，制备沟道106所使用的坚硬掩膜，可能会在纳米管外延生长过程中留在P-台面结构-外延层104上面，这会使N-外延层110仅仅生长在沟道106中。然后沉积一个氧化层113，填充沟道106，如图3(d)所示。所沉积的氧化层113延伸并覆盖P-台面结构-外延层104的台面结构。由于衬底102(N++衬底)的掺杂浓度极高，即使在外延生长过程中，乃至其余的制备过程中，N-型掺杂物都一直从衬底向外扩散，因此位于N++衬底102上的一部分N-外延层110(如图中点线圆114所示)会因这种高掺杂浓度的N++衬底102的向外扩散而被除去。沉积氧化物之后，再通过化学机械抛光过程使半导体衬底的表面变得平坦。化学机械抛光过程除去了多余的氧化物以及P-台面结构-外延层104的台面结构上方的薄N-外延层。
参见图3(e)，在沟道中向下沉积氧化层113，使氧化层仅仅填充部分沟道，形成氧化物填充的沟道112。更确切地说，将沉积的氧化层113精准地刻蚀到所需的深度，使得随后的栅极电极与本体区对齐。在沟道的侧壁上生长一个栅极氧化层116。要通过低温过程生长栅极氧化层116，以避免薄N-外延层110向外扩散。
参见图3(f)，在沟道中沉积一个多晶硅层，并刻蚀，形成嵌入式多晶硅栅极电极118。在一个实施例中，先将沉积的多晶硅层打磨平，然后向下刻蚀，使沟道中的多晶硅层凹陷。形成多晶硅栅极电极118后，通过离子注入过程，在P-台面结构-外延层104的台面结构上部，形成P-本体区120，如图3(g)所示。在一个实施例中，离子注入是以一定角度的注入。然后通过第二次离子注入，形成N+源极区122。所形成的源极区122位于本体区120中，以及沟道侧壁近邻。如图3(h)所示，源极区122向下延伸到多晶硅栅极电极118的顶部边缘附近。尤其是当N+源极区122的深度可控时，N+源极区会与多晶硅栅极电极的顶部边缘对齐，并与一小部分的栅极电极重叠。如图3(h)所示，通过第三次离子注入，最终在靠近源极区122的地方，形成P+本体接触区124。
沉积介质(例如含有硼磷的硅玻璃)层126，覆盖整个半导体衬底。在一些实施例中，通过化学机械抛光过程磨平含有硼磷的硅玻璃层，然后在含有硼磷的硅玻璃层(BPSG)126中制作接触开口，以使N+源极区122和P+本体接触区124裸露出来。如图1所示，沉积一个带图案的金属层，并形成源极电极130。然后在整个结构上方沉积一个钝化层(图中没有表示出)，以使N型金属氧化物硅晶体管钝化。
本发明所述的N型金属氧化物硅晶体管100，可以在晶体管晶胞的高密度阵列中形成。对于低压(30V及以下)应用器件，可以使用大约0.8μm的晶胞间距(tcp)、0.4μm的台面结构(P-台面结构-外延层)宽度以及75nm的N-外延层宽度。兼具均匀一致的高掺杂浓度的薄N-外延层，使N型金属氧化物硅晶体管100具有稳定可靠的击穿电压特性。
更确切地说，我们已经知道，对于垂直金属氧化物硅晶体管的漂流区和本体之间的有效电荷平衡来说，N-漂流区和P-台面结构区的厚度比，与它们各自的掺杂浓度之间是线性反比关系。而且，我们还知道当垂直沟道金属氧化物硅场效应管中每个区域的掺杂浓度都约为1E12cm-2时，它的电荷平衡达到最佳状态。因此，N-外延层110和P-台面结构-外延层104之间的厚度比和掺杂浓度比存在以下关系：
N-外延层的厚度×N-外延层的掺杂量/cm3
＝0.5×P-台面结构-外延层的厚度×P-台面结构-外延层的掺杂量/cm3
≈1E12cm-2 or 1×1012cm-2.
注意：P-台面结构-外延层的厚度是关于水平方向上的台面结构，P-台面结构-外延层的厚度除以2，是因为在P-台面结构-外延层的两侧各有一个N-外延层。P-台面结构-外延层的其中一半电荷平衡了一侧的N-外延层，另一半电荷平衡另一侧的N-外延层。
在一个实施例中，N-外延层110中每单位体积中的掺杂浓度至少是P-台面结构-外延层的两倍，以便通过来自P-台面结构-外延层的p-型杂质，将N-外延层中的掺杂补偿降至最低。在另一个实施例中，一种击穿电压为30V的N型金属氧化物硅晶体管的制备参数如下：
Figure BSA00000151879700131
在上例中，P-台面结构-外延层104中每个区域的浓度为1.99E12cm-2(近似为2E12cm-2)，N-外延层110中每个区域的浓度为9.91E11cm-2(近似为1E12cm-2)。之所以将P-台面结构-外延层104中每个区域的浓度设为最佳值1E12cm-2的两倍，是因为一个单一P-台面结构-外延层104要支持P-台面结构-外延层侧壁上的两个N-外延层纳米管漏极漂流区的电荷平衡。也就是说，一个P-台面结构-外延层104中每个区域的一半掺杂浓度，要支持两个N-外延层纳米管漏极漂流区的其中一个的电荷平衡。
图2表示依据本发明的一个第二实施例，一种垂直沟道金属氧化物硅场效应管器件的剖面图。参见图2，一个N-型垂直沟道金属氧化物硅场效应管器件(“N型金属氧化物硅晶体管”)200，形成在一个并联晶体管晶胞201a和201b的阵列中。使用一定数量的晶体管晶胞形成阵列，以使N型金属氧化物硅晶体管200具有所需的击穿电压特性。是一维晶体管阵列还是二维晶体管阵列，主要取决于所用的晶体管晶胞的数量。
N型金属氧化物硅晶体管200的结构除了在薄外延层210近邻还有一个另外的薄P-型外延层208之外，其余结构与如图1所示的N型金属氧化物硅晶体管100相同。N-外延层210和P-外延层208形成一个“双纳米管”结构。此外，晶体管晶胞就形成在P-型外延层204中，P-型外延层204的掺杂浓度很轻，如图2中的“P-台面结构外延层”所示。用薄外延层208限定N-外延层210的边界，构成了具有均匀掺杂浓度的平行掺杂区。当N外延层210和P-外延层208耗尽时，薄外延层208能够确保均匀的电场分布，因此改善了击穿电压特性。
在N型金属氧化物硅晶体管200中，使用具有亚微米至几微米厚度，以及均匀一致的掺杂浓度的薄外延层210，形成漏极漂流区。在一个实施例中，N-外延层210的厚度小于1μm。比如，N-外延层210的厚度在100nm左右。同样地，P-外延层208也具有亚微米厚度以及均匀一致的掺杂浓度。比如，P-外延层208的厚度在250nm左右。P-外延层208的掺杂浓度大于P-台面结构-外延层204的掺杂浓度，小于薄外延层210的掺杂浓度。如上所述，纳米管外延层(N-外延层210和P-外延层208)的厚度，是器件需要的击穿电压水平的一个函数。
利用P-外延层208限定N-外延层漏极漂流区边界所获得的优势，在普通晶体管中是无法实现的。当通过传统的外延过程制备P-台面结构外延层204时，P-台面结构外延层204本身就会带有10％左右的掺杂浓度变化。这种掺杂浓度的变化，是外延过程中生长厚外延层时的固有结果，无法避免。当N-型外延层漏极漂流区直接形成在P-台面结构-外延层近邻时，P-台面结构-外延层的掺杂浓度变化可能会使这两个区域耗尽时的电场不均匀。然而，依据本发明，用薄P-外延层限定N-型外延层漏极漂流区的边界。由于薄P-外延层208可以缓慢生长，其掺杂浓度和厚度可以被很好地控制。因此，这也就保证当N-型外延层210和P-型外延层204耗尽时，它们的P-N结处的电场均匀分布。P-台面结构-外延层204的掺杂浓度可以很低，使得它对电荷平衡的贡献很小，电荷平衡中的绝大部分电荷都由薄外延层208提供。因此，P-台面结构-外延层204本身固有的掺杂浓度变化，对电荷平衡的影响就可以忽略了。
图4(a)至图4(d)表示依据本发明的一个实施例，利用双纳米管，制备如图2所示的垂直沟道金属氧化物硅场效应管器件制备工艺的剖面图。如图2所示的N型金属氧化物硅晶体管200除了使用了轻掺杂的P-台面结构外延层204以及一个另外的薄P-型外延层208之外，其余的制备过程与图1所示的N型金属氧化物硅晶体管100的制备过程相同。因此，同样的制备过程如图3(a)至图3(h)所示，在此不再赘述。
参见图4(a)，在N++衬底202上形成一个轻掺杂的P-台面结构-外延层204，然后刻蚀形成沟道和台面结构。通过外延过程，在半导体结构的裸露表面上生长一个P-型外延层208。P-型外延层生长在P-台面结构-外延层204的侧壁和顶面上，以及N++衬底202的裸露表面上。然后，再通过第二次外延过程，在半导体结构的裸露表面上生长薄外延层210。因此，如图4(a)所示，N-型外延层210生长在P-型外延层208上。在一个可选实施例中，刻蚀沟道所使用的坚硬掩膜，可能会在P-型外延层208和N-型外延层210的外延生长过程中留在P-台面结构-外延层204上面，这会使这些外延层仅仅生长在沟道中。
然后沉积一个氧化层213以填充沟道，如图4(b)所示。所沉积的氧化层213延伸并覆盖P-台面结构-外延层204的台面结构。当形成N-型外延层210和P-型外延层208时，它们邻近N++衬底102的那一部分(如图中点线圆214所示)，会因这种N++衬底202的高掺杂浓度而被除去，并被反向掺杂。沉积氧化物之后，再通过化学机械抛光过程使半导体衬底的表面变得平坦。化学机械抛光过程除去了多余的氧化物以及P-台面结构-外延层204的台面结构上方的薄N-外延层以及薄P-外延层。
参见图4(c)，向下刻蚀氧化层213，直至凹陷在沟道中，形成氧化物填充的沟道212。在沟道的侧壁上生长一个栅极氧化层216，并沉积一个多晶硅层，向下刻蚀形成多晶硅栅极电极218。参见图4(d)，通过离子注入，形成P-本体区220、N+源极区222以及P+本体接触区224。再将一个介质(例如含有硼酸的硅玻璃)层226，覆盖整个半导体结构。磨平含有硼酸的硅玻璃，并组成图案形成接触开口。然后，形成源极电极230(图2)，以便与N+源极区222和P+本体接触区224形成电接触。
选取合适的P-台面结构-外延层204和薄P-型外延层208的掺杂水平(“平均掺杂浓度”)，以便当这两个区域在反偏压下耗尽时，同N-型外延层210一起获得平衡的空间电荷。P-台面结构-外延层204和薄P-型外延层208的掺杂水平，是纳米管P-型外延层208的宽度以及P-台面结构-外延层204的宽度的函数。此外，如上所述，N-型外延层与P-型外延层/P-台面结构外延层的厚度比，同它们各自的掺杂浓度之间存在线性反比关系。
更确切地说，对于电荷平衡来说，N-型外延层210和P-型外延层/P-台面结构-外延层209/204之间的厚度比和掺杂浓度比存在以下关系：
N-型外延层的厚度×N-型外延层的掺杂量/cm-3
＝(P-型外延层的厚度×P-型外延层的掺杂量/cm-3)+(0.5×
  P-型台面结构-外延层的厚度×P-型台面结构-外延层的掺杂量/
  cm-3)
＝0.5×P-型外延层和P-型台面结构-外延层的总厚度×P-型外延层
  和P-型台面结构-外延层的平均掺杂量/cm-3
≈1E12cm-2 or 1×1012cm-2。
注意：P-台面结构-外延层的厚度是关于水平方向上的台面结构。
在一个实施例中，一种击穿电压为100V的N型金属氧化物硅晶体管的制备参数如下：
Figure BSA00000151879700161
  P-台面结构-外延层   0.50   4.00   5E14cm-3(或0.25E11cm-2为两个纳米管N-型外延层漏极区中每个区域的浓度)
  P-外延层   0.25   4.00   3.95E 16cm-3(或0.9875E12cm-2每个区域的浓度)
  N-外延层   0.125   4.00   8E16cm-342μohms*cm-2
  栅漏电介质   0.20   1.00   SiO2
  多晶硅栅极上方的含有硼酸的硅玻璃   0.20   0.40   通过化学机械抛光磨平的含有硼酸的硅玻璃/四乙基原硅酸盐
  晶胞间距   1.75   N-外延层电阻：A*Repi＝225μohms-cm-2；P-外延层以及P-外延层纳米管的电阻都与N-外延层的电阻相等
在一个实施例中，一种击穿电压为200V的N型金属氧化物硅晶体管的制备参数如下：
Figure BSA00000151879700171
  P-外延层   0.25   8.00   3.95E16cm-3(或0.9875E12cm-2每个区域的浓度)
  N-外延层   0.125   8.00   8E16cm-342μohms*cm-2
  栅漏电介质   0.20   1.00   SiO2
  多晶硅栅极上方的含有硼酸的硅玻璃   0.20   0.40   通过化学机械抛光磨平的含有硼酸的硅玻璃/四乙基原硅酸盐
  晶胞间距   1.75   N-外延层电阻：A*Repi＝225μohms-cm-2P-外延层以及P-外延层纳米管的电阻都与N-外延层的电阻相等
图5表示在耗尽状态下，沿如图1所示的N型金属氧化物半导体晶体管100的纳米管漏极漂流区，电场分布的模拟结果。参见图5，当纳米管漏极漂流区和P-台面结构外延层都耗尽时，线550表示电场沿纳米管漏极漂流区的长度方向分布，线552表示电场在P-台面结构外延层中的分布。线554表示电场沿多晶硅栅极和氧化物填充的沟道方向分布。如图5所示，由于纳米管漏极漂流区的掺杂浓度均匀一致，并且电场也在N-外延层纳米管的整个长度方向上均匀分布，这就提高了击穿电压特性。在传统的N-型金属氧化物硅晶体管中，栅极下方没有深层氧化物，漂流区中也没有电荷平衡。在这种情况下，如图5中的虚线556所示，电场分布将会发生分化。这种电场梯度会对晶体管的击穿电压特性造成不良影响。
其他半导体器件
依据本发明的其他方面，上述的N-型外延层/P-型外延层纳米管晶体管结构，还可用于制备其他半导体器件。在一个实施例中，利用N-型外延层/P-型外延层纳米管晶体管结构制备绝缘栅双极晶体管器件。在另一个实施例中，利用N-型外延层/P-型外延层纳米管晶体管结构制备肖特基二极管。而在另一个实施例中，利用N-型外延层/P-型外延层纳米管晶体管结构制备P-N结二极管。这些绝缘栅双极晶体管、肖特基二极管以及P-N结二极管都可以通过如图1所示的单纳米管结构，或如图2所示的双纳米管结构制成。而且制备二极管器件并不需要半导体晶胞的沟道中有栅极电极。
此外，在本发明的一个实施例中，可以利用一个晶体管晶胞(比如图1和图2中所示的晶体管晶胞)的阵列，制备N型金属氧化物硅晶体管，并且在此晶体管晶胞阵列中插入一个或多个绝缘栅双极晶体管器件、或肖特基二极管或P-N结二极管，或利用同种N-型外延层/P-型外延层纳米管晶体管结构组成的这些器件的任意组合。这样形成的垂直N型金属氧化物硅或P型金属氧化物硅晶体管，都与绝缘栅双极晶体管器件、肖特基二极管以及/或P-N结二极管并联。将绝缘栅双极晶体管器件、肖特基二极管以及/或P-N结二极管，与垂直沟道金属氧化物硅场效应管并联，对于器件的运转非常有利，下文还将详细介绍。
图6表示依据本发明的一个实施例，一种绝缘栅双极晶体管器件的剖面图。参见图6，绝缘栅双极晶体管器件300形成在N-型缓冲层302上，起场栏区的作用。在一个实施例中，通过外延生长或利用背部植入制备N-型缓冲层302，其厚度为2-15微米。N-型缓冲层302也可以作为起始衬底。P-型半导体层形成在N型缓冲层302的底面上，以构成P+内部发射极区332。金属层334用于形成集电极，以便与P+内部发射极区332形成电接触。如图6(a)所示，已知在外部器件接头的术语中，绝缘栅双极晶体管的内部发射极就是集电极。参照如图2所示的方法，制备其余的N-型外延层/P-型外延层纳米管N型金属氧化物硅晶体管。栅极多晶硅电极318位于氧化物填充的沟道312中，以及栅极介质316近邻。N-型外延层310以及P-型外延层308形成在沟道的侧壁上。P-型本体区320担任绝缘栅双极晶体管器件300的内部集电极。金属层330构成一个发射极电极，以便与P-本体内部集电极320的P+接触区324形成电接触，以及通过含有硼酸的硅玻璃326，与N+源极区322形成电接触。如图6(a)所示，已知在外部器件接头的术语中，绝缘栅双极晶体管的内部集电极就是发射极。
在一个晶体管阵列中，将绝缘栅双极晶体管器件与金属氧化物硅场效应管器件并联有很多好处。首先，在高频转换应用中，需要使用纳米管绝缘栅双极晶体管器件。其次，在一个普通阵列中，集成使用相同制作方法制备的绝缘栅双极晶体管以及金属氧化物硅场效应管后，无源器件的尺寸以及系统成本都将减少，并且整个系统的功率耗散也将降低。此外，与使用传统工艺制备的绝缘栅双极晶体管器件相比，形成绝缘栅双极晶体管器件基极区的N-型外延层纳米管层的掺杂浓度相对较高(例如2个数量级)。因此，基极区中储存的电荷将减少，少数载流子的寿命也将缩短。利用本发明所述的N-型外延层/P-型外延层纳米管制备工艺制成的绝缘栅双极晶体管器件，将具有更低的集电极-发射极电压Vce，这就使得传导损失更低、转换速度更快。当然，在其他实施例中，绝缘栅双极晶体管器件也可以在半导体衬底上单独形成，而无需金属氧化物硅场效应管或其他器件。
图7表示依据本发明的一个实施例，一种肖特基二极管的剖面图。参见图7，肖特基二极管400形成在N+衬底402上。金属层442用于提供到N+衬底402的电接触，以便形成阴极电极。其余的N-型外延层/P-型外延层纳米管N型金属氧化物硅晶体管，按照如图2所示的相同方法制备，但不同的是并不会形成多晶硅栅极电极、本体区、源极区以及本体接触区，而是在P-台面结构-外延层404中形成一个浅P+阳极接触区424。P+阳极接触区424是重掺杂的，以便保证此区域中的欧姆接触。肖特基金属层440沉积在半导体结构上方，并至少与N-型外延层410、P-型外延层408和P-台面结构-外延层404、以及P+阳极接触区424相接触。在肖特基金属层440和N-型外延层410之间的结446处，形成一个肖特基结。肖特基金属层440构成了肖特基二极管400的阳极电极。图7(a)表示肖特基二极管的电路符号。在一个可选实施例中，沉积肖特基金属之前，要在P-台面结构-外延层404的顶面上引入一种P+型植入物(例如硼或BF2)，以便形成轻掺杂的浅P-掺杂区438。P-掺杂区438延伸并穿过台面结构的整个表面，包括N-型外延层410以及P-型外延层408。P-掺杂区438具有降低N-型外延层表面浓度的作用，以调节肖特基势垒的高度，在肖特基二极管关闭状态时，减少漏电流，确保良好的肖特基接触。
在另一个实施例中，利用一个如图1和图2所示的晶体管晶胞阵列，制备N型金属氧化物硅晶体管，而且还将利用同种N-型外延层/P-型外延层纳米管晶体管结构组成的肖特基二极管器件，插入到此晶体管晶胞阵列中。插入到晶体管阵列中的肖特基二极管器件，具有改善晶体管复位的功能。在一个实施例中，10％的晶体管晶胞中都是肖特基二极管。
图8表示依据本发明的一个实施例，一种P-N结二极管的剖面图。参见图8，P-N结二极管500形成在N+衬底502上。金属层542用于提供到N+衬底502的电接触，以便形成阴极电极。其余的N-型外延层/P-型外延层纳米管N型金属氧化物硅晶体管，按照如图2所示的相同方法制备，但不同的是并不会形成多晶硅栅极电极、源极区以及本体接触区，而是在P-台面结构外延层504中形成一个P+阳极接触区520。欧姆金属层540沉积在半导体结构上方，并与P+阳极接触区520相连，形成阳极电极。在P+阳极接触区520以及N-型外延层510之间的结546处，形成一个P-N结。图8(a)表示P-N结二极管500的电路符号。因此，利用同种N-型外延层/P-型外延层纳米管晶体管制备工艺制成的P-N结二极管500，可以同利用同种制备工艺制成的N型金属氧化物硅或P型氧化物硅晶体管，形成在一个阵列中。将P-N结二极管和垂直沟道金属氧化物硅场效应管器件，集成在同一个晶体管阵列中，可以不再使用外部二极管，减少了成本并且改善了性能。
在图6-图8中，利用双纳米管结构制备绝缘栅双晶体管器件、肖特基二极管以及P-N结二极管。在其他实施例中，可以利用单N-外延层纳米管制备同样的绝缘栅双晶体管器件、肖特基二极管以及P-N结二极管。
使用P-型衬底的制备过程
依据本发明的另一方面，一种制备含有薄N-型外延层和P-型外延层(“纳米管”)的垂直沟道金属氧化物硅场效应管的方法，是将一个轻掺杂的P-型单晶体衬底作为器件的本体。通过外延生长或离子注入，形成垂直沟道金属氧化硅硅场效应管器件的背部层。此外，可以利用同样的制备方法，制备绝缘栅双极晶体管器件、肖特基二极管以及P-N结二极管，或它们的组合器件。更重要的是，同样的制备方法还可以制备垂直沟道金属氧化物硅场效应管晶体管晶胞，与一个或多个绝缘栅双极晶体管器件、肖特基二极管以及P-N结二极管的组合，实现并联结构，提高功率金属氧化物硅场效应管器件的电学性能。
图9(a)至图9(k)以及图9(f1)至图9(l1)为依据本发明的可选实施例，制备垂直沟道金属氧化物硅场效应管器件和绝缘栅双极晶体管器件的制备工艺的剖面图。参见图9(a)，制备垂直沟道金属氧化物硅场效应管器件的方法是，使用一个P-型单晶硅衬底(P-衬底)604作为起始材料。在一个实施例中，P-衬底604的掺杂浓度为1E14到1E15cm-3。如图9(b)所示，刻蚀P-衬底604，形成沟道606。正如上述的制备过程，无需使用外延生长，就能在P-衬底604的台面结构(“P-台面结构衬底”)中形成垂直沟道金属氧化物硅场效应管或其他器件。
参见图9(c)，通过外延过程，在P-衬底604的表面上形成一个P-型外延层608。P-型外延层604保角地形成在P-衬底604的裸露表面上、沟道中以及顶面和底面上。然后，如图9(d)所示，再通过第二次外延过程，在P-型外延层608的表面上形成N-型外延层610。N-型外延层610保角地形成在保角P-型外延层608上。
如图9(e)所示，下一工序类似于图4(b)至图4(d)所示的步骤，在P-台面结构衬底604的顶面上完成晶体管结构。更确切地说，用二氧化硅612等介质材料填充沟道606，并进行背部刻蚀。多晶硅层618形成在沟道中，以便在栅极介质616近邻形成栅极端子。然后在P-台面结构衬底604的顶面上形成掺杂区。P-本体区620随之形成。在P-本体区620中，形成重掺杂的N+源极区622以及重掺杂的P+本体接触区624。
然后，本实施例继续完成顶部处理。也就是说，参见图9(f)，在半导体结构的整个表面上方，形成一个绝缘层(例如含有硼酸的硅玻璃626)。在含有硼酸的硅玻璃626中制作开口，并沉积一个金属层630，以便与N+源极区622和P+本体接触区624相接触。金属层630会形成源极电极还是发射极电极，主要取决于基于底部处理的器件类型。在一个可选实施例中，当进行底部处理时，顶部处理并未完成也不再进行，下文还将详细介绍。
如图9(g)所示，在本实施例中，顶部处理完成之后，对该半导体结构进行背部研磨，除去底部多余的P-衬底材料。背部研磨一直进行到氧化物填充的沟道底部，也就是一直到氧化层612的底面。因此，在沟道底部多余的N-型和P-型外延层就被除去了。
如图9(h)所示，背部研磨之后，通过背面注入(例如离子注入或扩散)，在P-台面结构的底部，形成一个N+掺杂层660。照这样，一个垂直N型金属氧化物硅晶体管600就形成了，其中N+掺杂层660作为漏极、N-外延层610作为纳米管漏极漂流区、N+区622作为源极，以及多晶硅层618作为栅极。在其他实施例中，N+层660作为欧姆接触，连接到肖特基二极管或P-N结二极管的阴极。如图9(i)所示，通过快速热退火或激光退火进行局部植入激活后，利用底部镀金属664，在半导体结构的底部形成漏极电极。在一个实施例中，溅镀背面镀金属，所用的金属可选择钛、镍或金。
在另一个实施例中，利用同一种含有N-型和P-型纳米管的垂直沟道金属氧化物半导体硅场效应管结构，制备绝缘栅双极晶体管。如图9(h)所示，通过背部N+注入，形成N+层660之后，再利用第二次背部注入，在绝缘栅双极晶体管器件所要求的位置，形成P+掺杂层662。N+掺杂层660形成绝缘栅双极晶体管的N-型缓冲层662或场栏区，而P+掺杂层662形成绝缘栅双极晶体管的P+内部发射极。P+植入物可以是一个薄层，将全部垂直沟道金属氧化物半导体硅场效应管结构集成到绝缘栅双极晶体管器件中，或者将某些特定的半导体结构选择性地集成到绝缘栅双极晶体管器件中。如图9(k)所示，利用底部镀金属664，形成P+内部发射极662的集电极电极。除了带有一个穿过背部植入物的另外的P+层662之外，绝缘栅双极晶体管器件680的制备过程与N型金属氧化物硅晶体管600的制备过程相同。P-本体区620在绝缘栅双极晶体管器件680中起背部集电极的作用。顶部镀金属630构成发射极电极，接触P-本体内部集电极区620。
综上所述，如图9(e)所示，在P-台面结构604上方形成晶体管结构之后，在背部掩膜或顶部处理未完成之前，在进行底部处理的同时，可以完成顶部处理，如图9(f)所示。图9(f1)至图9(l1)表示利用轻掺杂的P-型单晶体衬底，用于制备垂直沟道金属氧化硅硅场效应管以及其他器件，可以选用的处理工艺。参见图9(f1)，在图9(e)之后，形成一个含有硼酸的硅玻璃层626，覆盖在半导体结构的整个顶面上。然后，在进行进一步的顶部处理之前，线通过背部研磨除去多余的P-衬底，一直到接近氧化物填充的沟道底部为止，如图9(g1)所示。含有硼酸的硅玻璃层626会在背部处理过程中保护金属氧化物硅场效应管器件的顶部。在一个实施例至，背部研磨一直进行到沟道下方2-5微米的地方。也就是说，在背部研磨处理之后，沟道下方仅剩余2-5微米的P-衬底层604。当必须利用外延生长在背面形成N+和P+层时，底面上剩余的P-衬底就变得至关重要了。
参见图9(h1)，通过外延生长或离子注入，在背部形成N+层661。如图9(h1)所示，掺杂物从N+层661向外扩散，将会对位于沟道底部的N-外延层和P-外延层反向掺杂，以便形成N+层。如果要制备一个垂直N型金属氧化物硅晶体管，就要直接对N+层661进行底部金属化。然而，如果要制备一个绝缘栅双极晶体管器件，就要通过外延生长或离子注入，在背部形成P+层663，如图9(j1)所示。尤其是如果要生长P+层663，由于在外延生长过程中，P+层663会受到来自顶部金属的污染，那么最好用含有硼酸的硅玻璃层覆盖在顶部上，而不是将镀金属裸露在外。
如图9(k1)所示，如果要制备一个绝缘栅双极晶体管器件，要在形成P+层663之后，使用背部金属化664。然后，进行顶部处理，以便在含有硼酸的硅玻璃层626中形成开口，并形成顶部镀金属630，如图9(l1)所示。这样形成的绝缘栅双极晶体管器件780，其中顶部镀金属630作为发射极电极，底部镀金属664作为集电极电极。
图9(a)至图9(l1)所述的制备过程，可用于制备一个与绝缘栅双极晶体管器件、肖特基二极管和/或P-N结二极管相结合的金属氧化物硅晶体管阵列。图10表示依据本发明的一个实施例，利用如图9(a)至图9(k)所示的工艺，所制备一个与N-型绝缘栅双极晶体管相结合的垂直N型金属氧化物硅晶体管的剖面图。图11(a)表示图10所示的集成金属氧化物硅场效应管和绝缘栅双极晶体管器件的等效电路图，图11(b)表示图11(a)所示的金属氧化物硅场效应管和绝缘栅双极晶体管器件的制作时间图。参见图10，在半导体器件800中，除了某些特殊的晶体管晶胞仅仅为了形成绝缘栅双极晶体管的内部发射极时，可选用P+层663之外，垂直N型金属氧化物硅晶体管801b的制备工艺都与绝缘栅双极晶体管器件801a相同。除此之外，垂直N型金属氧化物硅晶体管801b的结构与绝缘栅双极晶体管器件801a也一样。如图11(a)所示，所形成的N-型绝缘栅双极晶体管801a与N型金属氧化物硅晶体管801b并联。器件的集电极和漏极端子通过底部镀金属相连，而器件的发射极和源极端子通过顶部镀金属相连。在实际运行中，绝缘栅双极晶体管器件801a在N型金属氧化物硅晶体管801b之后接通，在N型金属氧化物硅晶体管801b之前很快关闭。绝缘栅双极晶体管器件801a降低了合成半导体器件800的传导损毁，N型金属氧化物硅晶体管801b提高了它的转换性能。结合N型金属氧化物硅的最佳性能(转换速度)以及绝缘栅双极晶体管器件的最佳性能(低“导通”状态下的电压降)，合成半导体器件800使得制备一种新型功率器件结构成为可能。
图12表示依据本发明的一个实施例，利用图9(a)至图9(e)以及图9(f1)至图9(l1)所示的工艺，所制备的一个与肖特基二极管相结合的垂直N型金属氧化物硅晶体管的剖面图。图13表示图12所示的结合金属氧化物硅场效应管和肖特基二极管的等效电路图。参见图12，在半导体器件900中，N型金属氧化物硅晶体管901a与肖特基二极管901b的制备工艺，与基本的纳米管N-外延层/P-外延层的制备工艺相同。当在P-台面结构604上制备晶体管结构时，对于肖特基二极管901b而言，仅仅形成了一个P+区625。为了简化工艺，在本发明的某些实施例中，可以用与P+本体接触区624相同的步骤制备P+区625。尽管从图14中可能看不出来，但是在这种情况下，P+区625的深度和浓度将与P+本体接触区624相同。然后利用背部处理(例如外延生长)，形成N+层661。N+层661不仅作为N型金属氧化物硅晶体管901a和漏极端子，而且作为肖特基二极管901b的阴极端子。背部镀金属664构成了这两种器件的漏极和阴极的接触电极。进行顶部处理时，肖特基金属层640首先形成在晶胞区中，肖特基二极管也将形成在其中。然后，利用顶部镀金属630，将N型金属氧化物硅晶体管901a的源极和本体，短接到肖特基二极管901b的阳极上。因此，顶部镀金属630就形成了这两种器件的源极、本体和阳极的接触电极。如图13所示，所形成的N型金属氧化物硅晶体管901a与肖特基二极管901b并联在一起。
图14表示依据本发明的一个实施例，利用如图9(a)至图9(k)所示的工艺，所制备的一个与P-N二极管相结合的绝缘栅双极晶体管器件的剖面图。图15表示图14所示的集成绝缘栅双极晶体管和P-N结二极管的等效电路图。参见图14，绝缘栅双极晶体管1001a和P-N结二极管1001b的制备工艺，与基本的纳米管N-外延层/P-外延层的制备工艺相同。当在P-台面结构604上制备晶体管结构时，对于P-N结二极管1001b而言，仅仅形成了一个P+阳极接触区627。然后利用顶部处理，形成顶部镀金属630，以便连接绝缘栅双极晶体管1001a和P-N结二极管1001b的发射极和阳极端子。然后利用背部处理，通过离子注入，形成N+层661。N+层661不仅作为绝缘栅双极晶体管1001a的N-缓冲/场栏层，而且作为P-N结二极管1001b的阴极端子。选择P+层663形成在绝缘栅双极晶体管晶胞中，以便形成绝缘栅双极晶体管器件的内部发射极。通过背部镀金属664，形成对于这两种器件的集电极和阴极的接触电极。因此，如图15所示，所形成的绝缘栅双极晶体管1001a与P-N结二极管1001b并联在一起。
图16(a)和图16(b)表示依据本发明的一个实施例，制备垂直沟道金属氧化物硅场效应管器件的可选加工工艺的剖面图。参见图16(a)，外延生长P-外延层608以及N-外延层610之后，进行各向异性N+注入，以便在沟道底部反向掺杂N-外延层和P-外延层。N+植入物的贯穿深度由点线圆692表示。在本实施例中，利用薄屏蔽氧化层1180保护半导体结构的水平表面，不受注入的损害。各向异性的N+注入，也会对P-台面结构604顶部的N-外延层和P-外延层反向掺杂。退火后，会形成如图16(b)所示的结构，其中区域1182出现在P-台面结构604的顶部以及沟道的底部。在形成晶体管结构之前，通过化学机械抛光过程(CMP)，除去P-台面结构604顶部的N+区1182。然后，对进行P-衬底背面磨平，一直到沟道底部的N+层1182下方，如图中虚线1184所示。通过外延生长，形成器件的N+漏极或N+场栏区。此外，还通过外延生长，形成P+区，进而形成绝缘栅双极晶体管器件的内部发射极。当进行图16(a)和图16(b)所示的处理过程时，可以完全不用背部离子注入，仅使用外延生长就可以形成背部层。这种对沟道底部进行反向掺杂的方法，也可用于在高掺杂的N+衬底上，生长P-台面结构-外延层的过程。在这种情况下，沟道无需再延伸到衬底上，只要各向异性的N+植入物穿过沟道底部，并从衬底向外扩散，一直到将N-外延纳米管连接到N+衬底上。
综上所述，包括金属氧化物硅场效应管器件、绝缘栅双极晶体管器件、肖特基二极管以及P-N二极管在内的半导体器件，都可以利用本发明所述的N-外延层/P-外延层纳米管晶体管结构，通过形成一个晶体管晶胞的阵列来制备。晶体管晶胞根据应用的需要，采用单纳米管结构或双纳米管结构。晶体管晶胞的阵列可以是一维阵列或二维阵列。依据本发明的一个可选实施例，利用六角形晶体管晶胞或方形晶体管晶胞，在一个二维阵列中形成晶体管晶胞。
图17表示依据本发明的一个实施例，一种六角形的晶体管晶胞阵列的俯视图。参见图17，利用晶体管晶胞1201的二维阵列，形成一个晶体管阵列1200。晶体管晶胞1200是一个含有P-型台面结构1204的六角形单位晶胞，位于P-外延层1208和N-外延层1210周围。N-外延层1210外面是栅极氧化层1216。晶体管阵列1200的沟道都用多晶硅栅极1218填充。六角形单位晶胞结构是一种对称的晶胞结构。
图18表示依据本发明的一个实施例，一种方形的晶体管晶胞阵列的俯视图。参见图18，利用晶体管晶胞1301的二维阵列，形成一个晶体管阵列1300。晶体管晶胞1300是一个含有P-型台面结构1304的六角形单位晶胞，位于P-外延层1308和N-外延层1310周围。N-外延层1310外面是栅极氧化层1316。晶体管阵列1300的沟道都用多晶硅栅极1318填充。
截止结构
一种形成在集成电路上的功率半导体器件，比如功率金属氧化硅硅场效应管器件，可以利用上述单纳米管或双纳米管结构制成，其特点是含有一个有源区和一个截止区。有源区是形成电荷平衡器件的区域。截止区是没有有源器件的区域，用于使有源器件与集成电路或晶片的物理边缘之间绝缘，并使电场沿器件的外围分布。截止区确保功率半导体器件获得电荷平衡，维持合适的击穿电压，并避免晶片外围过量的器件泄露。只有截止区设计得当，才能使有源区和截止区之间的相交区域不会成为获得高击穿电压的局限因素，这点非常重要。
更确切地说，截止区的作用之一就是将集成电路最高的工作电压，分成较小的电压阶跃，每个阶跃都小于硅的击穿电压，并在截止区上传导该电压阶跃。在实际工作中，N-沟道器件的截止区将加快电压增量，直到工作电压在晶片边缘之前，达到最高为止。截止区的另一作用是，阻止耗尽区到达晶片边缘。如果耗尽区到达了晶片边缘，会引起突变电场截止，导致半导体器件的击穿电压减小，或者使在工作电压下工作的器件带有更高的漏电流。
图19表示依据本发明的一个实施例，一种含有有源区和截止区的功率半导体器件的集成电路(晶片)的俯视图。参见图19，集成电路1400包含一个有源区1450以及一个截止区1452。金属氧化物硅场效应管、绝缘栅双极晶体管、肖特基二极管以及P-N结二极管等有源器件，都位于有源区1450中。截止区1452沿晶片的物理边缘，包围着有源区。因此，截止区1452将有源区1450从晶片的物理边缘中隔离出来。作为一个完整的集成电路，晶片1400被一个钝化层覆盖，钝化层中带有开口，用于电接触到源极电极和栅极电极上。漏极电极(图中没有表示出)位于晶片底部。图19表示源极金属连接和栅极金属连接的一个典型实施例。如图19所示，源极金属和栅极金属接头位于集成电路1400的有源区1450中，钝化层中的开口用于将源极金属接头1454和栅极金属接头1456的金属垫裸露出来。
依据本发明的一个方面，利用浮动环或纳米管的方法制成的截止结构，是为了利用上述的单纳米管或双纳米管结构制备功率半导体器件做准备。截止结构位于集成电路的物理边缘周围，并包围着功率半导体器件的有源区。截止结构将电场分布在整个截止区，有利于提高击穿电压。在本实施例中，截止结构是通过上述同样的单纳米管或双纳米管结构制成的。
一般而言，对于N-型器件，浮动环方法是使用一系列交替的P-型和N-型区域，其中第一个P-型区接地，中间的P-型区浮动，N-型区连接到集成电路最高的工作电压上。在实际工作中，每个N-型区都夹断穿通电压VPT，驱使浮动P-型区穿通前一个N-型区的电压，以使一系列邻近的P-型和N-型区能够将截止区中的电压，以小于硅击穿电压的电压增量，从接地电压升高到最高工作电压。对于P-型器件，浮动环方法利用第一个N-型区耦合到最高工作电压上，电压在截止区中逐渐下降。本发明所述的截止结构的制备和运转在此不再详述，请参见图20-29。
图20表示依据本发明的一个实施例，利用双纳米管工艺，制备的一个含有有源器件的集成电路，并将截止结构并入集成电路的俯视图。参见图20，有源半导体器件的集成电路1500，含有一个用于承载有源器件的有源区1550。在本说明中，有源器件为N-型器件，例如垂直N型金属氧化物硅晶体管或N-型绝缘栅双极晶体管。在图20中，可以看到有源区1550中的最后一个N型金属氧化物硅晶体管晶胞，它包括栅极电极1518、栅极氧化物1516、N+源极区1522以及P+本体接触区1524。N+源极区1522和P+本体接触区1524一同连接到源极电极1530上，在图20中，象征性地表示出连接线以及端子“S”。对于集成电路1500上的n-沟道器件，源极电极1530连接到源极(或绝缘栅双极晶体管的发射极)电势上，源极电势通常接地，是集成电路中最低的电势。N型金属氧化物硅晶体管的N+衬底(图中没有表示出)作为其漏极电极(或集电极)，并连接到集成电路1500的最高工作电压上。对于集成电路中的p-沟道器件而言，源极/发射极电极连接到集成电路的最高工作电压上，而漏极/集电极电极连接到集成电路的最低电势上(通常接地)。本说明虽然仅适用于N-沟道器件的截止结构，但通过适当的变换电压极性，其工作原理就可适用于带有P-沟道器件的集成电路。
集成电路1500含有一个形成在集成电路的截止区1552中的截止结构。如图20所示，截止结构的一部分邻近有源区1550。已知，截止结构从有源区末端一直延伸到带有集成电路1500的晶片边缘，图20中只能看到截止结构的一部分。截止结构在晶片边缘还包含一个末端截止晶胞，下文将详细介绍。在本实施例中，截止结构包括，通过有源器件相同的N-外延层/P-外延层双纳米管结构，形成的截止晶胞1554。也就是说，每个截止晶胞都是由带有侧壁的P-台面结构层1504构成的，P-外延层纳米管1508和N-外延层纳米管1510先后覆盖在侧壁上。综上所述，P-台面结构层1504可以是一个P-台面结构-外延层，或者是一个P-台面结构-衬底。截止结构并没有使用多晶硅栅极电极，因此截止晶胞1554是被氧化物填充的沟道1512隔断的，其中并不形成任何多晶硅栅极电极。
截止晶胞1554相互连接，构成一系列交替的P-型区和N-型区，以便提高集成电路的工作电压。更确切地说，N-外延层纳米管用作N-型区，带有P-台面结构层的P-外延层纳米管用作P-型区。纳米管和P-台面结构层通过P和N型掺杂区互联，以便构成一系列交替的P-型区和N-型区。在交替的P和N型区的串联结构中，第一个P-型区(P-外延层纳米管/P-台面结构层)连接到源极/发射极电势上，最后一个N-型区(N-外延层纳米管)连接到漏极/集电极电势上。对于N-沟道器件来说，第一个P-型区接地，而最后一个N-型区通过N+衬底连接到集成电路1500的最高工作电压上(图20中没有表示出)。所有的其他P-型区(P-外延层纳米管/P-台面结构层)都是浮动的。截止区中的其他N-型区都连接到衬底上，但通过电荷平衡和电势差处于闭锁。对于P-沟道器件，第一个N-型区连接到集成电路的最高工作电压上，而最后一个P-型区接地。
因此，在本实施例中，每个截止晶胞1554中的P-外延层纳米管1508和P-台面结构层1504都电连接到一个轻掺杂的P-型掺杂区1560(“P-掺杂区”)上，N-外延层纳米管1510电连接到一个轻掺杂的N-型掺杂区1562(“N-掺杂区”)上。连续的截止晶胞上的N-掺杂区1562和P-掺杂区1560，通过金属互联接头互相连接，形成一系列交替的P-型和N-型区。在本实施例中，每个P-掺杂区1560都含有一个重掺杂的N+区1563。重掺杂的P+区1561和N+区1563都有利于从P和N掺杂区1560、1562到金属互联接头的欧姆接触。可选用不同的重掺杂P+/N+区1561和1563，而且在本发明的其他实施例中，也可省略重掺杂P+/N+区1561和1563。
在本发明的截止结构中，一系列交替的P-型区和N-型区是这样形成的。通过P-外延层纳米管1508a和P-台面结构层1504a，形成第一个截止晶胞1554a，P-台面结构层1504a穿过P-掺杂区1560和P+区1561，连接到源极电极1530上。因此，第一个P-型区(P-外延层纳米管1508a/P-台面结构层1504a)接地。N-外延层纳米管1510a就在P-外延层纳米管1508a和纳米管(带有下方的P-台面结构层)近邻，它们共同形成第一对或相邻的P和N区。N-外延层纳米管1510a穿过N-掺杂区1562和N+区1563，利用金属互联接头1572连接到下一个截止晶胞1554b中的“下一个”P-外延层纳米管1508b/P-台面结构层1504b，N-外延层纳米管1510a和N-外延层纳米管1510b形成下一对邻近的P和N区。同一个截止晶胞中的P-外延层纳米管/P-台面结构层和N-外延层纳米管继续互联，构成一对邻近的P-型和N-型区，在通过氧化物填充的沟道隔离开的邻近截止晶胞中的N-外延层纳米管和P-外延层纳米管/P-台面结构层互联起来，继续串联到P-型和N-型区中，构成截止结构。
在图20所示的实施例中，P-掺杂区1560和N-掺杂区1562在两行中交替排列，有利于邻近的截止晶胞互联。如图21和图22所示，通过集成电路沿A-A’线和沿B-B’线的剖面图进一步说明，P-外延层纳米管/P-台面结构区和N-外延层纳米管区之间的串联结构。首先参见图21，图21表示集成电路1500沿A-A’线的剖面图，垂直N型金属氧化物硅晶体管1555为有源区1550中的最后一个有源器件，截止区1552从含有P-外延层纳米管1508a和P-台面结构层1504a的第一个截止晶胞1554a开始，截止晶胞1554a连接到P-掺杂区1560和P+区1561上，P-掺杂区1560和P+区1561电连接到源极电极1530上。因此，第一个截止晶胞1554a中的P-外延层纳米管1508a和P-台面结构层是连接到源极电势上。每个截止晶胞1554中的N-外延层纳米管1510都连接到N+衬底1502上，N+衬底1502作为垂直N型金属氧化物硅晶体管1555的漏极端子，通过P-台面结构1504/P-外延层纳米管1508和N-外延层纳米管1510之间的水平方向电荷平衡(以及电势差)，在垂直方向上从漏极电势闭锁。N+衬底1502连接到集成电路1500的最高工作电压上。因此，所有的截止晶胞中的N-外延层纳米管1510都连接到集成电路1500的最高工作电压上。如图9(a)至图9(l1)所示，在其他实施例中，N+衬底1502也可以是一个形成在P-台面结构层底面上的N+层。
将第一个截止晶胞1554a中的N-外延层纳米管1510a，连接到下一个截止晶胞1554b中的P-外延层纳米管1508b，是在远离P-掺杂区1560、沿截止晶胞的位置上完成的。更确切地说，用于将截止晶胞1554b中的N-外延层纳米管1510a连接到P-掺杂区1562上的N-掺杂区1562，沿B-B’线沉积，其剖面图如图22所示。参见图22，第一截止晶胞1554a的N-掺杂区1562，通过金属互联接头1572电连接到下一个截止晶胞1554b的P-掺杂区1560上。因此，第一个截止晶胞1554a中的N-外延层纳米管1510，连接到下一个截止晶胞1554b的P-外延层纳米管1508b/P-台面结构层1504b上。
然后，截止晶胞1554b的N-掺杂区1562通过金属接头1573，连接到下一个截止晶胞1554c的P-掺杂区1560上(图21)。如图21和图22所示，上述串联会形成一长条的截止晶胞，带有N-外延层纳米管和P-外延层纳米管/P-台面结构层串联在第一个P-外延层纳米管/P-台面结构层(位于源极/发射极电势)，与最后一个N-外延层纳米管(位于漏极/集电极电势)之间，对于集成电路中的N-沟道器件而言，N-外延层纳米管连接到最高的工作电压上。
如图20-22所示，通过增加每个截止晶胞上的电压，所形成的截止结构就可以承受有源器件的高电压。更确切地说，在每一个截止晶胞中，P-外延层纳米管/P-台面结构层和N-外延层纳米管都在穿通电压VPT下被夹断。由于P-外延层纳米管和P-台面结构层是浮动的，所以每个截止晶胞的电压，都以穿通电压VPT为增量地方式增长，直到晶片边缘近邻的截止晶胞末端达到最高工作电压为止。还有一种方式是将截止晶胞作为一系列PN二极管。每个截止晶胞的P-台面结构1504和P-外延层1508，构成同一个晶胞中带有N-外延层1510的一个PN二极管。这个PN二极管在闭锁模式下反向偏置，因此它能承受一定的电压。该二极管的N部分(1510)通过短路(例如1572)短接到下一个晶胞的P部分(1504、1508)。
图23表示依据本发明的一个实施例，截止结构的电压特性图。首先参见图23中的曲线1610，当第一个P-型区连接到源极电极上时，截止结构的电压从源极电压开始。然后，夹断第一个N-型区，在第一个N-型区中达到穿通电压(VPT)。驱使下一个浮动P-型区也保持在穿通电压(VPT)。夹断下一个N-型区，并达到另一个穿通电压(VPT)，驱使后面的P-型区达到并保持在两倍的穿通电压(2VPT)。电压步阶继续增加，直到在晶片边缘的最后一个截止晶胞达到最高的工作电压(例如600V)。图23表示另一种截止结构的电压特性，下文将详细介绍。
N-型区的穿通电压为N-型区的厚度和掺杂水平的函数。对于本发明所述的截止结构来说，穿通电压是N-外延层纳米管的厚度和掺杂水平的函数。又由于N-外延层纳米管1510具有均匀一致的固定厚度(如图21中所示的“d”)，因此穿通电压仅仅是N-外延层纳米管的掺杂水平的函数。典型的穿通电压的值在10V至40V范围内。
图24为一种集成电路的俯视图，表示依据本发明的一个可选实施例，一个截止结构的有源区和第一截止环之间的交界面。参见图24，集成电路1700包括，利用双纳米管结构在有源区1750上形成的有源器件，并将有源器件制成方形晶胞。图24表示集成电路1700的一角，其中截止区1752为环形，包围在有源区1750周围。更确切地说，第一个截止晶胞为一个围绕并连接着有源区1750的截止环1754。同上所述，其余的同心截止环能够充分地将电压从第一个截止环处的源极电势，提高到最后一个截止环处的集成电路最高工作电压。
如图25所示，依据本发明的可选实施例，P-外延层纳米管和P-台面结构层都各自连接到P-掺杂区上，其中并不存在重掺杂的P+区，但N-外延层纳米管各自连接到N-掺杂区上，其中有一个重掺杂的N+区。只要对P-掺杂区和N-掺杂区做适当的欧姆接触，形成一系列互联的截止晶胞，图25中的截止结构就更加便于实施。
依据本发明的另一个可选实施例，利用交错的P和N掺杂区形成的截止结构如图26所示。也就是说，N和P掺杂区1562、1560并没有像图20所示地那样，形成在同一直线上。而是每一对互联的N/P掺杂区都相互交错或偏离。将N/P掺杂区交错，通过避开金属接头和金属互联接头之间的最小间距的要求，可以获得更加紧凑的设计布局。
依据本发明的可选实施例，在截止晶胞中形成一个表面下的P-型植入区，以降低N纳米管的掺杂浓度。图27表示依据本发明的一个第三可选实施例，一种截止结构的剖面图，其中截止结构作为使用双纳米管工艺制成的含有有源器件的集成电路的一部分。参见图27，集成电路1800包含一个截止结构，其制备方法与上述图20-22所示的方法相同。然而，集成电路1800中的截止结构还含有形成在P-台面结构层1804表面下方的P-型植入区1880。特别是P-型植入层1880位于表面区下方很深的地方。在本实施例中，P-掺杂区1860和N-掺杂区1862，将P-型植入区1880置于每个截止晶胞中。在一个实施例中，P-型植入区1880是通过一种将硼作为掺杂剂的高能植入物形成的。
每个截止晶胞中的P-型植入区1880都能够对N-外延层纳米管1810进行电荷补偿，从而调节穿通电压。更确切地说，在P-型植入区1880范围内，N-外延层纳米管中的有效N-型掺杂浓度将减小，因此穿通电压VPT作为N-型掺杂浓度的函数，也将减小。换言之，P-型植入区将比其余的截止晶胞，耗尽地更快，击穿电压也更低。P-型植入区1808将迫使N-型和P-型区的夹断，发生在截止晶胞中较深的地方，远离表面电荷常常不均匀的P-台面结构层1804的表面。将夹断置于表面以下，会使N-型和P-型区的击穿更加均匀。
再转回到图23，曲线1612表示含有表面以下的P-型植入区1880的图27所示的截止结构的电压特性。P-型植入区1880具有降低N-外延层纳米管的N-型掺杂浓度的效果，使得每个截止晶胞的穿通电压VPT’更低。随着穿通电压VPT’的降低，截止区中的电压比穿通电压没有修正时(曲线1610)增长地更加缓慢。因此，要达到最高工作电压(例如600V)，需要更多的电压步阶(更多的截止晶胞)。每个步阶都位于更低的电压，有助于将夹断从晶片表面脱离出来。
在上述实施例中，所述的截止结构是通过双纳米管结构形成的。在其他实施例中，截止结构可以通过单纳米管结构制成。图28表示依据本发明的一个第四可选实施例，一种截止结构的剖面图，其中截止结构作为使用单纳米管工艺制成的含有有源器件的集成电路的一部分。参见图28，集成电路1900含有一个形成在截止区1952中的截止结构，截止区1952中含有截止晶胞1954，除了仅利用N-外延层纳米管1910制备之外，截止晶胞1954其他的制备方法与图20所示的方法相同。P-掺杂区1960接触P-台面结构层1940，形成截止结构的P-型区。集成电路1900中截止结构的运行情况，与图20所示的集成电路1500中的截止结构相同。
上述截止结构关于截止晶胞的形成，用于逐步提高整个集成电路的截止区的电压。在最后一个截止晶胞，对于N-沟道器件，电压已经升高到最高工作电压(对于P-沟道器件，电压则降低至接地电势)。依据本发明的一个方面，含有一个场板的末端截止晶胞，在截止结构中，形成在最后一个截止晶胞和晶片边缘之间的交界面处。图29表示依据本发明的一个实施例，一种截止结构的一个末端截止晶胞的剖面图，其中截止结构作为使用双纳米管工艺制成的含有有源器件的集成电路的一部分。
参见图29，集成电路2000含有一个带有一系列截止晶胞的截止结构，图中可以看到其最后一个截止晶胞2054z。该截止结构还包括一个末端截止晶胞2056。末端截止晶胞2056含有一个宽P-台面结构层2004z，多晶硅场板2090和2091形成在P-台面结构层2004z上，通过介质层2096，多晶硅场板2090和2091与P-台面结构层2004z绝缘。宽P-台面结构层2004z的宽度W远大于其他P-台面结构层的宽度。末端截止晶胞2056还含有一个位于晶片边缘的最后一个P-台面结构层2004x，晶片的划线槽就位于晶片边缘。N-外延层纳米管和P-外延层纳米管排列在P-台面结构2004z和2004x的侧壁旁。在本实施例中，P-台面结构层2004z的宽度约为40μm。
场板2090和2091用于承载场板上的电压降，使最后一个截止晶胞2054z的N-掺杂区2062的电压，低于集成电路的最高工作电压。末端截止晶胞2056的N-外延层纳米管2010x连接到漏极电势上，也就是最高工作电压上。场板2090和2091串联起来，承载多余的击穿电压，并将电场从晶片边缘推回到最后一个截止晶胞2054z。更确切地说，多晶硅场板2090通过金属互联接头2092，电连接到最后一个截止晶胞2054z上。多晶硅场板2091通过金属互联接头2093，电连接到N-掺杂区2062x和N+区2063x上。N-外延层纳米管2010x连接到N+衬底上，也就是连接最高工作电压，并作为沟道停止。因此，多晶硅场板2091偏向最高工作电压。场板2090和2091将电场和耗尽区反向推至最后一个截止晶胞。因此，末端截止晶胞2056挡住截止结构远离晶片边缘。而且，场板还有助于闭锁多余电压，保护硅表面不受杂质以及不必要的电荷积累的影响，依靠在边缘处更加可靠的电荷平衡，建立一个更加强大的系统。也可选择，用除了多晶硅、金属之外的其他导电材料制备场板。在其他实施例中，仅需要一个单场板，或省去截止晶胞。如果截止结构不含有末端截止晶胞，最后一个截止晶胞2054z就只需要将P-掺杂区连接到前一个N-掺杂区，由于没有进一步的连接，因此最后一个截止晶胞2054z并不需要N-掺杂区2062(带有或不带有N+区)。
上述说明用于解释说明本发明的典型实施例，并不用于限制范围。在本发明的范围内，还可能存在多种修正或变化。例如，参见图9(a)至图9(l1)所示的制备过程，用于制备单纳米管，而不是双纳米管。而且，图16(a)和图16(b)所示的制备过程，可用于制备单纳米管，而非双纳米管。
此外，在上述说明中，本发明的各种实施例中使用的是极其重掺杂的N++衬底或重掺杂的N+衬底。在本发明的可选实施例中，上述器件包括金属氧化物晶体管、绝缘栅双极晶体管、肖特基二极管以及P-N结二极管，都可以使用重掺杂的N+衬底或极其重掺杂的N++衬底制备。
此外，对于单纳米管工艺或双纳米管工艺，无论衬底如何，都只需要将N-型纳米管电连接到N-型衬底上。也就是说，衬底作为初始材料，P-型外延层生长在衬底上，通过刻蚀形成台面结构，如图3(a)至图3(h)以及图4(a)至图4(d)所示的制备方法。在这种情况下，N-型衬底向外扩散，同N-型纳米管电连接起来。或者，将衬底作为N-型层，通过离子注入或外延生长，在P-型台面结构上形成，便于背部研磨，如图9(a)至图9(l1)所示。形成N-型“衬底”的N-型层，通过背部研磨以及后续的离子注入或外延工艺，电连接到N-型纳米管。
上述实施例仅针对N-沟道金属氧化物硅场效应管。然而，通过反转每个半导体区域的导电极性，上述纳米管晶体管结构也可以用于制备P-沟道金属氧化物硅场效应管。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (49)

1.一种半导体器件，其特征在于，该半导体器件包含：
一个第一导电类型的第一半导体层，其包含若干个形成在第一半导体层的顶面中的沟道，这些沟道在第一半导体层中形成台面结构；
一个第二导电类型的第二半导体层，其位于第一半导体层的底面上；
一个形成在沟道侧壁上的第一导电类型的第一外延层，第一外延层至少覆盖第一半导体层中台面结构的侧壁；
一个形成在第一外延层上的第二导电类型的第二外延层，该第二外延层电连接到第二半导体层上；
一个形成在沟道中的第一介质层，其紧邻第二外延层，所述的第一介质层至少填充部分沟道；
一个形成在第一介质层上方的至少一个第一沟道的侧壁上的栅极介质层；
一个形成在第一介质层上方以及紧邻所述的栅极介质层的第一沟道中的栅极导电层，
其中，第一外延层和第二外延层沿沟道的侧壁构成平行掺杂区，第一外延层和第二外延层各自具有均匀一致的掺杂浓度，第二外延层具有第一厚度和第一掺杂浓度，第一外延层和第一半导体层的台面结构均具有第二厚度和第二平均掺杂浓度，第一和第二厚度以及第一掺杂浓度和第二平均掺杂浓度达成电荷平衡。
2.如权利要求1所述的半导体器件，其特征在于，所述的第二半导体层是由一个极其重掺杂的半导体层或重掺杂的半导体层构成的，所述的第一半导体层为第一导电类型的轻掺杂外延层。
3.如权利要求1所述的半导体器件，其特征在于，所述的第一半导体层是由一个第一导电类型的轻掺杂半导体衬底构成的，第二半导体层作为植入层或外延层，在对第一半导体层进行背部研磨之后，形成在第一半导体层的底面上。
4.如权利要求1所述的半导体器件，其特征在于，该半导体器件还包含：
一个第一导电类型的本体区，其形成在第一半导体层的至少一个第一台面结构的顶部，该本体区延伸到第一沟道中的栅极导电层底部边缘附近的深度；以及
形成在紧邻第一沟道的侧壁的本体区中的一个第二导电类型的重掺杂源极区，该源极区从第一半导体层的上方，延伸到栅极导电层顶部边缘附近的深度；以及
在其中形成的一个垂直沟道金属氧化硅场效应管，所述的第二半导体层作为垂直沟道金属氧化硅场效应管的漏极区，第二外延层作为漏极漂流区，栅极导电层作为栅极电极。
5.如权利要求1所述的半导体器件，其特征在于，其中第二外延层的厚度约为100nm，第一外延层的厚度约为250nm。
6.如权利要求1所述的半导体器件，其特征在于，其中第一外延层的掺杂浓度比第一半导体层更大。
7.如权利要求1所述的半导体器件，其特征在于，其中第二外延层的第一厚度和第一掺杂浓度的乘积，大致等于第一外延层和第一半导体层的台面结构的第二厚度和第二平均掺杂浓度乘积的一半。
8.如权利要求1所述的半导体器件，其特征在于，其中第一导电类型是由N-型电导型构成，第二导电类型是由P-型电导型构成。
9.如权利要求1所述的半导体器件，其特征在于，其中第一导电类型是由P-型电导型构成，第二导电类型是由N-型电导型构成。
10.如权利要求1所述的半导体器件，其特征在于，其中对沟道的底部区域反向掺杂，使得第二外延层同第二半导体层在沟道底部区域电连接。
11.如权利要求1所述的半导体器件，其特征在于，该半导体器件还包含：
形成在第一半导体层的至少一个第一个台面结构顶部的一个第一导电类型的本体区，该本体区延伸到第一沟道中的栅极导电层底部边缘附近的深度；
形成在紧邻第一沟道的侧壁的本体区中的一个第二导电类型的重掺杂源极区，该源极区延伸到栅极导电层顶部边缘附近的深度；
一个源极电极电接触源极区和本体区；
在第二半导体层的底面上的一个第一导电类型的第三半导体层，第三半导体层形成一个内部发射极区；以及
一个电连接到第三半导体层的集电极，
其中形成的一个绝缘栅双极晶体管，第二半导体层作为该绝缘栅双极晶体管的缓冲或场栏区，本体区作为内部集电极区，源极电极作为发射极电极，栅极导电层作为栅极电极。
12.如权利要求1所述的半导体器件，其特征在于，该半导体器件还包含：
形成在第一半导体层的一第二台面结构中的第一导电类型的阳极接触区，第二台面结构紧邻带有或不带有栅极导电层的第一介质层填充的沟道；以及
形成在第一半导体层的顶面上的一个肖特基金属层，肖特基金属连接第一和第二外延层以及阳极接触区，肖特基金属连接第二外延层形成肖特基结，
其中形成的一个肖特基二极管，第二半导体层作为阴极，肖特基金属层作为阳极端子。
13.如权利要求12所述的半导体器件，其特征在于，该半导体器件还包含：
一个形成在第一半导体层的第二台面结构顶面上的第一导电类型的轻掺杂浅植入区，包围着阳极接触区，该轻掺杂区在第二台面结构的整个表面上延伸，包括第一和第二外延层，轻掺杂植入区的掺杂浓度比阳极接触区更小。
14.如权利要求1所述的半导体器件，其特征在于，该半导体器件还包含：
形成在第一半导体层的一个第三台面结构中的一个第一导电类型的阳极接触区，该阳极接触区并延伸到形成在第三台面结构侧壁上的第二外延层，第三台面结构紧邻带有或不带有栅极导电层的第一介质层填充的沟道，一个P-N结位于阳极接触区和第二外延层之间；以及
在第三台面结构的顶面上的一个欧姆金属层，与阳极接触区电接触；
其中所形成的一个P-N结二极管带有第二半导体层，该第二半导体层作为阴极，欧姆金属层作为阳极端子。
15.如权利要求1所述的半导体器件，其特征在于，该半导体器件是由一个承载有源器件的有源区以及一个有源区周围的截止区构成的，截止区包含一个截止晶胞阵列，从与有源区相交的第一个截止晶胞，一直到最后一个截止晶胞，其中，每一个截止晶胞都含有：
一个第一半导体层的台面结构，具有形成在其侧壁上的第一外延层以及形成在第一外延层上的第二外延层，台面结构位于用第一介质层而非栅极导电层填充的沟道近邻；
一个形成在台面结构顶面中的第一导电类型的第一区，电连接到第一外延层和第一半导体层上；以及
一个形成在台面结构顶面中的第二导电类型的第二区，电连接到第二外延层，第二区远离台面结构中的第一区，并且形成在除最后一个截止晶胞以外的每一个截止晶胞中，
其中第一个截止晶胞的第一区电连接到半导体器件的源极或发射极电势上，最后一个截止晶胞的第二外延层电连接到半导体器件的漏极或集电极电势上，或者漏极或集电极电势附近，其余的截止晶胞的第二区分别电连接到阵列中其下一个截止晶胞的第一区上。
16.如权利要求15所述的半导体器件，其特征在于，其中每个截止晶胞还包含：
一个形成在第一区中的第一导电类型的第三区，第三区的掺杂浓度比第一区更大；以及
一个形成在第二区中的第二导电类型的第四区，第四区的掺杂浓度比第二区更大。
17.如权利要求15所述的半导体器件，其特征在于，其中每个截止晶胞都在一穿通电压下被夹断，截止晶胞的阵列将截止区的电压，以穿通电压的步阶，从最低电势升高到最高电势。
18.如权利要求15所述的半导体器件，其特征在于，其中一个截止晶胞的第一区和第二区与下一个截止晶胞的第一区和第二区交错排列。
19.如权利要求15所述的半导体器件，其特征在于，其中每个截止晶胞还包含：
一个形成在台面结构中的具有第一导电类型掺杂剂的植入区，位于远离台面结构顶面处，植入区的掺杂浓度用于调节第二外延层的掺杂浓度，以降低截止晶胞的穿通电压。
20.如权利要求19所述的半导体器件，其特征在于，其中植入区形成在台面结构中，在第一或第二区的底面下方。
21.如权利要求15所述的半导体器件，其特征在于，其中截止区更包含一个形成在最后一个截止晶胞近邻的末端截止晶胞，末端截止晶胞包含：
一个第一半导体层的末端台面结构，具有形成在其侧壁上的第一外延层以及形成在第一外延层上的第二外延层，末端台面结构位于用第一外延层填充，而非栅极导电层填充的沟道近邻，末端台面结构的第一宽度比其他截止晶胞的台面结构的宽度更大；以及
位于末端台面结构顶面上的至少一个场板，通过介质层与末端台面结构绝缘，
其中最后一个截止晶胞还包含形成在台面结构顶面中，并电连接到第二外延层上的的第二导电类型的第二区，第二区远离台面结构中的第一区，并且
其中至少一个场板耦合在最后一个截止晶胞的第二区和半导体器件的漏极或集电极电势之间。
22.如权利要求21所述的半导体器件，其特征在于，其中末端截止晶胞的至少一个场板包含：
一个位于末端台面结构顶面上的第一场板，通过介质层与末端台面结构绝缘；以及
一个位于末端台面结构顶面上的第二场板，通过介质层与末端台面结构绝缘，第二场板在第一场板近邻，
其中第一和第二场板串联在最后一个截止晶胞的源极区和半导体器件的漏极或集电极电势之间。
23.一种半导体器件，其特征在于，该半导体器件包含：
一个第一导电类型的第一半导体层，其含有形成在第一半导体层顶面中的多个沟道，这些沟道在第一半导体层中构成台面结构；
一个第二导电类型的第二半导体层，位于第一半导体层的底面上；
一个形成在沟道侧壁上的第二导电类型的第二外延层，至少覆盖第一半导体层的台面结构的侧壁；
一个形成在沟道中的第一介质层，其紧邻第二外延层，该第一介质层至少填充部分沟道；
一个形成在第一介质层上方的至少一个第一沟道侧壁上的栅极介质层；以及
一个形成在第一介质层上方以及紧邻栅极介质层的第一沟道中的栅极导电层，
其中，第二外延层沿沟道侧壁形成平行掺杂区，第二外延层具有均匀一致的掺杂浓度，第二外延层具有第一厚度和第一掺杂浓度，并且第一半导体层的台面结构具有第二厚度和第二掺杂浓度，选取合适的第一和第二厚度以及第一掺杂浓度和第二掺杂浓度，以获得电荷平衡；并且
其中所述的半导体器件是由一个承载有源器件的有源区以及一个有源区周围的截止区构成的，截止区包含一个截止晶胞阵列，从与有源区相界面的第一个截止晶胞，一直到最后一个截止晶胞，每一个截止晶胞都含有：
一个第一半导体层的台面结构，具有形成在其侧壁上的第二外延层，其中，该台面结构位于用第一介质层而非栅极导电层填充的沟道近邻；
一个形成在台面结构顶面中的第一导电类型的第一区，电连接到第一半导体层上；以及
一个形成在台面结构顶面中的第二导电类型的第二区，电连接到第二外延层，第二区远离台面结构中的第一区，并且形成在除最后一个截止晶胞以外的每一个截止晶胞中，
其中，第一个截止晶胞的第一区电连接到半导体器件的源极或发射极电势上，最后一个截止晶胞的第二外延层电连接到半导体器件的漏极或集电极电势上，或者漏极或集电极电势附近，其余的截止晶胞的第二区分别电连接到阵列中其下一个截止晶胞的第一区上。
24.一种半导体器件的制备方法，其特征在于，该方法包含：
在第一导电类型的第一半导体层的顶面上，形成若干个沟道，这些沟道在第一半导体层中形成台面结构；
在第一半导体层的表面上通过外延生长形成一个第二导电类型的第一外延层，至少覆盖沟道的侧壁；
在沟道中制备第一介质层，其中第一介质层至少填充了部分沟道；
在第一介质层上方以及紧邻第一外延层的至少一个第一沟道的侧壁上，形成一个栅极介质层；
在第一沟道中形成一个栅极导电层，其中栅极导电层位于第一介质层上方以及紧邻栅极介质层；以及
在第一半导体层的底面上，制备一个第二导电类型的第二半导体层，其中第一外延层电连接到此第二半导体层上，
其中，第一外延层沿沟道的侧壁排列，并且具有均匀的掺杂浓度，第一外延层具有第一厚度以及第一掺杂浓度，第一半导体层的台面结构在水平方向上具有第二厚度以及第二掺杂浓度，选取合适的第一和第二厚度以及第一和第二掺杂浓度，以便在实际运行中获得电荷平衡。
25.如权利要求24所述的半导体器件的制备方法，其特征在于，该第二导电类型的第二个半导体层包含一个第二导电类型的重掺杂半导体衬底，并且在形成多个沟道之前，此方法还包含：
制备第二导电类型的重掺杂半导体衬底；以及
在半导体衬底的顶面上，制备第一导电类型的第一半导体层。
26.如权利要求24所述的半导体器件的制备方法，其特征在于，第一导电类型的第一半导体层为轻掺杂的半导体衬底，并且在制备栅极导电层之后，此方法还包含：
研磨轻掺杂的半导体衬底背部，除去半导体衬底，一直到介质填充的沟道底面附近；并且
在刚裸露出来的轻掺杂半导体衬底背部，制备第二导电类型的第二个半导体层，第二个半导体层为重掺杂。
27.如权利要求26所述的半导体器件的制备方法，其特征在于，制备重掺杂的第二个半导体层包含，在刚裸露的轻掺杂的半导体衬底背部，进行第二导电类型注入。
28.如权利要求26所述的半导体器件的制备方法，其特征在于，研磨轻掺杂的半导体衬底背部还包含：研磨半导体衬底的背部，除去半导体衬底，直到第一个介质层底面为止。
29.如权利要求26所述的半导体器件的制备方法，其特征在于，制备第二导电类型的重掺杂第二个半导体层包含：在刚裸露的轻掺杂的半导体衬底背部，外延生长第二导电类型的重掺杂第二个半导体层。
30.如权利要求29所述的半导体器件的制备方法，其特征在于，研磨轻掺杂的半导体衬底背部，除去半导体衬底，一直到远离介质填充的沟道底面的第一距离。
31.如权利要求24所述的半导体器件的制备方法，其特征在于，该方法还包含：
在沟道中制备第一介质层之前，进行第二导电类型的各向异性离子注入，通过各向异性的离子注入，在沟道底部形成第二导电类型的掺杂区。
32.如权利要求24所述的半导体器件的制备方法，其特征在于，该方法还包含：
在至少一个第一半导体层的台面结构的顶部，制备一个第一导电类型的本体区，该本体区延伸到第一沟道中的栅极导电层底部边缘附近的深度；
在紧邻第一沟道的侧壁的本体区中，制备一个第二导电类型的重掺杂源极区，该源极区延伸到栅极导电层顶部边缘附近的深度；以及
在其中制备一个垂直沟道金属氧化硅场效应管，第二半导体层作为垂直沟道金属氧化硅场效应管的漏极区，第一外延层作为漏极漂流区，栅极导电层作为栅极电极。
33.如权利要求32所述的半导体器件的制备方法，其特征在于，该方法还包含：
在栅极导电层和第一半导体层上方，制备一个第二介质层；
在第一半导体层的顶面上的第二介质层中，形成一个开口；以及
在开口中制备一个源极电极，以连接源极区和本体区。
34.如权利要求24所述的半导体器件的制备方法，其特征在于，通过外延生长制备一个第二导电类型的第一外延层，包含：通过外延生长，制备一个厚度等于或小于200nm的第二导电类型的第一外延层。
35.如权利要求24所述的半导体器件的制备方法，其特征在于，在沟道中制备第一介质层，包含：
在沟道中沉积一个氧化层，所沉积的氧化层填满了沟道，并覆盖在第一半导体层的台面结构上；以及
刻蚀所沉积的氧化层，直到氧化层仅填充部分沟道为止。
36.如权利要求24所述的半导体器件的制备方法，其特征在于，第一半导体层比第一外延层的掺杂浓度更小。
37.如权利要求24所述的半导体器件的制备方法，其特征在于，第一外延层的第一厚度和第一掺杂浓度的乘积，大致等于第一半导体层的台面结构的第二厚度和第二掺杂浓度乘积的一半，所述的第二厚度为第一半导体层的台面结构的水平方向尺寸。
38.如权利要求24所述的半导体器件的制备方法，其特征在于，在通过外延生长制备第二导电类型的第一外延层之前，此方法还包含：
通过外延生长，在第一半导体层上制备第一导电类型的第二外延层，该第二外延层覆盖在沟道的侧壁上；
其中，通过外延生长，制备第一外延层的步骤包含：通过外延生长，在第二外延层上制备第二导电类型的第一外延层，
其中，第一外延层和第二外延层，沿沟道侧壁，形成平行掺杂区，第一外延层和第二外延层各自都具有均匀一致的掺杂浓度，第一外延层具有第一厚度和第一掺杂浓度，第二外延层和第一半导体层的一台面结构均具有第三厚度和第三平均掺杂浓度，选取合适的第一和第三厚度以及第一掺杂浓度和第三平均掺杂浓度，以获得电荷平衡。
39.如权利要求38所述的半导体器件的制备方法，其特征在于，第二导电类型的第二半导体层是由一个第二导电类型的重掺杂半导体衬底组成的，其中在制备多个沟道之前，此方法还包含：
制备第二导电类型的重掺杂半导体衬底；以及
在半导体衬底的顶面上制备第一导电类型的第一半导体层，
其中，形成在第二外延层上的第一外延层，通过半导体衬底中的掺杂剂向外扩散，电连接到半导体衬底上。
40.如权利要求38所述的半导体器件的制备方法，其特征在于，第二外延层比第一半导体层的掺杂浓度更大。
41.如权利要求38所述的半导体器件的制备方法，其特征在于，第一外延层的第一厚度和第一掺杂浓度的乘积，大致等于第二外延层和第一半导体层的台面结构的第三厚度和第三平均掺杂浓度乘积的一半。
42.如权利要求24所述的半导体器件的制备方法，其特征在于，第一导电类型是由N-型电导型构成，第二导电类型是由P-型电导型构成。
43.如权利要求24所述的半导体器件的制备方法，其特征在于，第一导电类型是由P-型电导型构成，第二导电类型是由N-型电导型构成。
44.如权利要求24所述的半导体器件的制备方法，其特征在于，外延过程之后的工艺是在1000℃或1000℃以下的温度下进行。
45.如权利要求38所述的半导体器件的制备方法，其特征在于，对沟道的底部区域反向掺杂，使得第一外延层同第二半导体层电连接。
46.如权利要求24所述的半导体器件的制备方法，其特征在于，还包含：
在第一半导体层的至少一个第一个台面结构顶部，制备一个第一导电类型的本体区，该本体区延伸到第一沟道中的栅极导电层底部边缘附近的深度；
在紧邻第一沟道的侧壁的本体区中，制备一个第二导电类型的重掺杂源极区，该源极区延伸到栅极导电层顶部边缘附近的深度；
在顶面上制备一个源极电极，以便电接触源极区和本体区；
在第二半导体层的底面上制备一个第一导电类型的内部发射极层；以及
在底面上制备一个集电极电极，以连接内部发射极层，
在其中制备一个绝缘栅双极晶体管，第二半导体层作为绝缘栅双极晶体管的缓冲或场栏区，本体区作为内部集电极区，源极电极作为发射极电极，栅极导电层作为栅极电极。
47.如权利要求24所述的半导体器件的制备方法，其特征在于，还包含：
在第一半导体层的第二台面结构中，制备第一导电类型的阳极接触区，第二台面结构在带有或不带有栅极导电层的第一介质层填充的沟道近邻；以及
在第二台面结构和第一外延层及阳极接触区的顶面上，制备一个肖特基金属层，肖特基金属连接第一外延层，以形成肖特基结，
在其中所形成的一个肖特基二极管带有第二半导体层，第二半导体层作为阴极端子，肖特基金属层作为阳极端子。
48.如权利要求24所述的半导体器件的制备方法，其特征在于，还包含：
在第一外延层中，进行第一导电类型的浅植入，以调节第一外延层的肖特基势垒高度。
49.如权利要求24所述的半导体器件的制备方法，还包含：
在第一半导体层的第三台面结构中，制备一个第一导电类型的阳极接触区，并延伸到形成在第三台面结构侧壁上的第一外延层，第三台面结构位于带有或不带有栅极导电层的第一介质层填充的沟道近邻，阳极接触区和第一外延层之间形成一P-N结；以及
在第三台面结构的顶面上，制备一个欧姆金属层，与阳极接触区电接触；
在其中所形成的一个P-N结二极管带有第二半导体层，第二半导体层作为阴极端子，欧姆金属层作为阳极端子。
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