CN104183642B - 用于垂直mosfet的终端布置 - Google Patents

用于垂直mosfet的终端布置 Download PDF

Info

Publication number
CN104183642B
CN104183642B CN201310287628.XA CN201310287628A CN104183642B CN 104183642 B CN104183642 B CN 104183642B CN 201310287628 A CN201310287628 A CN 201310287628A CN 104183642 B CN104183642 B CN 104183642B
Authority
CN
China
Prior art keywords
transistor
termination environment
areas
insulator
shen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310287628.XA
Other languages
English (en)
Other versions
CN104183642A (zh
Inventor
A·伍德
M·聪德尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Priority to CN201310287628.XA priority Critical patent/CN104183642B/zh
Publication of CN104183642A publication Critical patent/CN104183642A/zh
Application granted granted Critical
Publication of CN104183642B publication Critical patent/CN104183642B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及用于垂直MOSFET的终端布置。器件和技术的代表性实施提供了针对晶体管结构的终端布置。晶体管结构的外围可以包括具有布置为改进晶体管在击穿或接近击穿时的性能的特征的凹槽区域。

Description

用于垂直MOSFET的终端布置
背景技术
晶体管结构可包括在结构有源区的一个或多个外部边缘上的终端（termination）区。在功率晶体管（诸如金属-氧化物-半导体（MOSFET）器件）的终端区，在施加高漏极电压下，发展高电场区。一旦该电场达到临界水平，在高电场区中的晶体管材料的碰撞电离会生成大量的载流子，导致器件的雪崩击穿。该雪崩过程发生时的漏极电压为器件的击穿电压（BVdss）。击穿电压是器件的重要特征，特别是当考虑器件的可能应用时。
在击穿期间发展的电场的空间位置和分布也是重要的。例如，在终端区包括沟槽的器件结构中，高幅度的电场常常发生在沟槽的角部。该电场能促进载流子注入到绝缘区附近。当注入的载流子在绝缘区中被俘获时，它们可以使俘获的电荷在这些绝缘区中积累。这可以导致器件电学参数（例如击穿电压、导通电阻、阈值电压等等）的漂移。它也能导致在该区中的绝缘材料在减少的时间内击穿，或缩短器件的寿命。
发明内容
根据本发明的一个方面，一种晶体管器件，其包括：包括至少一个垂直沟道晶体管单元的有源区以及电耦合到有源区的终端区；半导体层，其被部署在有源区和终端区处；栅极绝缘体层，其被部分地部署在垂直沟道晶体管单元的一部分上，并且被部分地部署在终端区处的半导体层的一部分上；以及
场绝缘体层，其被部署在终端区处的半导体层的另一个部分上，并且在终端区处的半导体层的其它部分上形成台阶结构。
根据本发明的另一个方面，一种晶体管结构，其包括：晶体管单元阵列，每个晶体管单元都具有体层、沟槽和部署在沟槽中的栅极部分；终端区，其布置在晶体管单元阵列的外围，终端区包括凹槽槽线；场绝缘体部分，其被部署在终端区处的凹槽槽线上，并形成绝缘体台阶；以及半导体场平板结构，其被部署在绝缘体台阶上。
根据本发明的还有另一个方面，一种方法，其包括：布置晶体管结构的半导体层，该半导体层具有有源区和相邻的终端区，终端区包括凹槽区域；在终端区的凹槽区域的第一部分处形成场绝缘体层，以形成绝缘体台阶结构；以及在终端区的凹槽区域的相邻的第二部分处形成栅极绝缘体层。
根据本发明的还有另一个方面，一种金属-氧化物-半导体场效应晶体管（MOSFET）器件，其包括：有源区，其包括第一多个晶体管单元，第一多个晶体管单元中的每个都具有源极区、沟槽和被部署在沟槽中的栅极结构；终端区，其包括第二多个晶体管单元，所述第二多个晶体管单元被布置在有源区的外围处，并且具有与第一多个晶体管单元的一个或多个晶体管单元的电连接，第二多个晶体管单元的晶体管单元具有基本上等于第一多个晶体管单元的晶体管单元的宽度的宽度；深体区，其耦合到第二多个晶体管单元的一个或多个晶体管单元，并位于终端区的外围处的凹槽槽线；栅极氧化物/场氧化物台阶结构，其被部署在注入深体的预先选择的部分上；以及半导体场平板结构，其被部署在场氧化物台阶结构和注入深体上。
附图说明
参考附图详细描述被陈述。在图中，参考数字的最左边的（多个）位识别参考数字第一次出现所在的图。在不同图中的相同参考数字的使用指示类似或相同的项。
对本讨论，在图中图示的器件和系统被示出为具有多个组件。器件和/或系统的各种实施，如在这里所述，可以包括更少的组件，并仍然留在本公开的范围内。可替换地，器件和/或系统的其它实施可以包括附加的组件或所述组件的各种组合，并留在本公开的范围内。
图1是根据实施的示例晶体管结构的一部分的透视图。该示例晶体管结构的一部分被示出以突出显示晶体管结构的边缘处的细节。
图2是根据实施的图1的示例晶体管结构的一部分的剖面视图。
图3是根据另一个实施的在至少一个单元区内不具有源极层的图1的示例晶体管结构的一部分的剖面视图。
图4是根据实施的包括示例栅极滑槽结构的图1的示例晶体管结构的一部分的剖面视图。
图5是根据实施的包括示例沟道停止器结构的图1的示例晶体管结构的一部分的剖面视图。
图6示出了根据三个类似的实施的示例晶体管结构的一部分的三个剖面图。这三个视图示出了晶体管结构的有源区中在三个不同的深度上的深体区域。
图7根据实施示出了图示在击穿期间创建的电场强度的两个曲线图。第一曲线图示出了在终端区中没有深体的电场，而第二曲线图示出了在终端区具有深体的电场。
图8根据实施示出了图示电场等电势线的两个曲线图。第一曲线图示出了在终端区没有深体的等电势线，而第二曲线图示出了在终端区具有深体的等电势线。
图9是根据实施的示例晶体管结构的剖面图，其图示了离子注入工艺。
图10是根据实施的图9的示例晶体管结构的剖面图，其图示了掺杂扩散工艺。
图11是根据实施的流程图，其图示了用于布置晶体管结构的材料以修改击穿时的电场的示例工艺。
具体实施方式
器件和技术的代表性实施提供了针对晶体管结构的终端布置。晶体管结构的外围可以包括具有布置为改善晶体管在击穿或接近击穿时的性能的特征的凹槽区域。
在一个实施中，深体（deep body）被注入到终端区的凹槽区域，所述终端区电连接到晶体管结构的有源区。深体影响在击穿期间发展的电场，导致增加的击穿电压和/或跨越终端区内的绝缘区的电场的减少。在另一个实施中，深体引起了来自半导体-绝缘体界面的空穴电流路径的减少或除去。
在实施中，场平板结构被部署于位于终端区的凹槽区域的栅绝缘体/场绝缘体台阶（台阶）上。在各种其它实施中，其它结构可以被包括到终端区中，并影响在击穿期间发展的电场的位置、强度、分布等等。此外，在一些实施中，一个或多个深体区可以位于晶体管结构的有源单元区中，并布置以“引导”电流在想要的路径上。
用于晶体管终端的各种实施和布置在本公开中讨论。参照图中图示的示例垂直沟道金属-氧化物-半导体场效应晶体管（MOSFET）器件来讨论技术和器件。然而，这不意图是限制性的，而是为了讨论的容易和图示的便利。所讨论的技术和器件可以应用到各种晶体管器件设计、结构等等（例如金属-绝缘体-半导体FET（MISFET）、金属-半导体FET（MESFET）、绝缘栅FET（IGFET），绝缘栅双极晶体管（IGBT）、高电子迁移率晶体管（HEMT）或（HFET）、调制掺杂FET（MOFET）等），以及其它半导体器件（例如半导体二极管等），并仍然留在本公开的范围内。为了讨论的容易，通用术语“晶体管”这里被用于所有这样的器件。
所公开的技术和器件的优点是多样的，并包括：1）最小化到绝缘区的载流子注入和绝缘区的载流子俘获，从而提供器件参数的改进的稳定性；2）更高的器件击穿电压；3）减少的击穿期间的电场；4）击穿期间的电场的更好的分布；5）减少的跨越绝缘区的电场；6）对于雪崩空穴电流到体接触的低电阻路径；和7）改进的器件寿命和鲁棒性。所公开的技术的其它优点也可以被呈现。
下面通过使用多个例子来详细解释实施。尽管这里和下面讨论的各种实施和例子，但是通过组合单独的实施和例子的特征和元件。
示例晶体管结构
图1为根据实施的示例晶体管结构100的一部分的透视图。示例晶体管结构100的该部分图示了一些晶体管单元102，并突出显示了晶体管结构100的边缘处的细节。在这里描述的关于晶体管结构100的技术、组件和器件并不限于图1中的图示，并可以应用到其它晶体管结构设计，而不离开本公开的范围。在一些情况下，附加的或可替换的组件可以用来实施在这里描述的技术。应当理解的是，晶体管结构100可以被实施为独立的器件，或者可以被实施为另一个系统（例如与其它组件、系统等集成）的一部分。
图1中图示的晶体管结构100被示出并描述为包括晶体管“单元”102。示例单元102由虚线轮廓划界，并被认为包含单个晶体管的大部分或全部组件。例如，单元102可以包括源极区104、第一漏极区106、栅极结构108、半导体层112（也被称为块（mass）、体（bulk）、第二漏极区等）、和体层114（例如沟道形成层等），并可作为晶体管操作。然而，在一些实施中，如下所述，单元102可以不包括单个晶体管的全部组件。例如，在一些情况下，单元102可以不具有源极区104和可以不是可操作的晶体管。这种没有源极区104的单元102仍然可包括在特定操作条件下可操作的p-n结二极管。在可替换的实施中，单元102可以包括可替换的或附加的组件，或可以具有不同的边界。
晶体管结构100可以包含一个单元102或多个单元102。在一些实施中，多个单元102可以在一个晶体管结构100中一起使用，以最小化成本和管芯面积，同时最大化晶体管结构100的沟道密度。在各种实施中，晶体管结构100可以包括布置成排、阵列等等的多个单元102。因此，单元102可以具有各种形状，包括条形、多边形等等。在一些实施中，单元102可以具有不规则形状。
图2是根据实施的图1的示例晶体管结构100的一部分的剖面视图。为了讨论的清晰和容易，并不是图1中所有的组件都在图2中图示。如图2所示，晶体管结构100可以关于有源区202和终端区204被讨论。如图2所图示的有源区202和终端区204的勾画为了讨论的目的被一般化。在各种实施中，有源区202和/或终端区204可以包括更多或更少的晶体管结构100。此外，区（202、204）可以在一个或多个位置重叠。
在一个实施中，终端区204被布置在晶体管单元102的阵列的外围。例如，终端区204可以位于晶体管结构100的边缘，如下面进一步所讨论。在可替换的实施中，终端区204可以位于朝向晶体管结构100或单元102的阵列的内部或中心。例如，感测器件等等可以位于晶体管单元102的阵列的中间，而终端区204可以位于感测器件和晶体管单元102之间。
在实施中，终端区204电耦合到有源区202。在实施中，终端区204经由源极总线（诸如例如源极总线结构118之类）以及通过半导体层112电耦合到有源区202。
如图1和图2所示，晶体管结构100可包括一个或多个栅极沟槽110。在各种实施中，栅极沟槽110可以被刻蚀、压印（imprint）、或另外切割进入晶体管结构100的一层或多层。在实施中，栅极结构108可以部署（例如掩埋、开沟槽、嵌入等）在栅极沟槽100中。在各种实施中，栅极沟槽110和/或栅极结构108可以具有不同的形状和尺寸。在一些实施中，栅极沟槽110和/或栅极结构108的形状和尺寸可以影响在电流流动期间发展的电场的形状和强度。附加地或可替换地，栅极沟槽110相对于晶体管结构100的体或晶体管结构100的元件的深度可以影响在电流流动期间发展的电场的形状和强度。栅极结构108可以由多晶硅或可替换的导电或半导体材料形成。
在一个实施中，有源区202包括一个或多个有源晶体管单元102。例如，有源区202可以包括一个或多个垂直沟道晶体管单元102，其中栅极结构108嵌入到沟槽110中，其中单元包括源极区104，并且其中单元102用作晶体管。在一个实施中，有源区包括一个或多个被沟槽110分隔开的台面（例如堆、台地等）。在各种实施中，台面包括单元102。
在一个实施中，晶体管结构100包括了包括第一多个晶体管单元或台面的有源区202。第一多个晶体管单元中的每个都具有源极区104、沟槽110和部署在沟槽110中的栅极结构108。在另一个实施例中，晶体管结构100包括了包括第二多个晶体管单元或台面的终端区204。第二多个晶体管单元布置在有源区202的外围，并与第一多个晶体管单元的一个或多个晶体管单元有电连接。在一个实施中，第二多个晶体管单元的晶体管单元具有基本上等于第一多个晶体管单元的晶体管单元的宽度的宽度。
如图2所示，在实施中，晶体管结构100可以包括部署在有源区202和终端区204的部分上的源极区104。然而，在另一个实施例中，如图3所示，晶体管结构100可以包括部署在有源区202的部分上的源极区104，但是终端区204可能没有源极区104。例如，晶体管单元102中的一个或多个可以没有源极区104。在这种实施中，不具有源极区104的晶体管单元102并不是有效单元。因此，终端区204可以包含有效单元和/或无效单元。有效单元包含沟道区，其可以通过在栅极结构108上施加电压来切换到导通或低阻状态。无效单元并不能通过在栅极结构108上施加电压来切换到低阻状态，但是在其它操作条件下（诸如例如器件的雪崩击穿、或在反极性条件一下操作）仍然可以传导电流。
如图1所示，晶体管结构100也可以包括半导体层112、掺杂体层114、绝缘层116和源极接触结构118。在各种实施中，栅极沟槽110可以开沟槽到体层114中，并可以部分延伸到半导体层112中。在一个实施中，用于源极接触结构118的接触区由台面表面中的凹槽形成。在一个例子中，凹槽穿透源极区104和体层114，如图2所示。在另一个实施中，接触结构118可以由到台面的表面的接触形成，该表面具有包含源极区104的第一一个或多个部分以及在其中体层114延伸到所述表面的第二一个或多个部分。
在各种实施中，例如半导体层112可以包括p型或n型半导体材料。在该实施例中，源极区104和漏极区106可以包括相同类型（但是相反极性）的半导体材料，而体层114可以包括相反类型（和相反极性）的半导体材料。半导体区域可以例如包括硅、锗、碳化硅、氮化镓或具有半导体性质的另一个材料的区。在一些实施中，源极接触结构118和栅极结构108是导电材料，诸如例如金属。在其它实施中，栅极结构108可以包括导电的多晶硅材料。因此，绝缘层116包括绝缘材料，诸如氧化硅、二氧化硅、氮氧化硅、或一些其它电绝缘材料。
示例终端布置
在各种实施中，晶体管结构100可以被设计，使得对于给定的漏极电压，电场是减少的（导致更高的击穿电压），和/或使得电场被分布以最小化跨越晶体管结构100的绝缘区的电场。附加地或可替换地，雪崩空穴电流的流动可以设计成跟随低电阻路径到体接触，并且到体接触的空穴电流和到漏极接触的电子流动中的一个或两者被引导，以避免朝向绝缘区指引的高电场区。这种引导能最小化到绝缘区的载流子注入和绝缘区的载流子俘获。
在高施加的漏极偏压下，控制电场的幅度和/或形状的设计可以包括晶体管结构100的终端区204中的终端布置。这可以包括在终端区204中的结构、材料、几何形状等等的使用，诸如注入结和/或在包含沟槽的器件中的沟槽角区的圆化（rounding）。例如，一个实施包括连接到一个或多个最外面的台面的边缘的深体区。
如图1和图2中所见以及下面进一步所讨论，在具有沟槽的一些实施中，可以使用包括最外面沟槽的外面的植入区的终端布置。例如，终端区204的半（多个）导体材料可以被刻蚀到与有源单元区202中的沟槽相同或类似的深度。这能创建出没有p-n结的基本上平面的终端区204。在可替换实施中，终端区204具有半导体表面，该半导体表面比有源区202内的单元102中的源极体结和/或沟道区的中部和/或体漏极结位于更深。在一个实施中，终端区域204具有半导体表面（例如边缘沟槽），该半导体表面与有源区202中的沟槽110相比被开凹槽到更深的深度。
示例终端布置参考图1和图2被描述。如图1和图2所示，晶体管结构100在晶体管结构100的外围或一个或多个边缘可以具有终端布置。该终端布置可以是在晶体管结构100的有源区202的一个或多个外面边缘上的终端区204的一部分。在一些实施中，终端布置可以限定晶体管结构100的（多个）外面边缘。在可替换实施中，终端布置可以位于晶体管结构100的（多个）内部或中间部分内，如前所述。例如，终端布置可以将晶体管结构100与诸如传感器、无源组件、另外的晶体管结构、微电机结构（NEMS）等等之类的其它结构分隔开，从而提供晶体管单元102和位于晶体管结构100的内部部分内的（多个）其它器件之间的区域。在各种实施中，终端布置可以包括在晶体管结构100的一个或多个外面边缘或者在晶体管结构100的一个或多个内部区内的结构、材料、几何形状等等。
一般地，半导体层112从有源区202延伸到终端区204。在一个实施中，终端区204包括凹槽部分或凹槽槽线（trough）。凹槽部分可以描述为向晶体管结构100的边缘延伸的边缘沟槽。在一个实施中，边缘沟槽延伸到晶体管结构位于的芯片的边缘。
一般地，体层114部署在有源区202中的半导体层112的上表面上。在一个实施中，体层114从有源区202延伸到终端区204的凹槽部分，形成嵌入部分或深体区120，其被布置用于电场保护和/或雪崩电流路径工程。在各种实施中，在终端区204中的深体区120与在终端区204的至少一个台面和/或在有源区202的至少一个台面直接电接触。
在可替换的实施中，与深体区120相邻的在终端区204的台面可以制作成具有或不具有有源源极区104。除去源极区104可以导致除去最外面台面中的寄生双极晶体管，并且这能增加最外面台面的雪崩电流能力。在另一个实施中，最外面台面或单元102（在终端区204中）可以具有与相邻有源区域台面或单元102（在有源区202中）相同的宽度。在该实施中，最外面台面或单元102并不需要具有增加的宽度来并入在这里所述的终端特征。
在实施中，深体区120与在终端区204的边缘处的单元102的体层114临近。在另一个实施中，深体区120出现在一些边缘单元102中。例如，数个边缘单元102或台面可以包括相邻的深体区120。在一个例子中，深体区120形成为一个或多个边缘台面的整体部分。在实施中，深体区120耦合到上面讨论的第二多个晶体管单元（例如在终端区204）的一个或多个晶体管单元102，并位于终端区204的外围处的凹槽槽线处。
深体区120被称为“深体”，基于深体区120倾向于位于晶体管结构100的深处。例如，在一个实施中，深体区120穿透半导体层112到比（多个）沟槽110的深度更大的深度。在各种实施中，深体区120与位于深处的栅极绝缘体/场绝缘体转变区域相邻，如下面所讨论。
在一个实施中，如图2所示，深体区120耦合到晶体管单元阵列的外围处的至少一个晶体管单元102。例如，深体区120通过出现在最外面台面或单元102上的接触结构电连接。因而，在一些实施中，深体区120形成为边缘台面的整体部分，并且深体区120并不需要分开的接触。
在一个实施中，场绝缘体层部分地部署在终端区204的凹槽部分上（例如在深体区120处），以及部分地部署在终端区204中的半导体层112上，从而形成了绝缘体台阶结构。例如，结果是部署在注入深体区120的预先选择的部分上的绝缘体台阶结构。因而，在各种实施中，深体在终端区204中至少延伸到绝缘体台阶。
参照图1和图2，在一个实施中，栅极绝缘体区124的层部分地形成在晶体管单元102的部分上，并且部分地形成在终端区204中的半导体层112的部分上。在实施中，栅极绝缘体区124的层具有与有源区202中的栅极绝缘体相同的厚度，从而使（多个）开沟槽的栅极结构108绝缘。在另一个实施例中，栅极绝缘体区124比有源区202中的沟槽宽度更宽。在另外的实施中，栅极绝缘体区124比台面侧壁和切割进入台面顶表面以容纳源极接触118的接触凹槽之间的间隔更宽。在实施中，栅极绝缘体区124延伸至芯片的边缘。在另一个实施中，深体区120从边缘台面延伸的距离大于或等于栅极绝缘体区124的宽度。
在实施中，场绝缘体层122和栅极绝缘体区124在终端区204中在场绝缘体/栅极绝缘体结处相会。在实施中，该结包括绝缘体台阶结构。在各种实施中，场绝缘体层122和/或栅极绝缘体区124包括绝缘材料，诸如氧化硅、二氧化硅、氮氧化硅或一些其它电绝缘材料。
在如图1和图2所示的实施中，晶体管结构100包括在终端区204中覆盖栅极绝缘体区124和场绝缘体层122的半导体场平板结构126。场平板结构126可以覆盖绝缘体台阶结构和深体区120的一部分或全部。在实施中，薄绝缘体层124被形成在场平板结构126和深体区120之间。
在一个实施中，场平板结构126由与栅极结构108相同或类似的多晶硅材料形成。在一个例子中，在终端区204中的场平板结构126的多晶硅与单元区102中的栅极结构108多晶硅邻近。在这样的实施中，不另外需要到场平板结构126的电连接。在可替换的实施中，场平板结构126由导电或半导电的另一种材料形成。
在各种实施中，附加的或可替换的组件可以用来实现公开的终端技术和布置。
示例实施
图4是根据实施的包括示例栅极滑槽结构402的示例晶体管结构100的一部分的剖面视图。例如，在实施中，终端区204包括在场平板结构126区外面的终端区204处覆盖凹槽槽线的半导体栅极滑槽结构。在一个实施中，制作更宽的终端区204以容纳栅极滑槽结构402。
在实施中，栅极滑槽结构402有助于将施加到晶体管结构100的栅极偏压连接到有源晶体管区202中的栅极结构108（例如，类似于总线）。在一些实施中，栅极滑槽结构402减少晶体管结构100的栅极阻抗，这能增加器件的开关速度。在一些实施中，栅极滑槽结构402减少在有源晶体管区202中的各种沟槽中的栅极结构108处出现的栅极偏压的空间变化。
在各种实施中，栅极滑槽结构402包括导电或半导电材料。在一个实施中，栅极滑槽结构402包括与场平板结构126相同的材料。栅极滑槽结构402可以位于晶体管结构100的一个或更多边缘处。在一个实施中，栅极滑槽结构402位于所有或将近所有的晶体管结构100的外围周围。
在实施中，栅极滑槽结构402经由端子404耦合到电压源。在一些实施中，端子404耦合到针对晶体管结构100的栅极结构108。在可替换的实施中，栅极滑槽结构402经由端子404耦合到另一个电势。在各种实施中，端子404可以包括金属，从而减少端子404的阻抗，或者它可以包括另一种导电或半导体材料。
如图4所示，栅极滑槽结构402可以通过绝缘材料（诸如例如氧化物）与半导体层112绝缘。在一个实施中，场绝缘体层122延伸到栅极滑槽结构402区域，并使栅极滑槽结构402与半导体层112绝缘。
图5是根据实施的包括示例沟道停止器（stopper）或保护环结构502的示例晶体管结构100的一部分的剖面视图。例如，在实施中，终端区204包括部署在终端区204的外围的半导体沟道停止器结构502。在一个实施中，制作较宽的终端区204以容纳沟道停止器结构502。
在实施中，沟道停止器结构502有助于调整区域506的附近（例如，在晶体管结构100的边缘附近）的电场的大小、形状或位置。在一些实施中，沟道停止器结构502防止了在终端区204中的半导体层112的表面形成导电沟道，共而禁止不想要的电流的流动。
在各种实施中，沟道停止器结构502包括导电或半导电材料或者其组合。在一个实施中，沟道停止器结构区506包括与场平板结构126相同的材料。沟道停止器结构502可以位于晶体管结构100的一个或多个边缘处。在一个实施中，沟道停止器结构502位于所有或将近所有的晶体管结构100的外围周围。
在实施中，沟道停止器结构502经由端子504耦合到电压源。在一些实施中，端子504耦合到晶体管结构100的漏极区106。如图5所示，这种到漏极区106的连接可以通过到场绝缘体层122中的缺口处的半导体层112的接触来实现。与半导体层112的接触使沟道停止器结构502达到与半导体层112相同的电势，并禁止在终端区204中的晶体管结构100的表面处或其附近的泄露电流的流动。在可替换的实施中，沟道停止器结构502经由端子504耦合到另一个电势。
在一个实施中，沟道停止器结构502可以是位于深处的沟道停止器结构502，在比晶体管结构100的有源区202的台面的表面更深的点处耦合到半导体层112。在另一个实施中，沟道停止器结构502在与终端区204的凹槽区域（即沟槽，槽线等）一样深的点处耦合到半导体层112。
在另一个实施中，沟道停止器结构502在晶体管结构100的终端区204中与栅极滑槽结构402一起被使用。例如，在一个实施中，沟道停止器结构502完全或部分地围绕栅极滑槽结构402。
图6示出了根据三个类似的实施的示例晶体管结构100的一部分的三个剖面视图。这三个视图（A、B和C）示出了在晶体管结构的有源区202中在三个不同的深度处的深体区域602。该实施例将终端区204中的深体区120与跨越器件的有源区202分布的一个或多个附加的深体区602组合起来。这些另外的深体区602可以具有A）比终端深体区120更浅的深度；B）与终端深体区120基本上相等的深度；或C）比终端深体区120更深的深度。可以独立地选择单元102中的深体602、终端区204中的深体区120和有源区栅极沟槽110的深度的相对深度，来优化器件的性能。
在实施中，一个或多个深体部分602布置成在有源区202的预先选择位置穿透半导体层112。例如，如图6所示，深体部分602可以位于栅极沟槽110区域之间。可以布置一个或多个深体部分602，来在操作期间、在击穿期间等等指引电流流动在预先选择的位置处穿过半导体层 112。
如图6所示，在A），实施例可以包括终端区204中的深体区120，其比栅极沟槽110穿透半导体层112更深，其比有源区202的标准单元102中的一个或多个深体602区更深。
如图6所示，在B），实施可以包括终端区204中的深体区120，其在与有源区202的标准单元102中的一个或多个深体区602基本上相同的深度处穿透半导体层112，并且二者都比栅极沟槽110更深。
如图6所示，在C），实施可以包括终端区204中的深体区120，其比栅极沟槽110穿透半导体层112更深，并且包括有源区202的标准单元102中的一个或多个深体区602，其比终端区204中的深体区120穿透半导体体更深。
附加的实施可以包括栅极滑槽结构402、沟道停止器结构502、有源区202中的深体区602（具有变化的深度）和终端区中的一个或多个深体区120的组合。在一个实例中，不具有彼此相同的深度的数个深体区602被实施在晶体管结构100处。因而，在操作和/或击穿期间，为了晶体管结构100的想要的性能特征，可以设计或建造所讨论的特征的组合。
示例电场调整
图7示出了根据实施图示了在击穿期间创建的电场强度的两个曲线图（A和B）。曲线图图示了晶体管结构100的终端区204在凹槽（即沟槽）区域的部分。在A）的第一曲线图示出了终端区204中不具有深体区120时的电场强度，而在B）的第二曲线图示出了终端区204中具有深体区120时的电场。
参照图7，在A），通过阴影和轮廓区域示出了电场强度。没有深体区120时，在栅极绝缘体区124具有高电场强度。在与栅极绝缘体相邻的半导体层112中的最高场强度在702。在这个位置处的高电场强度能使载流子被注入到栅极绝缘体区124，从而危害材料的绝缘性质，并改变晶体管结构100的操作参数。例如，注入的载流子可能在栅极绝缘体区124中被俘获，并引起击穿电压、导通电阻、阈值电压等等的改变。它也能导致此区中的绝缘体的减少的击穿时间，或者缩短器件的寿命。
参照图7，在B），在实施中，选择深体区120（图中在场平板126下面的区域）中的掺杂分布图，使得在击穿电压（（BVdss），在该深体区120中在704（最高的电场强度）处的空间电荷区完全位于终端区204处的绝缘体台阶附近的凹槽硅表面（在栅极绝缘体区124的表面下面）下面。这减少了跨越使漏极和栅极绝缘的附近的绝缘体区的电场。另外，这使得在终端区204中生成的雪崩空穴电流沿着从该栅极绝缘体区124中除去的路径流动到体接触。在各种实施中，这导致了在重复雪崩条件下器件电学特性的改进的稳定性，并改进了器件的寿命。在终端区204中在栅极绝缘体区124处跨越栅极绝缘体的电场的减少也能改进器件的鲁棒性和对于缺陷诱导的缺点的恢复能力。
图8示出了根据实施的图示了电场等电势线的两个曲线图（C和D）。第一曲线图C）示出了在终端区204没有深体区120的电势线，而第二曲线图D）示出了在终端区204具有深体区120的电势线。
参照图8，在C），阴影线表示等电势的点。具有更紧密间隔的等电势线的区指示了具有高电场强度的区。没有深体区120时，在靠近在那个位置处的栅极绝缘体区124的在802的沟槽角部周围，示出有等电势线的急剧的聚集（sharp crowding）。
参照图8，在D），在实施中，深体区120的形状、位置和/或掺杂分布图被用来将峰值电场的位置（如由等电势线的聚集所指示在804处）从边缘台面角部转移出去，导致跨越整个区域的雪崩电流的均匀分布。具有深体区120时，在靠近栅极绝缘体区124的沟槽角部周围，存在等电势线的更平滑的曲率。
示例终端布置形成
在各种实施中，可以以几种方式来将深体区120引入到晶体管结构100中。在一个实施中，在沟槽刻蚀前通过高能注入形成深体。在另一个实施中，在沟槽刻蚀已经发生后，通过注入形成深体。这可以包括例如掩膜和倾斜。在另外的实施中，掩膜高能注入可以用于工艺的开始，在形成沟槽和台面之前。在另一个实施中，在形成沟槽和台面之后可以使用掩膜低能注入。
在另外的实施中，在形成沟槽和台面之后，可以通过使用掩膜注入连同对终端绝缘体中的台阶（即例如绝缘体台阶）的自对准来形成深体区120。在另一个实施中，在形成沟槽和台面之后，可以通过使用双模式或四模式下的掩膜倾斜注入来形成深体区120。在可替换的实施中，在形成沟槽和台面之后，通过使用双模式或四模式注入下的掩膜倾斜注入连同对终端绝缘中的台阶的自对准（即例如绝缘体台阶）来形成深体区120。
参照图9和图10，在一个实施中，可以通过使用离子注入902来形成深体区120。在一个例子中，沟槽在半导体层112内形成，并且在有源区202的边缘处的终端区204中形成厚的场绝缘体层122（例如，例如100-500nm）。半导体层112的剩余部分可以没有绝缘体，或可以被栅极绝缘体区124覆盖。晶体管单元102的源极区104和体区114可以在深体区120注入之前或之后形成。
在一个实施中，光刻被用来定义抗蚀剂掩膜904，从而防止离子注入902进入晶体管结构100的有源区202。离子注入的能量不足以穿透场绝缘体层122或光刻胶904。在实施中，选择深体注入能量足够高以穿透栅极绝缘体区124（如果存在的话），并且不足够高以穿透厚（场）绝缘体层122。
经由离子注入902来注入深体区120，并且硅中最终得到的掺杂分布图自对准到场绝缘体层122，因为场绝缘体层122在注入期间充当掩膜。因此，深体区120在掺杂期间自对准到场绝缘体层122边缘。
图10根据实施图示了掺杂扩散工艺。在一个实施中，在随后的工艺步骤期间，自对准深体区120进一步掺杂扩散到半导体层112中。例如，在晶圆的随后处理期间，深体区120会垂直和水平地扩散到半导体层112中，导致最终的深体区120以受控的量从绝缘体台阶下面露出。
可以以数种方式来形成在终端区204中的绝缘体结构。例如，在一个实施中，厚场绝缘体跨越终端区204的宽度形成，然后在台面区中和周围除去场绝缘体的一部分。可以例如通过沉积或通过热氧化来在台面区周围形成栅极绝缘体。
代表性的工艺
图11是用于布置晶体管结构（诸如晶体管结构100）中的材料以修改击穿时的电场的代表性工艺1100。换句话说，根据实施，工艺1100描述了形成终端布置。示例工艺1100包括在晶体管结构的终端区（诸如终端区204）中布置材料、结构、几何形状等等。在各种实施中，终端区包括凹槽区域或槽线。深体（诸如深体区120）可以被嵌入在终端区的凹槽区域处。工艺1100参照图1-10被描述。
描述工艺的顺序并不意图被理解为限制，并且任意数目的所述工艺框都能以任意顺序被组合，来实施该工艺或可替换的工艺。附加地，单独的框可以从工艺中删除，而并不离开在这里所述主题的精神和范围。此外，工艺可以以任何合适的材料或者其组合来实施，而并不离开在这里所述主题的范围。
在框1102处，工艺包括布置晶体管结构的半导体层（诸如半导体层112）。在实施中，半导体层具有有源区（诸如有源区202）和相邻的终端区（诸如终端区204）。在一个实施中，工艺进一步包括除去有源区处的半导体层的一部分，以形成一个或多个栅极沟槽（例如沟槽110）。在一个例子中，栅极沟槽穿透半导体层到基本上等于终端区的深度的深度。在一个实施中，工艺包括在一个或多个栅极沟槽中的每个中都嵌入栅极结构（诸如栅极结构108）。
在实施中，工艺进一步包括在有源区处的半导体体的部分上形成源极层。附加地，在一些实施中，工艺包括从有源区的外围处的半导体层的部分排除源极层。
在可替换的实施中，工艺包括除去终端区处的晶体管结构的一部分，以形成凹槽区域。该凹槽区域也可以是沟槽、槽线、凹槽等等。例如可以通过刻蚀来除去终端区中的晶体管结构的一部分。
在框1104，工艺包括在终端区的凹槽区域的第一部分处形成场绝缘体层、形成绝缘体台阶结构（诸如绝缘体台阶）。例如，绝缘体台阶可以被称为厚绝缘体层。在一个实例中，绝缘体台阶延伸到晶体管结构的边缘。在一个实施中，场绝缘体层可以是氧化硅层，并且绝缘体台阶结构是氧化物台阶结构。在可替换的实施中，场绝缘体层可以包括其它绝缘材料，如上所述。
在框1106，工艺包括在终端区的凹槽区域的第二部分处形成栅极绝缘体层。凹槽区域的第二部分可以包括单元或台面的侧壁、半导体体表面的一部分等等。栅极绝缘体层也可以被称为薄绝缘体层。在一个实施中，栅极绝缘体可以是氧化硅层。在可替换实施中，栅极绝缘体层可以包括其它绝缘材料，如上所述。
在实施中，工艺进一步包括用导电或半导体场平板结构来覆盖绝缘体台阶结构。该场平板结构可以包括例如多晶硅材料。
在另一个实施中，工艺包括在栅极绝缘体层和场绝缘体层中的至少一个下面的终端区的凹槽区域处注入深体区。在一个例子中，深体区位于栅极绝缘体层和场绝缘体层的下面。因此，在一种情况下，深体区位于栅极绝缘体场绝缘体结的下面。
在实施中，工艺进一步包括通过修改终端区处的深体的一个或多个尺寸来改变在晶体管结构的雪崩条件期间形成的电场的空间位置和分布中的至少一个。例如，如果需要的话，深体区可以朝着晶体管结构的边缘延伸更远距离。在另一个实施中，工艺包括通过更改绝缘体台阶结构关于终端区处的深体区的位置，来修改晶体管结构的击穿电压。
在实施中，工艺进一步包括为终端区的深体区选择掺杂分布图，使得在晶体管结构的击穿电压下产生的电场基本上位于凹槽区域处的半导体体材料的表面下面和绝缘体台阶结构的下面。
在另外的实施中，工艺进一步包括在有源区的预先选择的位置处注入半导体层，以在半导体体的有源区中形成一个或多个深体部分。在各种例子中，一个或多个深体部分具有基本上等于或大于终端区的深体区的深度的深度。在另一个例子中，一个或多个深体部分具有基本上小于终端区的深体区的深度的深度。
在各种实施中，工艺进一步包括通过使用数个工序中的一个来形成深体区。在一个实施中，工艺包括：于在有源区和/或终端区中形成台面或沟槽之前，通过使用掩膜高能注入来在终端区的凹槽区域处引入深体区。在另一个实施中，工艺包括：于在有源区和/或终端区中形成台面或沟槽之后，通过使用掩膜低能注入来在终端区的凹槽区域处引入深体区。
在另外的实施中，工艺包括：于在有源区和/或终端区中形成台面或沟槽之后，通过使用掩膜注入连同到绝缘体台阶结构的自对准，来在终端区的凹槽区域处引入深体区。在可替换的实施中，工艺包括：于在有源区和/或终端区中形成台面或沟槽之后，通过使用双模式或四模式下的掩膜倾斜注入，来在终端区的凹槽区域处引入深体区。
在可替换的实施中，其它技术可以以各种组合的方式包括在工艺500中，并留在本公开的范围内。
结论
尽管本公开的实施已经用特定于结构特征和/或方法的动作的语言来描述，但是应该理解的是，实施例并不必限于所述特定的特征或动作。相反，公开特定的特征和动作，作为实施示例器件和技术的代表性形式。

Claims (25)

1.一种晶体管器件，包括：
包括至少一个垂直沟道晶体管单元的有源区以及电耦合到有源区的终端区；
半导体层，被部署在有源区和终端区处；
栅极绝缘体层，被部分地部署在垂直沟道晶体管单元的一部分上，并且被部分地部署在终端区处的半导体层的一部分上；以及
场绝缘体层，被部署在终端区处的半导体层的另一个部分上，并且在终端区处的半导体层的另一个部分上形成台阶结构，其中，所述场绝缘体层的台阶结构是以所述场绝缘体层从第一厚度至第二厚度的增厚过程形成的，所述第一厚度小于所述第二厚度。
2.如权利要求1所述的晶体管器件，进一步包括被部署在终端区处并穿透半导体层的深体区，该深体区电耦合到有源区。
3.如权利要求2所述的晶体管器件，进一步包括被部署在有源区处的沟槽中的栅极结构，并且其中深体区穿透半导体层到比沟槽的深度更大的深度。
4.如权利要求1所述的晶体管器件，进一步包括覆盖栅极绝缘体层和场绝缘体层的至少一个的场平板结构。
5.如权利要求2所述的晶体管器件，进一步包括有源区中的一个或多个深体部分，该一个或多个深体部分被布置成在有源区中的预先选定的位置处穿透半导体层，该一个或多个深体部分布置成在操作期间指引电流流动在预先选择的位置处穿过半导体层。
6.如权利要求5所述的晶体管器件，其中，一个或多个深体部分具有基本上等于或大于终端区的深体区的深度的深度。
7.如权利要求1所述的晶体管器件，其中，从位于相邻于终端区的垂直沟道晶体管单元中排除源极层。
8.一种晶体管结构，包括：
晶体管单元阵列，每个晶体管单元都具有体层、沟槽和部署在沟槽中的栅极部分；
终端区，布置在晶体管单元阵列的外围，终端区包括凹槽槽线；
场绝缘体部分，被部署在终端区处的凹槽槽线的第一部分上，并形成绝缘体台阶；
栅极绝缘体层，被部署在终端区处的凹槽槽线的与所述第一部分相邻的第二部分上；以及
半导体场平板结构，被部署在绝缘体台阶上，其中，所述场绝缘体部分的绝缘体台阶是以所述场绝缘体部分从第一厚度至第二厚度的增厚过程形成的，所述第一厚度小于所述第二厚度。
9.如权利要求8所述的晶体管结构，进一步包括深体部分，所述深体部分被嵌入到终端区处的凹槽槽线中，并且电耦合到晶体管单元阵列的外围处的晶体管单元中的至少一个。
10.如权利要求8所述的晶体管结构，进一步包括覆盖终端区处的凹槽槽线的栅极滑槽结构。
11.如权利要求8所述的晶体管结构，进一步包括被部署在终端区的外围处的沟道停止器结构。
12.如权利要求8所述的晶体管结构，其中，晶体管单元的至少一个中的一个或多个没有源极区。
13.一种用于形成晶体管器件的方法，包括：
布置晶体管结构的半导体层，该半导体层具有有源区和相邻的终端区，终端区包括凹槽区域；
在终端区的凹槽区域的第一部分处形成场绝缘体层，以形成绝缘体台阶结构，其中，所述场绝缘体层的绝缘体台阶结构是以所述场绝缘体层从第一厚度至第二厚度的增厚过程形成的，所述第一厚度小于所述第二厚度；以及
在终端区的凹槽区域的与所述第一部分相邻的第二部分处形成栅极绝缘体层。
14.如权利要求13所述的方法，进一步包括在场绝缘体层和栅极绝缘体层中的至少一个下面的终端区的凹槽区域处注入深体区。
15.如权利要求13所述的方法，进一步包括用场平板结构来覆盖绝缘体台阶结构。
16.如权利要求13所述的方法，进一步包括：
除去有源区处的半导体层的一部分，以形成一个或多个栅极沟槽，该栅极沟槽穿透半导体层到基本上等于终端区深度的深度；以及
在一个或多个栅极沟槽中的每个中嵌入栅极结构。
17.如权利要求13所述的方法，进一步包括在有源区处的半导体层的部分上形成源极层，以及从有源区的外围处的半导体层的部分中排除源极层。
18.如权利要求14所述的方法，进一步包括在有源区的预先选择的位置处注入半导体层，以在半导体层的有源区中形成一个或多个深体部分，所述深体部分中的一个或多个具有基本上等于或大于终端区的深体区的深度的深度。
19.如权利要求14所述的方法，进一步包括通过更改绝缘体台阶结构关于终端区处的深体区的位置，来修改晶体管结构的击穿电压。
20.如权利要求14所述的方法，进一步包括通过修改终端区处的深体的一个或多个尺寸，来改变在晶体管结构的雪崩条件期间形成的电场的空间位置和分布中的至少一个。
21.如权利要求14所述的方法，进一步包括为终端区的深体区选择掺杂分布图，使得在晶体管结构的击穿电压下产生的电场基本上位于凹槽区域处的半导体层的表面下面和绝缘体台阶结构下面。
22.如权利要求14所述的方法，进一步包括：在有源区和/或终端区中形成台面或沟槽之前，通过使用掩膜高能注入，来在终端区的凹槽区域处引入深体区。
23.如权利要求14所述的方法，进一步包括：在有源区和/或终端区中形成台面或沟槽之后，通过使用掩膜低能注入，来在终端区的凹槽区域中引入深体区。
24.如权利要求14所述的方法，进一步包括：在有源区和/或终端区中形成台面或沟槽之后，通过使用掩膜注入连同到绝缘体台阶结构的自对准中的至少一个，或者通过使用双模式或四模式下的掩膜倾斜注入，来在终端区的凹槽区域处引入深体区。
25.一种金属-氧化物-半导体场效应晶体管（MOSFET）器件，包括：
有源区，包括第一多个晶体管单元，第一多个晶体管单元中的每个都具有源极区、沟槽和被部署在沟槽中的栅极结构；
终端区，包括第二多个晶体管单元，所述第二多个晶体管单元被布置在有源区的外围处，并且具有与第一多个晶体管单元的一个或多个晶体管单元的电连接，第二多个晶体管单元的晶体管单元具有基本上等于第一多个晶体管单元的晶体管单元的宽度的宽度；
深体区，耦合到第二多个晶体管单元的一个或多个晶体管单元，并位于终端区的外围处的凹槽槽线；
栅极氧化物和场氧化物台阶结构，被部署在深体区的预先选择的部分上，其中，所述台阶结构是以场氧化物从第一厚度至第二厚度的增厚过程形成的，所述第一厚度小于所述第二厚度；以及
半导体场平板结构，被部署在场氧化物台阶结构和深体区上。
CN201310287628.XA 2013-05-22 2013-05-22 用于垂直mosfet的终端布置 Active CN104183642B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310287628.XA CN104183642B (zh) 2013-05-22 2013-05-22 用于垂直mosfet的终端布置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310287628.XA CN104183642B (zh) 2013-05-22 2013-05-22 用于垂直mosfet的终端布置

Publications (2)

Publication Number Publication Date
CN104183642A CN104183642A (zh) 2014-12-03
CN104183642B true CN104183642B (zh) 2018-09-21

Family

ID=51964551

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310287628.XA Active CN104183642B (zh) 2013-05-22 2013-05-22 用于垂直mosfet的终端布置

Country Status (1)

Country Link
CN (1) CN104183642B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031265A (en) * 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
DE102011075601A1 (de) * 2010-05-10 2011-11-10 Infineon Technologies Austria Ag Halbleiterbauelement mit einem graben-randabschluss

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6987305B2 (en) * 2003-08-04 2006-01-17 International Rectifier Corporation Integrated FET and schottky device
US20090267143A1 (en) * 2008-04-29 2009-10-29 Fu-Yuan Hsieh Trenched mosfet with guard ring and channel stop

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031265A (en) * 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
DE102011075601A1 (de) * 2010-05-10 2011-11-10 Infineon Technologies Austria Ag Halbleiterbauelement mit einem graben-randabschluss

Also Published As

Publication number Publication date
CN104183642A (zh) 2014-12-03

Similar Documents

Publication Publication Date Title
JP5569162B2 (ja) 半導体装置および半導体装置の製造方法
KR102000886B1 (ko) 절연 게이트형 스위칭 장치와 그 제조 방법
JP5849882B2 (ja) 縦型半導体素子を備えた半導体装置
US9666666B2 (en) Dual-gate trench IGBT with buried floating P-type shield
TWI524522B (zh) 帶有累積增益植入物之橫向雙擴散金屬氧化物半導體及其製造方法
CN109473477B (zh) 半导体装置
JP2011512677A (ja) 半導体素子構造及び関連プロセス
KR20160098509A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US9871119B2 (en) Method of manufacturing a termination arrangement for a vertical MOSFET
EP3509101B1 (en) Device integrating a junction field effect transistor and manufacturing method therefor
US9698217B1 (en) Semiconductor device
US20110220991A1 (en) Semiconductor device
US9853099B1 (en) Double diffused metal oxide semiconductor device and manufacturing method thereof
CN110326109A (zh) 短沟道沟槽功率mosfet
CN114597257B (zh) 一种沟槽栅碳化硅mosfet器件及其工艺方法
KR20100111906A (ko) 반도체 장치
CN107895737A (zh) 沟槽栅功率晶体管及其制造方法
EP3096356A1 (en) Semiconductor devices with vertical field floating rings and methods of fabrication thereof
EP2140495B1 (en) Extended drain transistor with recessed gate and method of producing the same
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
US10312368B2 (en) High voltage semiconductor devices and methods for their fabrication
US8421149B2 (en) Trench power MOSFET structure with high switching speed and fabrication method thereof
CN104183642B (zh) 用于垂直mosfet的终端布置
JP2020126932A (ja) トレンチゲート型半導体装置
JP3541832B2 (ja) 電界効果トランジスタ及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant