TWI382534B - 整合金氧半導體場效電晶體與蕭特基二極體之半導體元件及其製作方法 - Google Patents
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Description
本發明關於一種整合金氧半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，以下簡稱為MOSET)與蕭特基二極體之半導體元件及其製作方法，尤指一種整合溝渠式金氧半導體電晶體元件與蕭特基二極體(trench MOS barrier Schottky，以下簡稱為TMBS)之半導體元件及其製作方法。
蕭特基二極體元件係由金屬與半導體接面構成之二極體元件，如同一般PN接面二極體，其具有單向導通的特性。又因蕭特基二極體是單載子(unipolar)移動，因此其啟動電壓較PN二極體元件為低，且在順逆向偏壓切換時反應速度較快，故特別用於減低功率耗損量以及增進切換的速度，並廣泛地使用於電源轉換電路(power converter)上。例如MOSFET與蕭特基二極體之整合元件即是利用蕭特基二極體正向壓降(forward voltage，Vf)遠低於MOSFET的體二極體(body diode)的壓降，以及其良好的反向回復(reverse recovery)特性、快速的動態反應時間(dynamic response time)等優點實現低功耗的要求。
習知蕭特基二極體元件係採取外接方式與轉換電路中的MOSFET並聯連接，然而由於無法避免連接蕭特基二極體至MOSFET時產生的寄生電感，且外接式的蕭特基二極體元件的成本較高，因此在功率半導體裝置之技術領域中，亦有溝槽式MOSFETS與蕭特基二極體整合元件，即TMBS之發展。請參閱第1圖，第1圖係為一習知之TMBS元件之示意圖。如第1圖所示，習知之TMBS係包含有一N型之基底100，其一表面包含有一磊晶矽層102與複數個深度及寬度皆相同之溝槽104a、104b。基底100上設置有至少一MOSFET單元110與蕭特基二極體單元120。MOSFET單元110包含有一設置於溝槽104a內，且由一薄介電層112與導電層114構成之溝渠式閘極(trenched gate)116、一重摻雜N型源極118。蕭特基二極體單元120之溝槽104b內亦設置有相同的介電層112與填滿溝槽104b的導電層114，以及一設置於基底100上的金屬層122，與溝槽104b間的基底100接觸之金屬層122係作為蕭特基二極體單元120的陽極。而在基底100相對於MOSFET單元110與蕭特基二極體120之另一表面，係設置一金屬層106，用以作為MOSFET單元110的汲極；以及作為蕭特基二極體單元120的陰極。
雖然TMBS可達到整合MOSFET 110與蕭特基二極體120的目標，但在現今更高密度、高功率以及高耐壓的元件要求之下，溝槽104a、104b與介電層112、導電層114等膜層的製作以及控制益加嚴苛；此外更需考慮TMBS與其他高密度製程如鎢製程等的製作及控制。因此，仍需要一種可達到上述要求之TMBS元件及其製作方法。
本發明提供一種整合溝渠式MOSFET與蕭特基二極體整合元件(TMBS)之半導體元件及其製作方法，以符合更高密度、高功率及高耐壓之元件要求。
為達上述目的，本發明提供一種整合金氧半導體場效電晶體(MOSFET)與蕭特基二極體之半導體元件之製作方法，包含有以下步驟：提供一具有一第一摻雜類型之半導體基底，該半導體基底包含有一第一表面與一相對之第二表面，且該第一表面定義有一MOSFET區與一蕭特基二極體區；於該第一表面之該MOSFET區內形成複數個第一溝渠，於該蕭特基二極體區內形成複數個第二溝渠，以及複數個由該等第二溝渠定義之平台，且該等第二溝渠之深度與寬度皆大於該等第一溝渠；於該第一表面與該等第一溝渠與第二溝渠之側壁與底部形成一第一絕緣層；於該第一表面形成一第一導電層，該第一導電層係填滿該第一溝渠；移除該第一表面上與該等第二溝渠內之該第一導電層，以於該MOSFET區內形成至少一溝渠式閘極；於該第一表面與該等第二溝渠之側壁與底部形成一第二絕緣層，且該第二絕緣層之厚度係大於該第一絕緣層之厚度；於該第一表面形成一第二導電層，該第二導電層係填滿該第二溝渠；於該第一表面上形成一層間介電層(ILD)；於該MOSFET區內之該層間介電層與該半導體基底內形成至少一源極開口；於該等源極開口內分別形成一第一接觸插塞；以及於該半導體基底之該第一表面上形成一第一金屬層，且該第一金屬層電性連接至該等第一插塞。
本發明更提供一種整合金氧半導體場效電晶體(MOSEFET)與蕭特基二極體之半導體元件，包含有：一半導體基底，該半導體基底包含有一第一表面與一相對之第二表面，該第一表面定義有一MOSFET區與一蕭特基二極體區；複數個一第一溝渠，設置於該第一表面之該MOSFET區內，一第一絕緣層，覆蓋該等第一溝渠底部與側壁；一第一導電層，填滿該等第一溝渠，且用以作為一MOSFET之溝渠式閘極；複數個第二溝渠，以及由該等第二溝渠定義之複數個平台(mesa)，設置於該第一表面之該蕭特基二極體區內，該等第二溝渠之寬度與深度皆大於該等第一溝渠；一第二絕緣層，覆蓋該等第二溝渠底部與側壁，且該第二絕緣層之厚度係大於該第一絕緣層之厚度；一第二導電層，填滿該等第二溝渠；一第一金屬層，形成於該半導體基底之該第一表面上；以及複數個第一接觸插塞(contact plug)，形成於該第一表面之該MOSFET區內，且電性連接至該第一金屬層。
本發明所提供之整合MOSFET與蕭特基二極體之半導體元件係於半導體基底中整合製作溝渠式金氧半導體電晶體元件以及嵌入式蕭特基二極體元件，故可提高元件密度；且本發明所提供之蕭特基二極體元件具有厚度較大的絕緣層，故可提高蕭特基二極體的耐壓能力。
請參閱第2圖至第10圖。第2圖至第10圖係本發明所提供之MOSFET與蕭特基二極體整合元件之製作方法之一第一較佳實施例之示意圖。如第2圖所示，首先提供一半導體基底200，半導體基底200包含有一第一表面202與一相對之第二表面204，且第一表面202定義有至少一MOSFET區206與一蕭特基二極體區208。半導體基底200包括一矽基材210，以及一形成於矽基材210上之磊晶矽層212。矽基材210與磊晶矽層212均具有一第一摻雜型，在本較佳實施例中第一摻雜型係N型；且矽基材210為重度摻雜，即其摻雜濃度高於磊晶矽層212之摻雜濃度。由於磊晶矽層212的耐壓能力隨其厚度增加，因此蕭特基二極體區208內之磊晶矽層212的厚度可視耐壓需求加以調整，以控制後續形成之蕭特基二極體元件的耐壓能力。但由於磊晶矽層212的厚度亦會影響蕭特基二極體之特性，因此可視蕭特基二極體元件的特性及耐壓需求對磊晶矽層212之厚度作適當的調整。然而半導體基底200之材料並不以此為限，而可為其它適合之半導體材質所構成之單層或複合半導體基底。
請繼續參閱第2圖。隨後於半導體基底200之第一表面202形成一圖案化光阻層214，並可進行一第一蝕刻製程，蝕刻未被圖案化光阻層214覆蓋之半導體基底200，以於第一表面202之MOSFET區206內形成複數個第一溝渠216，同時於蕭特基二極體區208內形成複數個第二溝渠218，以及由等第二溝渠218定義之平台(mesa)220，且平台220之寬度約為0.2~1.2微米(μm)。值得注意的是，第二溝渠218寬度係大於第一溝渠216。舉例而言，本較佳實施例中第二溝渠218之寬度係為第一溝渠216之寬度的3～5倍。因負載效應(loading effect)使然，在同一道蝕刻製程中，寬度較大的第二溝渠218處具有較高的蝕刻速率，因此在第一蝕刻製程後，第二溝渠218之寬度及深度皆大於第一溝渠216。
請參閱第3圖。在移除圖案化光阻層214後，係於第一表面202與第一溝渠216與第二溝渠208之側壁與底部形成一第一絕緣層222。第一絕緣層222之厚度約為250~1000埃，作為溝渠式MOSFET的閘極介電層之用，其可為一氧化矽薄膜或由其它介電材質構成。接下來於第一表面202形成一第一導電層224，第一導電層224係覆蓋第二溝渠208之側壁與底部，且填滿第一溝渠216。第一導電層224可為一摻雜半導體層，但不以此為限。
請參閱第4圖。隨後進行一第二蝕刻製程，較佳為一等向性蝕刻(isotropic etching)製程，如習知之乾蝕刻(dry etching)製程，移除第一表面202上與第二溝渠218內之第一導電層224，以於MOSFET區206內形成少一溝渠式閘極226。
請參閱第5圖。接下來，於第一表面202與等第二溝渠218之側壁與底部形成一第二絕緣層228。值得注意的是，第二絕緣層228之厚度係大於第一絕緣層224之厚度，在本較佳實施例中，第二絕緣層228之厚度約為2500~5000埃。而在形成第二絕緣層228之後，係於第一表面202形成一第二導電層230，第二導電層230則填滿第二溝渠218。第二絕緣層228與第二導電層230之材料選擇係可如本較佳實施例所述，分別同於第一絕緣層222與第一導電層224，但並不以此為限。
請參閱第6圖。進行一第三蝕刻製程，較佳為一非等向性蝕刻(anisotropic etching)製程，移除第一表面202上之部分第二導電層230與第二絕緣層228。隨後於第一表面202再形成一圖案化光阻232，且圖案化光阻232係覆蓋蕭特基二極體區208內之第一表面202。接下來係對圖案化光阻232以外的半導體基底200進行摻雜，以於MOSFET區206內形成至少一基體(base)摻雜區234，基體摻雜區234係鄰接於第一溝渠216，且具有一第二摻雜型式，在本較佳實施例中係為P型。
請參閱第7圖，在形成基體摻雜區234之後，係再進行一次摻雜製程，以於MOSFET區232內的基底摻雜區234之內，尤其靠近第一表面202之處分別形成一鄰接第一溝渠216之源極摻雜區236，作為溝渠式MOSFET的源極之用。源極摻雜區236具有該第一摻雜類型，即本較佳實施例前述之N型。
請參閱第8圖。在形成基體摻雜區234與源極摻雜區236之後，係全面性地於MOSFET區206與蕭特基二極體區208內之第一表面202上形成一層間介電(inter-layer dielectric，以下簡稱為ILD)層238，ILD層238可為一由硼磷矽玻璃(BPSG)或其它材質所形成之介電層。隨後於MOSFET區206內之ILD層238與半導體基底200內形成至少一源極開口240，以曝露出源極摻雜區236下方之基體摻雜區234。接下來利用ILD層238作為遮罩，透過源極開口240對半導體基底200進行摻雜，以於源極摻雜區236下方的基體摻雜區234中形成一源極接觸摻雜區242，而源極接觸區242則具有第二摻雜類型，即前述之P型。由於ILD層238於此時作為一摻雜遮罩，因此源極開口240之外，尤其是蕭特基二極體區208內之半導體基底200將不會有第二摻雜類型之摻雜存在。如熟習該領域之人士所知者，源極摻雜區236之摻雜濃度高於源極接觸摻雜區242之摻雜濃度，而源極接觸摻雜區242之摻雜濃度則高於基體摻雜區234之摻雜濃度。
請參閱第9圖。隨後於ILD層238內的源極開口240內分別形一第一接觸插塞244，而第一接觸插塞244係可藉由一鎢製程形成。在完成第一接觸插塞244之製作後，係於半導體基底200之第一表面202上形成一圖案化光阻層246，圖案化光阻層246係覆蓋MOSFET區206。隨後藉由一第四蝕刻製程移除蕭特基二極體區208內未被圖案化光阻層246覆蓋的ILD層238。在第四蝕刻製程之後，ILD層246僅覆蓋MOSFET區206內之第一表面202，而暴露出蕭特基二極體區208內平台220之第一表面202。
請參閱第10圖。在移除圖案化光阻層246後，係於半導體基底200之第一表面202上形成一第一金屬層248，如氮化鈦(TiN)加上鋁銅(AlCu)等金屬層，但不以此為限。第一金屬層248係藉由第一插塞244電性連接至源極接觸摻雜區242。且第一金屬層248係與蕭特基二極體區208中平台220之第一表面202接觸，用以作為蕭特基二極體之一陽極。而在完成第一金屬層248之製作後，係於半導體基底200之第二表面204上形成一第二金屬層250，用以作為溝渠式電晶體元件的汲極；以及蕭特基二極體的陰極。
根據本第一較佳實施例所提供之整合MOSFET與蕭特基二極體之半導體元件之製作方法，該半導體元件係可同時在MOSFET區206形成寬度較小的第一溝渠216；而在蕭特基二極體區208內則形成寬度較大之第二溝渠218。因此，MOSFET區206內的元件，尤其是製作於第一溝渠216內的MOSFET之溝渠式閘極226可符合高密度的元件要求，而蕭特基二極體區208內較寬的第二溝渠218則可容納較厚的第二絕緣層228，且不影響第二導電層230的沈積結果，而較厚的第二絕緣層228又可提升蕭特基二極體的耐壓能力。此外本第一較佳實施例所提供之方法更亦與鎢製程整合，本第一較佳實施例不僅提供一符合高密度、高功率以及高耐壓等元件需求之整合MOSFET與蕭特基二極體之半導體元件，其更易於與其他高密度製程整合。
接下來請參閱第11圖至第12圖，第11圖至第12圖係本發明所提供之MOSFET與蕭特基二極體整合元件之製作方法之一第二較佳實施例之示意圖。由於第二較佳實施例所提供之方法有部分步驟與第一較佳實施例相同，因此該等步驟請參閱第2至第8圖，此外，第二較佳實施例與第一較佳實施例相同之元件則亦沿用第2圖至第8圖之元件符號。
請參閱第11圖。在基體摻雜區234中形成源極接觸摻雜區242之後，係如第11圖所示，藉由一鎢製程於MOSFET區206內之ILD層238內形成複數個第一接觸插塞244。而在第一接觸插塞244形成之後，即再進行一鎢製程，以於蕭特基二極體區208內之ILD層238與平台220內形成一第二接觸插塞252。值得注意的是，形成於平台220內之第二接觸插塞252係用以作為蕭特基二極體之陽極。
請參閱第12圖。在完成第一接觸插塞244與第二接觸插塞252之製作後，係於半導體基底200之第一表面202上形成一第一金屬層248。第一金屬層248係藉由第一插塞244電性連接至源極接觸摻雜區242；且藉由第二接觸插塞252電性連接至平台220。而在完成第一金屬層248之製作後，係於半導體基底200之第二表面204上形成一第二金屬層250，用以作為溝渠式MOSFET的汲極；以及蕭特基二極體的陰極。
根據第二較佳實施例所提供之方法所製作之整合MOSFET與蕭特基二極體之半導體元件與第一較佳實施例之差別係在於：在第二較佳實施例中，ILD層238係全面性地形成於第一表面202與該第一金屬層248之間。在MOSFET區206內之第一接觸插塞244係電性連接源極接觸摻雜區242與第一金屬層248；而在蕭特基二極體區208內之第二接觸插塞252亦與第一金屬層248電性連接，且更用以作為蕭特基二極體的陽極。此外，由於第二接觸插塞252係形成於平台220之內，故可使蕭特基二極體中金屬-半導體此一蕭特基接面(schottky contact)具有一三維的輪廓。且由於平台220內之第二接觸插塞252的深度係可決定此蕭特基接面之大小，因此更可藉由第二接觸插塞252在平台220內之深度設計增加蕭特基二級體的之蕭特基接面，藉以降低蕭特基二極體的正向偏壓(Vf)。
綜上所述，本發明所提供之整合MOSFET與蕭特基二極體之半導體元件，係於半導體基底中同時製作出溝渠式金氧半導體電晶體元件以及蕭特基二極體元件，MOSFET區206具有寬度較小的第一溝渠216；而在蕭特基二極體區208內則具有寬度較大之第二溝渠218。因此，MOSFET區206內的元件，尤其是製作於第一溝渠226內之MOSFET之溝渠式閘極226可符合高密度的元件要求。而蕭特基二極體區208內較寬的第二溝渠218則可容納較厚的第二絕緣層228，以提升蕭特基二極體的耐壓能力；且不影響後續第二導電層230的沈積結果。本發明所提供的整合MOSFET與蕭特基二極體之半導體元件係符合高密度、高功率以及高耐壓等元件需求。此外本發明所提供之方法更易於與其他高密度製程，如鎢製程整合，因此更符合現今元件及製程之要求。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．基底
102．．．磊晶矽層
104a．．．溝槽
104b．．．溝槽
106．．．金屬層
110．．．MOSFET單元
112．．．介電層
114．．．導電層
116．．．溝渠式閘極
118．．．重摻雜N型源極
120．．．蕭特基二極體單元
122．．．金屬層
200．．．半導體基底
202．．．第一表面
204．．．第二表面
206．．．MOSFET區
208．．．蕭特基二極體區
210．．．矽基材
212．．．磊晶矽層
214．．．圖案化光阻層
216．．．第一溝渠
218．．．第二溝渠
220．．．平台
222．．．第一絕緣層
224．．．第一導電層
226．．．溝渠式閘極
228．．．第二絕緣層
230．．．第二導電層
232．．．圖案化光阻
234．．．基體摻雜區
236．．．源極摻雜區
238．．．層間介電層
240．．．源極開口
242．．．源極接觸區
244．．．第一接觸插塞
246．．．圖案化光阻層
248．．．第一金屬層
250．．．第二金屬層
252．．．第二接觸插塞
第1圖係為一習知之TMBS元件之示意圖。
第2圖至第10圖係本發明所提供之整合MOSFET與蕭特基二極體之半導體元件之製作方法之一第一較佳實施例之示意圖。
第11圖至第12圖係本發明所提供之整合MOSFET與蕭特基二極體之半導體元件之製作方法之一第二較佳實施例之示意圖。
200．．．半導體基底
202．．．第一表面
204．．．第二表面
206．．．MOSFET區
208．．．蕭特基二極體區
210．．．矽基材
212．．．磊晶矽層
216．．．第一溝渠
218．．．第二溝渠
220．．．平台
222．．．第一絕緣層
224．．．第一導電層
226．．．溝渠式閘極
228．．．第二絕緣層
230．．．第二導電層
234．．．基體摻雜區
236．．．源極摻雜區
238．．．層間介電層
242．．．源極接觸區
244．．．第一接觸插塞
248．．．第一金屬層
250．．．第二金屬層
Claims (26)
- 一種整合金氧半導體場效電晶體(MOSFET)與蕭特基二極體之半導體元件，包含有：一半導體基底，該半導體基底包含有一第一表面與一相對之第二表面，該第一表面定義有一MOSFET區與一蕭特基二極體區；複數個一第一溝渠，設置於該第一表面之該MOSFET區內，一第一絕緣層，覆蓋該等第一溝渠底部與側壁；一第一導電層，填滿該等第一溝渠，且用以作為一MOSFET之溝渠式閘極；複數個第二溝渠，以及由該等第二溝渠定義之複數個平台(mesa)，設置於該第一表面之該蕭特基二極體區內，該等第二溝渠之寬度與深度皆大於該等第一溝渠，且該等平台係形成於相鄰之該等第二溝渠之間；一第二絕緣層，覆蓋該等第二溝渠底部與側壁，且該第二絕緣層之厚度係大於該第一絕緣層之厚度；一第二導電層，填滿該等第二溝渠；一第一金屬層，形成於該半導體基底之該第一表面上；以及複數個第一接觸插塞(contact plug)，形成於該第一表面之該MOSFET區內，且電性連接至該第一金屬層。
- 如申請專利第1項所述之半導體元件，其中該半導體基底具有一第一摻雜類型。
- 如申請專利第2項所述之半導體元件，其中該半導體基底包括一矽基材以及一形成於該矽基材上之磊晶矽層，且該矽基材之摻雜濃度高於該磊晶矽層之摻雜濃度。
- 如申請專利第2項所述之半導體元件，更包含：一基體(base)摻雜區，形成於該第一表面之該MOSFET區內，且鄰接該等第一溝渠；一源極摻雜區，形成於該基體摻雜區之內，且鄰接於該等第一溝渠，用以作為該MOSFET之一源極；以及一源極接觸摻雜區，形成於該等源極摻雜區下方的該基體摻雜區中，且該源極接觸摻雜區藉由該等第一接觸插塞與該第一金屬層電性連接。
- 如申請專利第4項所述之半導體元件，其中該基體摻雜區具有一第二摻雜類型，該源極摻雜區具有該第一摻雜類型，而該源極接觸區具有該第二摻雜類型。
- 如申請專利第5項所述之半導體元件，其中該源極摻雜區之摻雜濃度高於該源極接觸摻雜區之摻雜濃度，而該 源極接觸摻雜區之摻雜濃度高於該基體摻雜區之摻雜濃度。
- 如申請專利第1項所述之半導體元件，其中該第一絕緣層之厚度約為250~1000埃(angstrom)，而該第二絕緣層之厚度約為2500~5000埃。
- 如申請專利第1項所述之半導體元件，更包含一層間介電(inter-layer dielectric，ILD)層，形成於該MOSFET區內之該第一表面上。
- 如申請專利第8項所述之半導體元件，其中該第一金屬層係與該蕭特基二極體區中該平台之表面接觸，用以作為該蕭特基二極體之一陽極。
- 如申請專利第1項所述之半導體元件，更包含一層間介電層，全面性地形成於形成於該MOSFET區與該蕭特基二極體區內之該第一表面上。
- 如申請專利第10項所述之半導體元件，更包含複數個第二接觸插塞，形成於該蕭特基二極體區內，電性連接該第一金屬層與該平台，且用以作為該蕭特基二極體之一陽極。
- 如申請專利第11項所述之半導體元件，其中該第二接觸插塞包含有鎢。
- 如申請專利第1項所述之半導體元件，其中該第一接觸插塞包含有鎢。
- 如申請專利第1項所述之半導體元件，更包含一第二金屬層，形成於該半導體基底之該第二表面上，用以作為該蕭特基二極體之一陰極。
- 一種整合金氧半導體場效電晶體(MOSFET)與蕭特基二極體之半導體元件之製作方法，包含有以下步驟：提供一具有一第一摻雜類型之半導體基底，該半導體基底包含有一第一表面與一相對之第二表面，且該第一表面定義有一MOSFET區與一蕭特基二極體區；於該第一表面之該MOSFET區內形成複數個第一溝渠，於該蕭特基二極體區內形成複數個第二溝渠，以及複數個由該等第二溝渠定義之平台，該等第二溝渠之深度與寬度皆大於該等第一溝渠，且該等平台係形成於相鄰之該等第二溝渠之間；於該第一表面與該等第一溝渠與第二溝渠之側壁與底部形成一第一絕緣層； 於該第一表面形成一第一導電層，該第一導電層係填滿該第一溝渠；移除該第一表面上與該等第二溝渠內之該第一導電層，以於該MOSFET區內形成至少一溝渠式閘極，並暴露出該等第二溝渠之側壁與底部之該第一絕緣層；於該第一表面與該等第二溝渠之側壁與底部形成一第二絕緣層，且該第二絕緣層之厚度係大於該第一絕緣層之厚度；於該第一表面形成一第二導電層，該第二導電層係填滿該第二溝渠；於該第一表面上形成一層間介電(ILD)層；於該MOSFET區內之該層間介電層與該半導體基底內形成至少一源極開口；於該等源極開口內分別形成一第一接觸插塞；以及於該半導體基底之該第一表面上形成一第一金屬層，且該第一金屬層電性連接至該等第一插塞。
- 如申請專利第15項所述之製作方法，其中該半導體基底包括一矽基材，以及一形成於該矽基材上之磊晶矽層，且該矽基材之摻雜濃度高於該磊晶矽層之摻雜濃度。
- 如申請專利第15項所述之製作方法，其中該第一絕緣層之厚度約為250~1000埃，而該第二絕緣層之厚度約為 2500~5000埃。
- 如申請專利第15項所述之製作方法，更包含於該MOSFET區之第一表面內依序形成至少一基體(base)摻雜區與一源極摻雜區之步驟，進行於形成該層間介電層之前，且該源極摻雜區係形成於該基體摻雜區之內。
- 如申請專利第18項所述之製作方法，更包含一於該於該等源極摻雜區下方的該基體摻雜區中形成一源極接觸摻雜區之步驟，進行於形成該源極開口之後。
- 如申請專利第19項所述之製作方法，其中該基體摻雜區具有一第二摻雜類型，該源極摻雜區具有該第一摻雜類型，且該源極接觸區具有該第二摻雜類型。
- 如申請專利第20項所述之製作方法，其中該源極摻雜區之摻雜濃度高於該源極接觸摻雜區之摻雜濃度，而該源極接觸摻雜區之摻雜濃度高於該基體摻雜區之摻雜濃度。
- 如申請專利第15項所述之製作方法，更包含一於該蕭特基二極體區內形成複數個第二接觸插塞之步驟，進行於形成該等第一接觸插塞之後，該等第二接觸插塞係電 性連接該第一金屬層與該平台，且用以作為該蕭特基二極體之一陽極。
- 如申請專利第22項所述之製作方法，其中該第二接觸插塞係藉由一鎢製程形成。
- 如申請專利第15項所述之製作方法，其中更包含一移除該蕭特基二極體區內之該層間介電層並暴露出該平台表面之步驟。
- 如申請專利第24項所述之製作方法，其中該第一金屬層係接觸該平台之表面，用以作為該蕭特基二極體之一陽極。
- 如申請專利第15項所述之製作方法，其中該第一接觸插塞係藉由一鎢製程形成。
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