CN102097323B - 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法 - Google Patents

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Abstract

本公开涉及形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法。一种用于形成具有在沟槽区中的绝缘栅电极和绝缘屏蔽电极的晶体管的方法包括形成覆盖在基底上的电介质叠层。电介质叠层包括覆盖在基底上的由一种材料构成的第一层和覆盖在第一层上的由不同材料构成的第二层。沟槽区被形成为邻近电介质叠层。当绝缘屏蔽电极形成以后，该方法包括移除第二层并且然后形成绝缘栅电极。栅电极材料的一部分被移除以形成第一凹槽区，并且电介质塞使用第一层作为停止层在第一凹槽区中形成。然后，第一层被移除，并且隔板被形成为邻近电介质塞。第二凹槽区在与隔板自对准的基底中形成。

Description

形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法
技术领域
本文件通常涉及电子器件，并且更具体地，涉及形成半导体器件的方法。
背景技术
过去，半导体工业使用不同的器件结构和方法来形成绝缘栅场效应晶体管(IGFET)器件。垂直功率IGFET器件的一个特殊的结构使用形成于器件的有源区中的沟槽。那些沟槽的一部分被配置为器件的栅极区。这些晶体管中的一些还具有屏蔽导体或场板，其被连接于源极并且被配置为帮助提高阻断电压性能并降低器件的栅极到漏极电容。
为了使场板对器件性能产生有利的影响，需要非常紧凑的几何结构。过去利用沟槽场板来形成IGFET器件的方法依赖于一系列复杂的工艺步骤并且使用覆盖在沟槽栅极区上面的厚氧化层来形成自对准的源极和主体接点。这些厚氧化层阻碍栅极硅化物结构的使用并且要求使用更厚的外延层、更深的沟槽和更深的蚀刻接点。所有这些因素都降低了器件的总制造性。
因此，期望有用于形成器件结构的可调整的自对准工艺，其导致更好的器件性能、可靠性和更低的成本。
发明内容
根据本发明的一个方面，提供一种形成半导体器件的方法，包括以下步骤：提供具有主表面的半导体基底；形成覆盖在所述主表面上的电介质叠层，其中所述电介质叠层包括第一层和覆盖在所述第一层上的第二层，并且其中一层包括氧化阻挡层；在所述电介质叠层中形成第一开口；在所述半导体基底中形成通过所述开口并且从所述主表面延伸的沟槽；在所述沟槽内形成绝缘屏蔽电极；移除所述第二层；在所述沟槽中形成绝缘栅电极，其中所述绝缘栅电极包括导电栅材料；移除所述导电栅材料的一部分以在所述绝缘栅电极上形成第一凹槽区；在所述第一凹槽区中形成电介质塞，其中所述电介质塞包括不同于所述第一层的材料；在所述半导体基底中形成主体区；移除所述第一层；在与所述电介质塞自对准的所述主体区中形成源极区；形成与所述电介质塞相邻的隔板；在与所述第一隔板自对准的所述半导体基底中形成第二凹槽区；以及形成通过所述第二凹槽区被耦合于所述半导体基底的第一导电层。
根据本发明的另一个方面，提供一种用于形成半导体器件的方法，包括以下步骤：提供具有主表面、一对相邻的沟槽和覆盖在该对相邻的沟槽之间的主表面上的电介质叠层的半导体基底，其中所述电介质叠层至少包括由不同的材料构成的第一层和第二层；在该对相邻的沟槽的部分中形成绝缘屏蔽电极；移除所述第二层；在该对相邻的沟槽的其它部分中形成绝缘栅电极，其中所述绝缘栅电极包括具有与所述第一层的上表面接近的表面的导电栅材料；移除所述导电栅材料的部分以形成第一凹槽区；在所述第一凹槽区中形成电介质塞；至少移除所述第一层的部分；形成与所述电介质塞相邻的隔板；移除与所述隔板自对准的所述半导体基底的一部分以形成第二凹槽区；在所述第二凹槽区中形成第一增强区；以及形成覆盖在所述电介质塞上的导电层。
根据本发明的再一个方面，提供一种用于形成半导体器件的方法，包括以下步骤：提供具有主表面、一对相邻的沟槽和覆盖在该对相邻的沟槽之间的主表面上的电介质叠层的半导体基底，其中所述电介质叠层至少包括由不同的材料构成的第一层和第二层；在该对相邻的沟槽的部分中形成绝缘屏蔽电极；移除所述第二层；在该对相邻的沟槽的其它部分中形成绝缘栅电极，其中所述绝缘栅电极包括具有与所述第一层的上表面接近的表面的导电栅材料；移除所述导电栅材料的部分以形成第一凹槽区；在所述导电栅材料的部分中形成第一增强区；在所述第一凹槽区中形成电介质塞；至少移除所述第一层的部分；沿着所述电介质塞的侧壁形成隔板；移除与所述隔板自对准的所述半导体基底的一部分以形成第二凹槽区；以及形成被耦合于所述第二凹槽区内的所述半导体基底的导电层。
根据本发明的又一个方面，提供一种用于形成半导体器件的方法，包括以下步骤：提供具有主表面的半导体基底；形成从所述主表面延伸到第一深度的第一沟槽部分；形成覆盖在所述第一沟槽部分上的栅电介质层，其中所述第一沟槽部分和栅电介质层具有第一横向尺寸，并且其中形成所述栅电介质层的步骤确定所述半导体器件的栅长；形成覆盖在所述栅电介质层上的第一电介质层；在所述第一沟槽部分的底部处形成开口；形成通过所述开口到第二深度的第二沟槽部分，所述第二深度大于所述第一深度；形成覆盖在所述第二沟槽部分的表面上的第二电介质层，其中所述第二沟槽部分和所述第三电介质层具有第二横向尺寸，所述第二横向尺寸大于所述第一横向尺寸；形成覆盖在所述第二电介质层上并且在所述第二沟槽部分内被凹进的屏蔽电极；形成覆盖在所述屏蔽电极上的第三绝缘层；移除所述第一电介质层；以及在所述第一沟槽部分中形成栅电极，其中所述栅电极在所述第一沟槽部分内被凹进。
附图说明
图1至图4示出了在制造的早期阶段和制造的后续阶段的IGFET器件的第一实施方式的局部横截面图；
图5示出了用于形成图4所示的中间结构的可选的方法步骤的局部横截面图；
图6至图15示出了在制造的随后阶段期间IGFET器件的局部横截面图；
图16示出了在中间步骤时IGFET器件的另一部分的局部横截面图；
图17至图19示出了在制造的随后步骤期间IGFET器件的局部横截面图；
图20至图23示出了在制造的中间步骤和随后步骤期间IGFET器件的第二实施方式的局部横截面图；
图24示出了屏蔽电极接触结构的可选实施方式的局部横截面图。
为了说明的简单和清楚，图中的元件不一定按比例绘制，并且不同的图中的相同参考数字表示相同的元件。此外，为了说明的简单，众所周知的步骤和元件的描述和细节被省略。
如本文所使用的载流电极表示器件的一个元件，该元件乘载通过该器件如MOS晶体管的源极或漏极、或双极晶体管的发射极或集电极、或者二极管的阴极或阳极的电流；而控制电极表示器件的一个元件，该元件控制通过该器件如MOS晶体管的栅极或双极晶体管的基极的电流。
尽管这些器件在本文中被解释为某些N沟道或P沟道器件或者某些N型或P型掺杂区，但是本领域的普通技术人员将认识到，根据本发明，互补器件也是可能的。
词“近似地”或“实质上”的使用意味着元件的值具有被预期非常接近规定值或位置或状态的参数。然而，如本领域中众所周知的，始终存在阻碍这些值或位置确切地如规定的微小变化。本领域中完全公确认，高达约百分之十(10％)(且对于半导体掺杂浓度高达百分之二十(20％))的变化被视为偏离确切地如所述的理想目标的合理变化。为了附图的清楚，器件结构的掺杂区被示为通常具有直线边缘和精确角度的角。然而，本领域技术人员理解，由于掺杂物的扩散和活化，掺杂区的边缘通常可能不是直线并且角可能不是精确的角度。
此外，尽管源极通常被显示在器件的顶表面或上表面上并且漏极通常被显示在器件的底表面或下表面上，但是这些方向是可逆的。此外，漏极接点和源极接点可能位于相同的表面或者相对的表面上。
此外，本描述可举例说明蜂窝设计(其中主体区是多个蜂窝区)或单个主体设计(其中主体区由单个区构成，单个区以细长图案、通常以蛇形图案形成或以多个条纹形成)。然而，意图是本描述可应用于蜂窝实现和单个基本实现。
具体实施方式
通常，本描述涉及形成具有沟槽绝缘栅电极部分和沟槽绝缘屏蔽电极部分的IGFET半导体器件或晶体管的方法。包括第一材料的一次性电介质层被用于形成电介质塞，该电介质塞包括覆盖在绝缘栅电极部分上的不同材料。一次性电介质层被移除，并且隔板被形成为邻近电介质塞。进一步被包含的是利用隔板在晶体管中形成凹槽部分以提供与源极区和增强区的接触。在一个实施方式中，增强区在绝缘栅电极部分中形成。
在没有高昂的资本投资的情况下，该方法实现了比现有技术结构更浅的沟槽结构、实现了更薄的外延层的使用、实现了栅极硅化物增强区的使用并实现了更小的几何配置。此外，该方法提供了更容易制造并且具有提高的性能和可靠性的晶体管。
图1示出了在制造的早期步骤时IGFET、MOSFET或晶体管10的第一个实施方式的局部横截面图。晶体管10形成于半导体材料的主体、半导体基底或基底13之上或内部。在一个实施方式中，半导体基底13包括块状半导体基底或块状基底11，其具有形成为覆盖在块状基底11的一个表面上或者邻接块状基底11的一个表面的外延层或漂移区12。在一个实施方式中，块状基底11包括n型硅基底，其具有从约0.001Ω-cm至约0.005Ω-cm范围内的电阻率。在一个实施方式中，块状基底11给晶体管10提供了漏极接点或载流接点。半导体基底13包括主表面18和19，其如图1所示彼此相对。
在一个适合于50V器件的实施方式中，半导体层12是具有约1.0x1016至1.0x1017atoms/cm3的掺杂物或掺杂浓度的n型并且具有从约3微米至约5微米的厚度。在另一个实施方式中，半导体层12可具有分级或阶梯式掺杂分布，其中掺杂浓度在接近层12的底部处更重，并且在接近顶部处变得更轻。根据晶体管10的期望漏极到源极击穿电压(BVDSS)额定值，半导体层12的厚度和掺杂浓度被增加或减小。应理解，其它材料可被用于半导体基底13或其部分(例如，半导体层12的部分和/或块状基底11的部分)，包括硅锗、硅锗碳、掺碳硅、碳化硅、绝缘体上半导体(SOI)等。此外，在可选的实施方式中，块状基底11或其一部分的导电类型被转换为与半导体层12的导电类型相反以形成例如绝缘栅双极晶体管(1GBT)实施方式。
为了容易理解，半导体基底13包括通常被称作有源区280的有源区和通常被称作终接区290的终接区，如图1所示。在一个实施方式中，主体区或p型高电压区利用传统光刻技术和掺杂技术在制造的这个早期步骤来形成。在另一个实施方式中，主体区在通常由图11所述的步骤中形成。在本文所述的实施方式中，主体区在通常由下面的图13所述的步骤中形成。
电介质叠层、一次性电介质叠层、电介质结构或绝缘叠层51被形成为覆盖在主表面18上，并且在所示的实施方式中包括电介质层或一次性电介质层52和电介质层或一次性电介质层53，其为不同的材料。具体地，电介质层52和53用给定的化学蚀刻剂以不同的速率蚀刻。也就是说，这些层相对于彼此具有选择性。在一个实施方式中，电介质层52是氧化物膜，并且具有从约0.1微米至约0.3微米的厚度。在一个实施方式中，电介质层52是利用热氧化(即，湿氧化或蒸汽氧化)技术来形成的。在可选的实施方式中，电介质层52是利用化学汽相沉积(CVD)工艺来形成。
优选地，电介质层53是氧化阻挡膜。也就是说，不易氧化的膜。在一个实施方式中，电介质层53是氮化物膜，并且具有从约0.1微米至约0.3微米的厚度。电介质层53是利用诸如等离子增强或低压CVD工艺技术的传统技术来形成的。应理解，电介质叠层51可包括额外的电介质膜。例如，硬掩膜层如沉积氧化物可被形成为覆盖在电介质层53上。如图1所示，电介质叠层51包括主表面、上表面或第一表面54。
图2示出了在制造的随后步骤时的晶体管10。传统的光刻步骤和蚀刻步骤被用于形成覆盖于主表面18上的开口、通孔或窗口58和59。开口58和59延伸而通过电介质叠层51。开口58对应于沟槽结构将在有源区280中的半导体基底13中被形成的位置，而开口59对应于接触结构将在终接区或边缘区290中被形成的位置。在所示的实施方式中，接触结构用于产生与绝缘屏蔽电极的接触。并且，用于产生与绝缘栅电极的接触的接触结构也可被形成于终接区290中，例如，如图16所示。开口58和59暴露主表面18的部分或区段。作为例子，开口58的宽度约为0.25微米至约0.35微米，而开口59的宽度约为0.6微米。在可选的实施方式中，隔板在开口58和59中形成以减小电介质层52的凹割。例如，氮化物隔板被使用。
在开口58和59形成之后，半导体基底13的被暴露区段被蚀刻以形成从主表面18延伸的沟槽22和27。作为例子，沟槽22和27是利用使用化学碳氟化合物(例如，SF6/O2)的等离子体蚀刻技术来形成的。此时，在根据第一实施方式的工艺中，沟槽22和27被蚀刻到第一深度或初始深度。作为例子，该初始深度为约0.8微米至约2.5微米。作为例子，晶体管10具有从约0.8微米至约1.2微米的管脚间距尺寸24。
在沟槽22和27形成之后，牺牲氧化层被形成为覆盖在沟槽22和27中的半导体基底13的被暴露表面上。该步骤例如被用于清洁被暴露表面。作为例子，约0.08微米的热氧化物被形成。随后，牺牲氧化物被移除。然后，电介质层28被形成为覆盖在沟槽22和27中的半导体基底13的被暴露侧壁和下表面上。在一个实施方式中，电介质层28被配置为栅电介质膜或层，并且是具有从约0.01微米至约0.1微米的厚度的热氧化物。电介质层28和沟槽22(即，如图2所示的沟槽22的第一部分)层具有横向尺寸16。该步骤的一个特征是在工艺序列的早期时栅电介质层被形成并且晶体管10的栅长被确定，这除了其它益处以外还有利于保护关键的电介质半导体材料界面。在可选的实施方式中，上述牺牲氧化层维持在合适的位置处并且在下面所述的工艺序列中被使用，以及栅电介质层在随后的步骤被形成。
图3示出了在额外的处理之后的晶体管10。然后，电介质层64被形成为覆盖在电介质层28和电介质叠层51的侧壁上。优选地，电介质层64由不同于电介质层28的材料制成。在一个实施方式中，电介质层64包括氮化物层，并且具有约0.025微米的厚度。在可选的实施方式中，在形成电介质层64之前多晶半导体层首先被形成为覆盖在电介质层28和电介质层52的侧壁上。作为例子，厚度约为0.025微米的多晶硅层可被使用。在可选的实施方式中，电介质层28选择性地从沟槽22的底部部分被移除，并且然后电介质层64被沉积在保持在沟槽22的侧壁上的电介质层28上和在沟槽22的底部部分处的被暴露半导体层12上。
图4示出了在进一步的处理之后的晶体管10。电介质层66被形成为覆盖在半导体基底13上，并且包括例如约0.05微米的沉积氧化物。然后，光刻胶层67被形成为覆盖在半导体基底13上并且然后被图案化以暴露包含沟槽27的终接区290。然后，选择性地移除停留在电介质层64上的被暴露的氧化物。
图5示出了根据图4中所述的步骤的可选步骤的晶体管10。在该可选步骤中，电介质层661被形成为覆盖在基底13上，并且包含例如约0.15微米的沉积氧化物，例如等离子体增强化学汽相沉(PECVD)磷硅玻璃(PSG)。如果光刻胶涂层难题是个问题，那么这个可选步骤是优选的。然后，光刻胶层67被形成为覆盖在半导体基底13上并且然后被图案化以暴露包含沟槽27的终接区290的区段。
图6示出了在仍然进一步的处理之后的晶体管10。光刻胶层67被移除，并且然后利用作为硬掩膜的电介质层66(或661)的剩余部分将电介质层64从沟槽27移除。接下来，电介质层66(661)与电介质层28一起从沟槽27被移除。该步骤暴露了沟槽27的侧壁和下表面。该步骤也可形成邻近沟槽27的终接区290中的电介质层53的薄的部分。
各向异性干蚀刻被用于从沟槽22的下表面移除电介质层64和电介质层28的区段以形成开口580，同时留下沿着沟槽22的侧壁部分覆盖在电介质层68上的电介质层64的区段。然后，使用例如利用化学碳氟化合物的干蚀刻步骤，沟槽22和27被更深得蚀刻至半导体基底13中，以形成如图7所示的屏蔽电极沟槽部分222。沟槽部分222被形成为通过与电介质层64自对准的开口580。在一个实施方式中，沟槽22和27被蚀刻到约1.5微米至约1.8微米的目标深度。
图8示出了在进一步的处理之后的晶体管10。然后，电介质层、屏蔽电极绝缘层或场电极绝缘层68沿着沟槽22的下部部分(即，沿着屏蔽电极沟槽部分222)并且沿着沟槽27的表面被形成。在一个实施方式中，电介质层68为约0.2微米厚的热氧化物。并且，在该实施方式中，电介质层68比电介质层28更厚，这导致横向尺寸17比横向尺寸16更大(如图2所示)。在可选的实施方式中，牺牲氧化物在形成电介质层68之前被首先形成和剥除。在更进一步的实施方式中，电介质层68的下部部分681被形成为比电介质层68的侧部682更厚。刚刚描述的工艺序列允许随后形成的绝缘屏蔽电极比由此产生的晶体管中的绝缘栅电极更宽，这使相邻的绝缘屏蔽电极之间的距离变窄。这在不必使用高昂的光刻技术的情况下提供了更紧凑的几何结构。
图9示出了在额外的处理之后的晶体管10。导电层被沉积为覆盖在半导体基底13上。在一个实施方式中，导电层是掺杂有n型掺杂物例如磷的多晶硅。在可选的实施方式中，导电层是金属、硅化物或其组合，包括与多晶硅的组合。然后，导电层在电介质叠层51的表面54附近被平整化或回蚀，以在沟槽22中形成导电沟槽填充层440并且在沟槽27中形成场电极接触层或区45。回蚀步骤或化学机械抛光或平整化(CMP)步骤被使用。接下来，光刻胶层被沉积并且被图案化以形成覆盖在包含沟槽27的终接区290上的保护层71，如图10所示。然后，导电沟槽填充层440被部分地回蚀和凹入沟槽22的下部部分内，留下覆盖在沟槽22的下部部分中的电介质层68上的屏蔽电极、导电屏蔽电极或场电极44。利用碳氟化合物、氯或溴化学物质的干蚀刻工艺适合于该步骤。屏蔽电极44和电介质层68与电介质层74(在图11中示出)一起形成了晶体管10的绝缘场电极或绝缘屏蔽电极70(同样在图11中示出)。如本文所述的工艺序列有益地允许绝缘屏蔽电极70比随后形成的绝缘栅电极更宽，这使相邻绝缘屏蔽电极之间的距离变窄。这在不必使用高昂的光刻技术的情况下提供了更紧凑的几何结构。
图11示出了在额外的处理之后的晶体管10。首先，电介质层或屏蔽电极绝缘层74被形成为覆盖在屏蔽电极44和导电屏蔽电极接触区45(通常被显示为电介质层52的部分)上。在一个实施方式中，电介质层74为氧化物如热氧化物等，并且具有约0.1微米的厚度。然后，例如利用选择性蚀刻，电介质层64从沟槽22的侧壁区段被移除并且电介质层53从电介质叠层51被移除。在可选的步骤中，例如利用再氧化步骤，额外的材料被添加至电介质层28。
然后，导电层被形成为覆盖在半导体基底13上并且覆盖在沟槽22内的绝缘屏蔽电极70上。在一个实施方式中，导电层是多晶硅，并且在本发明的实施方式中，导电层掺杂有n型掺杂物例如磷。在可选的实施方式中，导电层是金属、硅化物或其组合，包括与多晶硅的组合。然后，导电层的部分被移除以在沟槽22中形成或提供导电栅材料、电极或层78。在本实施方式中，导电层然后被平整化，以使导电栅电极78的上表面540邻近电介质层52的上表面541。在该实施方式中，当平整化导电层时电介质层52被用作停止层。回蚀步骤或CMP步骤被用于该平整化步骤。导电栅电极78、电介质层28和电介质层74形成了晶体管10的绝缘栅电极80。
图12示出了在制造的后面阶段时的晶体管10。根据本实施方式，干蚀刻步骤或湿蚀刻步骤被用于移除邻近电介质层52的栅电极78的部分，以形成凹槽部分或通孔88。在一个实施方式中，凹槽部分88在主表面18之下延伸。在一个实施方式中，增强区360在凹槽部分88中的导电栅电极78中形成。增强区360可包括耐温硅化物，例如钨、钽或钴硅化物。接下来，根据本实施方式，电介质盖或塞或电介质塞区99在凹槽部分88和相邻的增强区360中形成。塞99优选地以与电介质层52的材料不同的材料构成。也就是说，这些材料相对于彼此具有选择性。当电介质层52为氧化物时，塞99优选地为氮化物。在一个实施方式中，厚度为约0.2微米至约0.25微米的CVD氮化物层被形成为覆盖在半导体基底13上以填充凹槽部分或通孔88。然后，利用电介质层52作为停止层，氮化层被平整化以在凹槽部分88中形成电介质塞99。如图12所示，结合图11所述的再氧化步骤，以“T”或向外展开的形状形成塞99，所述再氧化步骤导致电介质层52具有邻近孔88的阶梯式分布。
图13示出了在仍然进一步的处理之后的晶体管10。主体区或p型高压(PHV)区31被形成于半导体基底13的有源部分280中。如本文所述，主体区31被归入单数中，但是应理解，主体区可为多个单独的区或单元。主体区31具有与半导体层12的导电类型相反的导电类型。在该实施例中，主体区31为p型导电性。主体区31具有适合于形成反型层的掺杂浓度，该反型层作为晶体管10的导电沟道或导电沟道区来操作。主体区31从主表面18延伸到例如从约0.5微米至约2.0微米的深度。传统的光刻和离子注入技术被用于在半导体基底13的选择或期望区域、部分或区中形成主体区31。
用于形成主体区31的光刻胶层(未示出)被维持在适当的位置上，覆盖在终接区290上，并且有源区280中的一次性电介质层52被移除。电介质层52的移除暴露了塞99的侧壁或侧部991，如图13所示。在移除电介质层52期间塞99下的凹割的量优选地被最小化。然后，光刻胶层被移除，并且然后屏蔽电介质层83被形成于沟槽22之间的主表面18的区段上。在一个实施方式中，屏蔽电介质层83为利用热氧化技术形成的氧化物，并且具有约0.05微米的厚度。当热氧化物被使用时，在塞为氮化物材料时屏蔽电介质层83不会形成于塞99上。
接下来，n型源极区、导电区或载流区33被形成于主体区31内、被形成于主体区31中或覆盖在主体区31上，并且从主表面18延伸到例如从约0.1微米至约0.5微米的深度。根据本实施方式，源极区33与塞99自对准。约3.0x1015atoms/cm2的磷或砷离子注入剂量和足以允许掺杂物渗入屏蔽电介质层83的注入能量被用于形成源极区33。然后，注入的掺杂物在此时或在随后的处理期间被退火。
图14示出了在额外的处理之后的晶体管10。电介质层被形成为覆盖在半导体基底13上并且沿着或邻近塞99的侧壁991。优选地，电介质层和塞99由不同材料制成。然后，电介质层被各向异性地蚀刻以形成接近或邻近塞99的隔板86。该蚀刻步骤也暴露了相邻沟槽22之间的主表面18的区段。在一个实施方式中，当塞99为氮化物材料时，电介质层为具有约0.1微米至约0.2微米的厚度的沉积氧化物层。
根据本实施方式，干蚀刻步骤被用于移除与隔板86自对准的半导体基底13的部分，以在半导体基底13或者具体地在主体区31中形成凹槽部分91。凹槽部分91延伸至主体区31中，暴露了源极区33的表面330。在一个实施方式中，凹槽部分91使用利用SF6/O2化学物质的干蚀刻工艺被形成。可选地，HBr/Cl化学物质被使用。
然后，p型掺杂物通过凹槽部分91被离子注入到主体区31中以形成接触增强区36。在一个实施方式中，硼离子注入或一系列硼离子注入被用于形成接触增强区36。作为例子，当单次注入被使用时，约1.0x1014atoms/cm2至约2.0x1015atoms/cm2的注入剂量被使用。接下来，注入的掺杂物被退火。
接下来，光刻胶层112被形成为覆盖在半导体基底13上并且被图案化以暴露电介质层52的覆盖在屏蔽导电电极45上的部分，如图15所示(并且以暴露栅接触结构412的一部分，如图16所示)。然后，电介质层52的被暴露部分被蚀刻以给屏蔽导电电极45提供接触窗口113。
图16示出了在制造的中间步骤时晶体管10的另一部分。在该视图中，晶体管10包括形成于有源部分280中的可选的肖特基结构411和形成于例如终接区290中的栅接触结构412。在优选的实施方式中，多个肖特基结构411与IGFET器件一起被散置晶体管10中。肖特基结构411包括多个相邻的沟槽22，每个沟槽具有绝缘屏蔽电极70和多个绝缘栅电极81，绝缘栅电极81包括与栅导电层78相似的导电层781。在优选的实施方式中，肖特基结构411通过蚀刻的盖或塞或局部盖或塞199被限制在边缘处，盖或塞199与塞99同时形成。如图16所示，绝缘栅电极81的上表面118被暴露，并且在没有主体区31和源极区33的情况下肖特基结构411形成。当接触结构71(如图13所示)被形成时，接触结构71形成了与肖特基结构411中的主表面18接触的肖特基。此外，接触结构71产生与导电层781和增强区360的接触。导电层781优选地未被连接于栅导电层78。
栅接触结构412包括导电层78，其被连接于沟槽22中的栅导电层78。与塞99同时形成的局部塞199给栅垫711(在图19中示出)与栅导电层78之间的接点提供被限制的接触窗口413。
图17示出了在额外的处理之后的晶体管10。导电层被形成为覆盖在半导体基底上并且利用传统光刻技术和蚀刻技术被图案化以形成与源极区33和增强区36连接的导电层或接触结构107，并且在一个实施方式中，被图案化以形成与屏蔽电极接触层45连接的导电层或接触结构107。该步骤还形成与栅接触结构412接触的导电层109，如图19所示。在一个实施方式中，导电层107(和109)包括接触/阻挡结构如钛/钛-氮化物结构和覆盖在接触/阻挡结构如铝或铝合金上的金属层。在另一个实施方式中，导电塞区在接触/阻挡结构与金属层之间形成。作为例子，导电塞区由平整化的钨形成。接触结构107被配置为源极接点或主载流电极，并且给源极区33、场电极接触区45提供电接点，以及直接给屏蔽电极44提供电接点。在一个实施方式中，在不会干预层间电介质(ILD)层的情况下，导电层107直接与塞99的上表面接触或者正好在塞99的上表面上，如图17所示。这减小了外形变化并且减小了加工成本。
在一个实施方式中，钝化结构816被形成为覆盖在半导体基底13上，如图18所示。在一个实施方式中，钝化结构816包括电介质层817和电介质层818。在一个实施方式中，电介质层817为沉积氧化物如PSG氧化物，并且具有约0.3微米至0.5微米的厚度。在一个实施方式中，电介质层818为沉积氮化物，并且具有约0.8微米的厚度。接下来，传统的光刻和蚀刻步骤被用于在钝化结构816中形成接触通孔或窗口，以至少暴露导电层107和109的部分(在图19中示出)。然后，另一个导电层被形成为覆盖在半导体基底上，并且利用传统的光刻技术和蚀刻技术被图案化以形成导电层108和110(如图19所示)。在一个实施方式中，导电层108和110为铝或铝合金。导电层108被配置为第二层金属层并且被连接于导电层107。导电层110被配置为栅垫，并且如图19所示，导电层或栅垫110至少部分地形成于有源区280上。接触层106被进一步形成为覆盖在主表面19上并且为金属层如Ti/Ni/Ag、Cr/Ni/Au。在晶体管10中，接触层106被配置为漏极接点或漏极电极。在另一个实施方式中，漏极接点被制造在主表面18上。
在一个实施方式中，晶体管10的操作如下进行。假设源极电极(或输入端子)108/107和屏蔽电极44正在零伏的电位VS处操作，栅电极78通过栅垫110接收2.5伏的控制电压VG，其大于晶体管10的导电阀值，并且漏极电极(或输出端子)106在5.0伏的漏极电位VD处操作。VG和VS的值使主体区31反转相邻导电栅电极78以形成沟道，沟道使源极区33电连接于半导体层12。器件电流IDS从漏极电极106流出并且通过半导体层12、沟槽和源极区33按规定路线到达源极电极107/108。在一个实施方式中，IDS大约为1.0安培。为了使晶体管10转换为关断状态，小于晶体管10的导电阀值的控制电压VG被施加于栅电极78(例如，VG＜2.5V)。这移除了沟道并且IDS不再流过晶体管10。
屏蔽电极44被配置为控制主体区31与半导体层12之间的耗尽层的宽度，这提高了源极到漏极击穿电压。并且，屏蔽电极44帮助减小晶体管10的栅极到漏极电荷。此外，因为与其它结构相比，存在导电栅电极78与半导体层12的较少的重覆，因此晶体管10的栅极到漏极电容被减小。这些特征进一步提高了晶体管10的转换特征。
图20至图23示出了用于在制造的中间步骤和随后步骤中形成IGFET、MOSFET或晶体管500的另一个实施方式的方法。如共同的元件编号所示，晶体管500与晶体管10相似。与用于形成晶体管10的方法相似，用于形成晶体管500的方法具有几个特征。例如，栅电介质层在工艺的早期被形成，这确定了晶体管500的栅长，这除了其它益处以外还有利于保护关键的电介质半导体材料界面。并且，该工艺允许绝缘屏蔽电极70比绝缘栅电极更宽(即，横向尺寸17比横向尺寸16更大，如图20所示)，这使相邻绝缘屏蔽电极之间的距离变窄。这在不必使用高昂的光刻技术的情况下提供了更紧凑的几何结构。
在该实施方式中，除了电介质层520更薄以外，电介质层520与电介质层52相似。作为例子，电介质层520为具有约0.05微米至约0.075微米的厚度的氧化物。在绝缘层74被形成为覆盖在屏蔽电极44上之后，导电层然后被形成为覆盖在半导体基底13上并且覆盖在沟槽22内的绝缘屏蔽电极70上。在一个实施方式中，导电层是多晶硅，并且在本发明的实施方式中，导电层是掺杂有n型掺杂物例如磷的多晶硅。在可选的实施方式中，导电层是金属、硅化物或其组合，包括与多晶硅的组合。然后，导电层利用如具有停止层的电介质层被平整化以形成栅电极578。回蚀步骤或CMP被用于该步骤。接下来，干蚀刻步骤或湿蚀刻步骤被用于移除栅电极578的部分以形成凹槽部分或通孔588。在一个实施方式中，凹槽部分588在主表面18之下延伸。
接下来，光刻胶层(未示出)被形成为覆盖在半导体基底13上并且被图案化以准备形成源极区533。约3.0x1015atoms/cm2的磷或钾离子注入剂量和足以允许掺杂物渗入电介质层520的注入能量被用于形成源极区533。凹槽部份588和注入扩散的存在导致源极区533具有延伸的部分或垂直源极延伸物534，这有益地保证了栅电极578与源极区533之间的足够的重叠。然后，光刻胶层被移除，并且在此时或在随后的处理期间注入的掺杂物被退火。
在可选的步骤中，低温湿氧化物被用于增加电介质层520的厚度并形成覆盖在栅电极578上的电介质层521，如图21所示。作为例子，在约850摄氏度形成的湿氧化物被使用。接下来，湿蚀刻步骤被用于移除电介质层521的部分并且沿着凹槽部分588的侧壁形成隔板523，如图22所示。然后，增强区560在与隔板523自对准的栅电极578的部分中形成。作为例子，增强区560为自对准的硅化物区，例如钴或钛硅化物等。在可选的实施方式中，在没有隔板523的情况下，增强区560被形成于栅电极578中。
图23示出了在进一步的处理之后的晶体管500。在增强区560形成之后，ILD层562被形成为覆盖在半导体基底13上并且被形成于凹槽部分588中。在一个实施方式中，钝化层563然后被形成为覆盖在ILD层562上。光刻胶层(未示出)被形成为覆盖在半导体基底13上并且被图案化以形成接触开口、孔或通孔，其延伸而通过钝化层563和ILD层562以暴露邻接源极区533的主表面18的一区段。然后，光刻胶层被移除且半导体层12的部分被移除以形成凹槽部分，该凹槽部分延伸而通过源极区533并且进入主体区31。在一个实施方式中，凹槽部分利用使用SF6/O2化学物质的干蚀刻工艺被形成。可选地，HBr/Cl化学物质被使用。
然后，p型掺杂物通过凹槽部分被离子注入主体区31中以形成接触增强区536。在一个实施方式中，硼离子注入或一系列硼离子注入被用于形成接触增强区536。作为例子，当单次注入被使用时，约1.0x1014atoms/cm2至约2.0x1015atoms/cm2的注入剂量被使用。接下来，注入的掺杂物被退火。
然后，传统的塞沉积和平整化工艺被用于形成塞接触结构571，其填充凹槽部分并且延伸至钝化层563的上表面。然后，导电层107被形成为覆盖在半导体基底13上，如上面结合图17所述的。
图24示出了在终接区290中形成的屏蔽电极接触结构600的实施方式的局部横截面图。屏蔽电极接触结构600适合于用在例如晶体管10和500上。当形成接触结构600时，光刻胶层71(在图10中所述)未在沟槽27上形成，并且导电材料被回蚀以在沟槽27的下部部分中形成凹槽接触层450。然后，沟槽27以电介质层668被填充。然后，通孔641被蚀刻在电介质层668中，并且塞接触结构671用于将接触层450电连接于导电层107。传统的塞沉积和平整化用于形成塞接触结构671。如所示，塞接触结构671为从主表面18延伸到小于主体区31的深度的深度的深塞。屏蔽电极接点结构600的一个特征是塞接触结构671在导电层107与接触层450之间提供低阻导电通路，这提高了器件性能。
鉴于上面的所有内容，显然公开了形成具有绝缘屏蔽电极区和绝缘栅电极区的晶体管的新颖的方法。连同其它特征包括的是利用由一种材料构成的一次性电介质层来形成覆盖在绝缘栅电极区上的由不同材料构成的电介质塞或盖。一次性电介质层被移除，并且隔板被形成为邻近电介质塞。还包括的是利用隔板在晶体管中形成凹槽部分以提供与源极区和增强区的接触。一次性电介质层或结构以及电介质塞使用绝缘屏蔽电极实现高密度的晶体管结构，并且实现在导电栅电极中硅化物增强区的使用。在另一个实施方式中，该方法包括集成的肖特基器件的形成。
虽然本发明的主题利用具体的优选实施方式被描述，但是显然对半导体领域中的技术人员来说很多替换和变化是明显的。更具体地，尽管该方法可直接应用于在其它半导体材料上形成的其它晶体管以及BiCOMS、金属半导体FET(MESFET)、HFET、IGBT和其它晶体结构，但是本发明的主题是针对硅基底上的特殊N沟道MOS晶体管结构描述的。

Claims (10)

1.一种形成半导体器件的方法，包括以下步骤：
提供具有主表面的半导体基底；
形成覆盖在所述主表面上的电介质叠层，其中所述电介质叠层包括第一层和覆盖在所述第一层上的第二层，并且其中一层包括氧化阻挡层；
在所述电介质叠层中形成第一开口；
在所述半导体基底中形成通过所述第一开口并且从所述主表面延伸的沟槽；
在所述沟槽内形成绝缘屏蔽电极；
移除所述第二层；
在所述沟槽中形成绝缘栅电极，其中所述绝缘栅电极包括导电栅材料；
移除所述导电栅材料的一部分以在所述绝缘栅电极上形成第一凹槽区；
在所述第一凹槽区中形成电介质塞，其中所述电介质塞包括不同于所述第一层的材料；
在所述半导体基底中形成主体区；
移除所述第一层；
在与所述电介质塞自对准的所述主体区中形成源极区；
形成与所述电介质塞相邻的隔板；
在与所述隔板自对准的所述半导体基底中形成第二凹槽区；以及
形成通过所述第二凹槽区被耦合于所述半导体基底的第一导电层。
2.根据权利要求1所述的方法，其中形成所述绝缘屏蔽电极的步骤包括以下步骤：
形成覆盖在具有第一深度的所述沟槽的表面上的第一电介质层，其中所述第一电介质层具有第一厚度；
形成覆盖在所述第一电介质层上的第二电介质层，其中所述第一电介质层和所述第二电介质层包括不同的材料；
沿着具有所述第一深度的所述沟槽的下部部分形成通过所述第一电介质层和所述第二电介质层的第二开口；
使具有所述第一深度的所述沟槽形成为通过所述第二开口到大于所述第一深度的第二深度以形成屏蔽电极沟槽部分；
形成沿着所述屏蔽电极沟槽部分的表面的第三电介质层，其中所述第三电介质层具有第二厚度；
形成覆盖在所述第三电介质层上的屏蔽电极，其中所述屏蔽电极在具有所述第二深度的所述沟槽内被凹进；以及
形成覆盖在所述屏蔽电极上的第四电介质层。
3.根据权利要求2所述的方法，其中形成所述第三电介质层的步骤包括形成所述第三电介质层，其中所述第二厚度大于所述第一厚度。
4.根据权利要求2所述的方法，其中形成所述绝缘栅电极的步骤包括以下步骤：
在形成所述第四电介质层的步骤之后移除所述第二电介质层的部分；以及
形成覆盖在所述第四电介质层和所述第一电介质层上的导电栅材料。
5.根据权利要求1所述的方法，还包括在所述第一凹槽区中形成第一增强区的步骤，并且其中所述第一增强区包括硅化物区。
6.一种用于形成半导体器件的方法，包括以下步骤：
提供具有主表面、一对相邻的沟槽和覆盖在该对相邻的沟槽之间的主表面上的电介质叠层的半导体基底，其中所述电介质叠层至少包括由不同的材料构成的第一层和第二层；
在该对相邻的沟槽的部分中形成绝缘屏蔽电极；
移除所述第二层；
在该对相邻的沟槽的其它部分中形成绝缘栅电极，其中所述绝缘栅电极包括具有与所述第一层的上表面接近的表面的导电栅材料；
移除所述导电栅材料的一部分以形成第一凹槽区；
在所述第一凹槽区中形成电介质塞；
至少移除所述第一层的部分；
形成与所述电介质塞相邻的隔板；
移除与所述隔板自对准的所述半导体基底的一部分以形成第二凹槽区；
在所述第二凹槽区中形成第一增强区；以及
形成覆盖在所述电介质塞上的导电层。
7.根据权利要求6所述的方法，其中提供所述半导体基底的步骤包括提供半导体基底，其中所述第一层为氧化物而所述第二层为氮化物层，并且其中形成所述电介质塞的步骤包括形成氮化物塞。
8.一种用于形成半导体器件的方法，包括以下步骤：
提供具有主表面、一对相邻的沟槽和覆盖在该对相邻的沟槽之间的主表面上的电介质叠层的半导体基底，其中所述电介质叠层至少包括由不同的材料构成的第一层和第二层；
在该对相邻的沟槽的部分中形成绝缘屏蔽电极；
移除所述第二层；
在该对相邻的沟槽的其它部分中形成绝缘栅电极，其中所述绝缘栅电极包括具有与所述第一层的上表面接近的表面的导电栅材料；
移除所述导电栅材料的一部分以形成第一凹槽区；
在所述导电栅材料的部分中形成第一增强区；
在所述第一凹槽区中形成电介质塞；
至少移除所述第一层的部分；
沿着所述电介质塞的侧壁形成隔板；
移除与所述隔板自对准的所述半导体基底的一部分以形成第二凹槽区；以及
形成被耦合于所述第二凹槽区内的所述半导体基底的导电层。
9.一种用于形成半导体器件的方法，包括以下步骤：
提供具有主表面的半导体基底；
形成从所述主表面延伸到第一深度的第一沟槽部分；
形成覆盖在所述第一沟槽部分上的栅电介质层，其中所述第一沟槽部分和栅电介质层具有第一横向尺寸，并且其中形成所述栅电介质层的步骤确定所述半导体器件的栅长；
形成覆盖在所述栅电介质层上的第一电介质层；
在所述第一沟槽部分的底部处形成开口；
形成通过所述开口到第二深度的第二沟槽部分，所述第二深度大于所述第一深度；
形成覆盖在所述第二沟槽部分的表面上的第二电介质层，其中所述第二沟槽部分和所述第二电介质层具有第二横向尺寸，所述第二横向尺寸大于所述第一横向尺寸；
形成覆盖在所述第二电介质层上并且在所述第二沟槽部分内被凹进的屏蔽电极；
形成覆盖在所述屏蔽电极上的第三绝缘层；
移除所述第一电介质层；以及
在所述第一沟槽部分中形成栅电极，其中所述栅电极在所述第一沟槽部分内被凹进。
10.根据权利要求9所述的方法，还包括形成覆盖在所述栅电极上的电介质塞的步骤。
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