TWI518786B - 形成具有遮蔽電極結構的絕緣閘場效應電晶體裝置的方法 - Google Patents

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Description

形成具有遮蔽電極結構的絕緣閘場效應電晶體裝置的方法
本文件通常涉及電子裝置，並且更具體地，涉及形成半導體裝置的方法。
過去，半導體工業使用不同的裝置結構和方法以形成絕緣閘場效應電晶體(IGFET)裝置。垂直功率IGFET裝置的一個特殊的結構使用形成於裝置的有效區中的溝槽。這些溝槽的部分被配置為裝置的閘極區。這些電晶體中的一些還具有遮蔽導體或場板，其被連接於源極並且被配置為說明提高阻斷電壓性能並降低裝置的閘極到汲極電容。
為了使場板對裝置性能產生有利的影響，需要非常緊湊的幾何結構。過去利用溝槽場板來形成IGFET裝置的方法依賴於一系列複雜的製程步驟並且使用覆蓋溝槽閘極區上的厚氧化層以形成自對準的源極和主體觸點。這些厚氧化層阻礙閘極矽化物結構的使用並且要求使用更厚的外延層、更深的溝槽和更深的蝕刻觸點。所有這些因素降低了裝置的整體製造性。
因此，期望有用於形成裝置結構的可調整的自對準製程，其導致更好的裝置性能、可靠性和更低的成本。
為了說明的簡單和清楚，圖中的元件不一定按比例繪製，並且不同的圖中的相同元件符號表示相同的元件。此外，為了說明的簡單，眾所周知的步驟和元件的描述和細 節被省略。
如本文所使用的載流電極表示裝置的一個元件，該元件乘載通過該裝置如MOS電晶體的源極或汲極、或雙極電晶體的發射極或集電極、或者二極體的陰極或陽極的電流；而控制電極表示裝置的一個元件，該元件控制通過該裝置如MOS電晶體的閘極或雙極電晶體的基極的電流。
儘管這些裝置在本文中被解釋為某些N溝道或P溝道裝置或者某些N型或P型摻雜區，但是本領域中具有通常知識者將認識到，根據本發明，互補裝置也是可能的。
詞「近似地」或「實質上」的使用意味著元件的值具有被預期非常接近規定值或位置或狀態的參數。然而，如本領域中眾所周知的，始終存在阻礙這些值或位置確切地如規定的微小變化。本領域中完全公確認，高達約百分之十(10%)(且對於半導體摻雜濃度高達百分之二十(20%))的變化被視為偏離確切地如所述的理想目標的合理變化。為了圖式的清楚，裝置結構的摻雜區被示為通常具有直線邊緣和精確角度的角。然而，本領域中具有通常知識者理解，由於摻雜物的擴散和活化，摻雜區的邊緣通常可能不是直線並且角可能不是精確的角度。
此外，儘管源極通常被顯示在裝置的頂表面或上表面上並且汲極通常被顯示在裝置的底表面或下表面上，但是這些方向是可逆的。此外，汲極觸點和源極觸點可能位於相同的表面或者相對的表面上。
此外，本描述可舉例說明蜂窩設計(其中主體區是多個 蜂窩區)或單個主體設計(其中主體區由單個區構成，單個區以細長圖案、通常以蛇形圖案形成或以多個條紋形成)。然而，意圖是本描述可應用於蜂窩實現和單個基本實現。
通常，本描述涉及形成具有溝槽絕緣閘電極部分和溝槽絕緣屏蔽電極部分的IGFET半導體裝置或電晶體的方法。包括第一材料的一次性電介質層被用於形成電介質塞，該電介質塞包括覆蓋絕緣閘電極部分的不同材料。一次性電介質層被移除，並且間隔件被形成為鄰近電介質塞。進一步被包含的是利用間隔件在電晶體中形成凹槽部分以提供與源極區和增強區的接觸。在一個實施方式中，增強區在絕緣閘電極部分中形成。
在沒有高昂的資本投資的情況下，該方法實現了比習知技術結構更淺的溝槽結構、實現了更薄的外延層的使用、實現了閘極矽化物增強區的使用並實現了更小的幾何配置。此外，該方法提供了更容易製造並且具有提高的性能和可靠性的電晶體。
圖1示出了在製造的早期步驟時IGFET、MOSFET或電晶體10的第一個實施方式的局部橫截面圖。電晶體10形成於半導體材料的主體、半導體基板或基板13之上或內部。在一個實施方式中，半導體基板13包括塊狀半導體基板或塊狀基板11，其具有形成為覆蓋塊狀基板11的一個表面或者鄰接塊狀基板11的一個表面的外延層或漂移區12。在一個實施方式中，塊狀基板11包括n型矽基板，其具有從約 0.001Ω-cm至約0.005Ω-cm範圍內的電阻率。在一個實施方式中，塊狀基板11給電晶體10提供了汲極觸點或載流觸點。半導體基板13包括主表面18和19，其如圖1所示彼此相對。
在一個適合於50V裝置的實施方式中，半導體層12是具有約1.0×1016至1.0×1017atoms/cm3的摻雜物或摻雜濃度的n型並且具有從約3微米至約5微米的厚度。在另一個實施方式中，半導體層12可具有分級或階梯式摻雜分佈，其中摻雜濃度在接近層12的底部處更重，並且在接近頂部處變得更輕。根據電晶體10的期望汲極到源極擊穿電壓(BVDSS)額定值，半導體層12的厚度和摻雜濃度被增加或減小。應理解，其他材料可被用於半導體基板13或其部分(例如，半導體層12的部分及/或塊狀基板11的部分)，包括矽鍺、矽鍺碳、摻碳矽、碳化矽、絕緣體上半導體(SOI)等。此外，在可選的實施方式中，塊狀基板11或其一部分的導電類型被轉換為與半導體層12的導電類型相反以形成例如絕緣閘雙極電晶體(IGBT)實施方式。
為了容易理解，半導體基板13包括通常被稱作有效區280的有效區和通常被稱作邊緣區290的邊緣區，如圖1所示。在一個實施方式中，主體區或p型高電壓區是利用傳統光刻技術和摻雜技術在製造的這個早期步驟被形成的。在另一個實施方式中，主體區是在通常由圖11所述的步驟中被形成的。在本文所述的實施方式中，主體區是在通常由下面的圖13所述的步驟中被形成的。
電介質堆疊、一次性電介質堆疊、電介質結構或絕緣堆疊51被形成為覆蓋主表面18，並且在所示的實施方式中包括電介質層或一次性電介質層52和電介質層或一次性電介質層53，其為不同的材料。具體地，電介質層52和53用給定的化學蝕刻劑以不同的速率蝕刻。也就是說，這些層相對於彼此具有選擇性。在一個實施方式中，電介質層52是氧化膜，並且具有從約0.1微米至約0.3微米的厚度。在一個實施方式中，電介質層52是利用熱氧化(即，濕氧化或蒸汽氧化)技術被形成的。在可選的實施方式中，電介質層52是利用化學汽相沈積(CVD)製程被形成。
較佳地，電介質層53是氧化阻擋膜。也就是說，不易氧化的膜。在一個實施方式中，電介質層53是氮化物膜，並且具有從約0.1微米至約0.3微米的厚度。電介質層53是利用諸如等離子增強或低壓CVD製程技術的傳統技術被形成的。應理解，電介質堆疊51可包括額外的電介質膜。例如，硬遮罩層如沈積氧化物可被形成為覆蓋電介質層53。如圖1所示，電介質堆疊51包括主表面、上表面或第一表面54。
圖2示出了在製造的隨後步驟時的電晶體10。傳統的光刻步驟和蝕刻步驟被用於形成覆蓋於主表面18上的開口、通孔或窗口58和59。開口58和59延伸而通過電介質堆疊51。開口58對應於溝槽結構將在有效區280中的半導體基板13中被形成的位置，而開口59對應於接觸結構將在邊緣區或邊緣區290中被形成的位置。在所示的實施方式中， 接觸結構用於產生與絕緣屏蔽電極的接觸。並且，用於產生與絕緣閘電極的接觸的接觸結構也可被形成於邊緣區290中，例如，如圖16所示。開口58和59暴露主表面18的部分或區段。作為例子，開口58的寬度約為0.25微米至約0.35微米，而開口59的寬度約為0.6微米。在可選的實施方式中，間隔件在開口58和59中形成以減小電介質層52的基蝕。例如，氮化物間隔件被使用。
在開口58和59被形成之後，半導體基板13的被暴露區段被蝕刻以形成從主表面18延伸的溝槽22和27。作為例子，溝槽22和27是利用使用化學碳氟化合物(例如，SF6/O2)的等離子體蝕刻技術來形成的。此時，在根據第一實施方式的製程中，溝槽22和27被蝕刻到第一深度或初始深度。作為例子，該初始深度為約0.8微米至約2.5微米。作為例子，電晶體10具有從約0.7微米至約1.2微米的管腳間距尺寸24。
在溝槽22和27被形成之後，犧牲氧化層被形成為覆蓋在溝槽22和27中的半導體基板13的被暴露表面上。該步驟例如被用於清潔被暴露表面。作為例子，約0.08微米的熱氧化物被形成。隨後，犧牲氧化物被移除。然後，電介質層28被形成為覆蓋在溝槽22和27中的半導體基板13的被暴露側壁和下表面上。在一個實施方式中，電介質層28被配置為閘電介質膜或層，並且是具有從約0.01微米至約0.1微米的厚度的熱氧化物。電介質層28和溝槽22(即，如圖2所示的溝槽22的第一部分)在此階段具有橫向尺寸16。該步驟的一個特徵是在製程序列的早期時閘電介質層被形成並且電晶體10的閘長被確定，這除了其他益處以外還有利於保護關鍵的電介質半導體材料介面。在可選的實施方式中，上述犧牲氧化層維持在合適的位置處並且在下面所述的製程序列中被使用，以及閘電介質層在隨後的步驟被形成。
圖3示出了在額外的處理之後的電晶體10。然後，電介質層64被形成為覆蓋電介質層28和電介質堆疊51的側壁。較佳地，電介質層64由不同於電介質層28的材料製成。在一個實施方式中，電介質層64包括氮化物層，並且具有約0.025微米的厚度。在可選的實施方式中，在形成電介質層64之前多晶半導體層首先被形成為覆蓋電介質層28和電介質層52的側壁。作為例子，厚度約為0.025微米的多晶矽層可被使用。在可選的實施方式中，電介質層28選擇性地從溝槽22的底部部分被移除，並且然後電介質層64被沈積在保持在溝槽22的側壁上的電介質層28上和在溝槽22的底部部分處的被暴露半導體層12上。
圖4示出了在進一步的處理之後的電晶體10。電介質層66被形成為覆蓋半導體基板13，並且包括例如約0.03微米的沈積氧化物。然後，光阻層67被形成為覆蓋半導體基板13並且然後被圖案化以暴露包含溝槽27的邊緣區290。然後，選擇性地移除停留在電介質層64上的被暴露的氧化物。
圖5示出了根據圖4中所述的步驟的可選步驟的電晶體10。在該可選步驟中，電介質層661被形成為覆蓋基板13，並且包含例如約0.15微米的沈積氧化物，例如等離子體增強化學汽相沈積(PECVD)磷矽玻璃(PSG)。如果光阻塗層難題是個問題，那麼這個可選步驟是較佳的。然後，光阻層67被形成為覆蓋半導體基板13並且然後被圖案化以暴露包含溝槽27的邊緣區290的區段。
圖6示出了在仍然進一步的處理之後的電晶體10。光阻層67被移除，並且然後利用作為硬遮罩的電介質層66(或661)的剩餘部分將電介質層64從溝槽27移除。接下來，電介質層66(661)與電介質層28一起從溝槽27被移除。該步驟暴露了溝槽27的側壁和下表面。該步驟也可形成鄰近溝槽27的邊緣區290中的電介質層53的薄的部分。
非等向性亁蝕刻被用於從溝槽22的下表面移除電介質層64和電介質層28的區段以形成開口580，同時留下沿著溝槽22的側壁部分覆蓋電介質層28的電介質層64的區段。然後，使用例如利用化學碳氟化合物的亁蝕刻步驟，溝槽22和27被更深得蝕刻至半導體基板13中，以形成如圖7所示的屏蔽電極溝槽部分222。溝槽部分222被形成為通過與電介質層64自對準的開口580。在一個實施方式中，溝槽22和27被蝕刻到約1.5微米至約1.8微米的目標深度。
圖8示出了在進一步的處理之後的電晶體10。然後，電介質層、屏蔽電極絕緣層或場電極絕緣層68沿著溝槽22的下部部分(即，沿著屏蔽電極溝槽部分222)並且沿著溝槽27的表面被形成。在一個實施方式中，電介質層68為約0.2微米厚的熱氧化物。並且，在該實施方式中，電介質層68比電介質層28更厚，這導致橫向尺寸17比橫向尺寸16更大(如圖2所示)。在可選的實施方式中，犧牲氧化物在形成電介質層68之前被首先形成和剝除。在更進一步的實施方式中，電介質層68的下部部分681被形成為比電介質層68的側部682更厚。剛剛描述的製程序列允許隨後形成的絕緣屏蔽電極比由此產生的電晶體中的絕緣閘電極更寬，這使相鄰的絕緣屏蔽電極之間的距離更窄。這在不必使用高昂的光刻技術的情況下提供了更緊湊的幾何結構。
圖9示出了在額外的處理之後的電晶體10。導電層經沈積為覆蓋半導體基板13。在一個實施方式中，導電層是摻雜有n型摻雜物例如磷的多晶矽。在可選的實施方式中，導電層是金屬、矽化物或其組合，包括與多晶矽的組合。然後，導電層在電介質堆疊51的表面54附近被平面化或回蝕，以在溝槽22中形成導電溝槽填充層440並且在溝槽27中形成場電極接觸層或區45。回蝕步驟或化學機械拋光或平面化(CMP)步驟被使用。接下來，光阻層被沈積並且被圖案化以形成覆蓋包含溝槽27的邊緣區290的保護層71，如圖10所示。然後，導電溝槽填充層440被部分地回蝕和凹入溝槽22的下部部分內，留下覆蓋在溝槽22的下部部分中的電介質層68上的屏蔽電極、導電屏蔽電極或場電極44。利用碳氟化合物、氯或溴化學物質的亁蝕刻製程適合於該步驟。屏蔽電極44和電介質層68與電介質層74(在圖11中示出)一起形成了電晶體10的絕緣場電極或絕緣屏蔽電極70(同樣在圖11中示出)。如本文所述的製程序列有益地允許絕緣屏蔽電極70比隨後形成的絕緣閘電極更寬，這使相鄰絕緣屏蔽電極之間的距離變窄。這在不必使用高昂的光刻技術的情況下提供了更緊湊的幾何結構。
圖11示出了在額外的處理之後的電晶體10。首先，電介質層或屏蔽電極絕緣層74被形成為覆蓋屏蔽電極44和導電屏蔽電極接觸區45(通常被顯示為電介質層52的部分)。在一個實施方式中，電介質層74為氧化物如熱氧化物等，並且具有約0.1微米的厚度。然後，例如利用選擇性蝕刻，電介質層64從溝槽22的側壁區段被移除並且電介質層53從電介質堆疊51被移除。在可選的步驟中，例如利用再氧化步驟，額外的材料被添加至電介質層28。
然後，導電層被形成為覆蓋半導體基板13並且覆蓋溝槽22內的絕緣屏蔽電極70。在一個實施方式中，導電層是多晶矽，並且在本發明的實施方式中，導電層摻雜有n型摻雜物例如磷。在可選的實施方式中，導電層是金屬、矽化物或其組合，包括與多晶矽的組合。然後，導電層的部分被移除以在溝槽22中形成或提供導電閘材料、電極或層78。在本實施方式中，導電層然後被平面化，以使導電閘電極78的上表面540鄰近電介質層52的上表面541。在該實施方式中，當平面化導電層時電介質層52被用作停止層。回蝕步驟或CMP步驟被用於該平面化步驟。導電閘電極78、電介質層28和電介質層74形成了電晶體10的絕緣閘電極80。
圖12示出了在製造的後面階段時的電晶體10。根據本實施方式，亁蝕刻步驟或濕蝕刻步驟被用於移除鄰近電介質層52的閘電極78的部分，以形成凹槽部分或通孔88。在一個實施方式中，凹槽部分88在主表面18之下延伸。在一個實施方式中，增強區360在凹槽部分88中的導電閘電極78中形成。增強區360可包括耐溫矽化物，例如鎢、鉭或鈷矽化物。接下來，根據本實施方式，電介質蓋或塞或電介質塞區99在凹槽部分88和相鄰的增強區360中形成。塞99較佳地以與電介質層52的材料不同的材料構成。也即是說，這些材料相對於彼此具有選擇性。當電介質層52為氧化物時，塞99較佳地為氮化物。在一個實施方式中，厚度為約0.2微米至約0.25微米的CVD氮化物層被形成為覆蓋半導體基板13以填充凹槽部分或通孔88。然後，利用電介質層52作為停止層，氮化層被平面化以在凹槽部分88中形成電介質塞99。如圖12所示，結合圖11所述的再氧化步驟，以「T」或向外展開的形狀形成塞99，所述再氧化步驟導致電介質層52具有鄰近孔88的階梯式分佈。
圖13示出了在仍然進一步的處理之後的電晶體10。主體區或p型高壓(PHV)區31被形成於半導體基板13的有效部分280中。如本文所述，主體區31被歸入單數中，但是應理解，主體區可為多個單獨的區或單元。主體區31具有與半導體層12的導電類型相反的導電類型。在該實施例中，主體區31為p型導電性。主體區31具有適合於形成反型層的摻雜濃度，該反型層作為電晶體10的導電溝道或導電溝道區來操作。主體區31從主表面18延伸到例如從約0.5微米至約2.0微米的深度。傳統的光刻和離子植入技術被用於在半導體基板13的選擇或期望區域、部分或區中形成主體區31。
用於形成主體區31的光阻層(未示出)被維持在適當的位置上，覆蓋邊緣區290，並且有效區280中的一次性電介質層52被移除。電介質層52的移除暴露了塞99的側壁或側部991，如圖13所示。在移除電介質層52期間塞99下的凹割的量較佳地被最小化。然後，光阻層被移除，並且然後屏蔽電介質層83被形成於溝槽22之間的主表面18的區段上。在一個實施方式中，屏蔽電介質層83為利用熱氧化技術形成的氧化物，並且具有約0.05微米的厚度。當熱氧化物被使用時，在塞為氮化物材料時屏蔽電介質層83不會形成於塞99上。
接下來，n型源極區、導電區或載流區33被形成於主體區31內、被形成於主體區31中或覆蓋主體區31，並且從主表面18延伸到例如從約0.1微米至約0.5微米的深度。根據本實施方式，源極區33與塞99自對準。約3.0×1015 atoms/cm2的磷或砷離子植入劑量和足以允許摻雜物滲入屏蔽電介質層83的植入能量被用於形成源極區33。然後，植入的摻雜物在此時或在隨後的處理期間被退火。
圖14示出了在額外的處理之後的電晶體10。電介質層被形成為覆蓋半導體基板13並且沿著或鄰近塞99的側壁991。較佳地，電介質層和塞99由不同材料製成。然後，電介質層被非等向性地蝕刻以形成接近或鄰近塞99的間隔件86。該蝕刻步驟也暴露了相鄰溝槽22之間的主表面18的區段。在一個實施方式中，當塞99為氮化物材料時，電介質層為具有約0.1微米至約0.2微米的厚度的沈積氧化物層。
根據本實施方式，亁蝕刻步驟被用於移除與間隔件86自對準的半導體基板13的部分，以在半導體基板13或者具體地在主體區31中形成凹槽部分91。凹槽部分91延伸至主體區31中，暴露了源極區33的表面330。在一個實施方式中，凹槽部分91使用利用SF6/O2化學物質的亁蝕刻製程被形成。可選地，HBr/Cl化學物質被使用。
然後，p型摻雜物通過凹槽部分91被離子植入到主體區31中以形成接觸增強區36。在一個實施方式中，硼離子植入或一系列硼離子植入被用於形成接觸增強區36。作為例子，當單次植入被使用時，約1.0×1014 atoms/cm2至約2.0×1015 atoms/cm2的植入劑量被使用。接下來，植入的摻雜物被退火。
接下來，光阻層112被形成為覆蓋半導體基板13並且被圖案化以暴露覆蓋屏蔽導電電極45的電介質層52的部分，如圖15所示(並且以暴露閘接觸結構412的一部分，如圖16所示)。然後，電介質層52的被暴露部分被蝕刻以給屏蔽導電電極45提供接觸視窗113。
圖16示出了在製造的中間步驟時電晶體10的另一部分。在該視圖中，電晶體10包括形成於有效部分280中的可選的肖特基結構411和形成於例如邊緣區290中的閘接觸結構412。在較佳的實施方式中，多個肖特基結構411與IGFET裝置一起被散置電晶體10中。肖特基結構411包括多個相鄰的溝槽22，每個溝槽具有絕緣屏蔽電極70和多個絕緣閘電極81，絕緣閘電極81包括與閘導電層78相似的導電層781。在較佳的實施方式中，肖特基結構411通過蝕刻的蓋或塞或局部蓋或塞199被限制在邊緣處，蓋或塞199與塞99同時被形成。如圖16所示，絕緣閘電極81的上表面118被暴露，並且在沒有主體區31和源極區33的情況下肖特基結構411形成。當接觸結構71(如圖13所示)被形成時，接觸結構71形成了與肖特基結構411中的主表面18接觸的肖特基。此外，接觸結構71產生與導電層781和增強區360的接觸。導電層781較佳地未被連接於閘導電層78。
閘接觸結構412包括導電層78，其被連接於溝槽22中的閘導電層78。與塞99同時形成的局部塞199給閘墊711(在圖19中示出)與閘導電層78之間的觸點提供被限制的接觸視窗413。
圖17示出了在額外的處理之後的電晶體10。導電層被形成為覆蓋半導體基板並且利用傳統光刻技術和蝕刻技術被圖案化以形成與源極區33和增強區36連接的導電層或接觸結構107，並且在一個實施方式中，被圖案化以形成與屏蔽電極接觸層45連接的導電層或接觸結構107。該步驟還形成與閘接觸結構412接觸的導電層109，如圖19所示。在一個實施方式中，導電層107(和109)包括接觸/阻擋結構如鈦/鈦-氮化物結構和覆蓋在接觸/阻擋結構如鋁或鋁合金上的金屬層。在另一個實施方式中，導電塞區在接觸/阻擋結構與金屬層之間形成。作為例子，導電塞區由平面化的鎢形成。接觸結構107被配置為源極觸點或主載流電極，並且給源極區33、場電極接觸區45提供電觸點，以及直接給屏蔽電極44提供電觸點。在一個實施方式中，在不會干預層間電介質(ILD)層的情況下，導電層107直接與塞99的上表面接觸或者正好在塞99的上表面上，如圖17所示。這減小了外形變化並且減小了加工成本。
在一個實施方式中，鈍化結構816被形成為覆蓋半導體基板13，如圖18所示。在一個實施方式中，鈍化結構816包括電介質層817和電介質層818。在一個實施方式中，電介質層817為沈積氧化物如PSG氧化物，並且具有約0.3微米至0.5微米的厚度。在一個實施方式中，電介質層818為沈積氮化物，並且具有約0.8微米的厚度。接下來，傳統的光刻和蝕刻步驟被用於在鈍化結構816中形成接觸通孔或視窗，以至少暴露導電層107和109的部分(在圖19中示出)。然後，另一個導電層被形成為覆蓋半導體基板，並且利用傳統的光刻技術和蝕刻技術被圖案化以形成導電層108和110(如圖19所示)。在一個實施方式中，導電層108和110為鋁或鋁合金。導電層108被配置為第二層金屬層並且被連接於導電層107。導電層110被配置為閘墊，並且如圖19所示，導電層或閘墊110被至少部分地形成於有效區280上。接觸層106被進一步形成為覆蓋主表面19並且為金屬層如Ti/Ni/Ag、Cr/Ni/Au。在電晶體10中，接觸層106被配置為汲極觸點或汲極電極。在另一個實施方式中，汲極觸點被製造在主表面18上。
在一個實施方式中，電晶體10的操作如下進行。假設源極電極(或輸入端子)108/107和屏蔽電極44正在零伏特的電位VS處操作，閘電極78通過閘墊110接收2.5伏特的控制電壓VG，其大於電晶體10的導電臨界值，並且汲極電極(或輸出端子)106在5.0伏特的汲極電位VD處操作。VG和VS的值使主體區31反轉相鄰導電閘電極78以形成溝道，溝道使源極區33電連接於半導體層12。裝置電流IDS從汲極電極106流出並且通過半導體層12、溝槽和源極區33按規定路線到達源極電極107/108。在一個實施方式中，IDS大約為1.0安培。為了使電晶體10轉換為關閉狀態，小於電晶體10的導電臨界值的控制電壓VG被施加於閘電極78(例如，VG<2.5 V)。這移除了溝道並且IDS不再流過電晶體10。
遮蔽電極44被配置為控制主體區31與半導體層12之間的空乏層的寬度，這提高了源極到汲極擊穿電壓。並且，遮蔽電極44幫助減小電晶體10的閘極到汲極電荷。此外，因為與其他結構相比，存在導電閘電極78與半導體層12的較少的重覆，因此電晶體10的閘極到汲極電容被減小。這些特徵進一步提高了電晶體10的轉換特徵。
圖20至圖23示出了用於在製造的中間步驟和隨後步驟中形成IGFET、MOSFET或電晶體500的另一個實施方式的方法。如共同的元件編號所示，電晶體500與電晶體10相似。與用於形成電晶體10的方法相似，用於形成電晶體500的方法具有幾個特徵。例如，閘電介質層在製程的早期被形成，這確定了電晶體500的閘長，這除了其他益處以外還有利於保護關鍵的電介質半導體材料介面。並且，該製程允許絕緣遮蔽電極70比絕緣閘電極更寬(即，橫向尺寸17比橫向尺寸16更大，如圖20所示)，這使相鄰絕緣遮蔽電極之間的距離變窄。這在不必使用高昂的光刻技術的情況下提供了更緊湊的幾何結構。
在該實施方式中，除了電介質層520更薄以外，電介質層520與電介質層52相似。作為例子，電介質層520為具有約0.05微米至約0.075微米的厚度的氧化物。在絕緣層74被形成為覆蓋遮蔽電極44之後，導電層然後被形成為覆蓋半導體基板13並且覆蓋在溝槽22內的絕緣遮蔽電極70上。在一個實施方式中，導電層是多晶矽，並且在本發明的實施方式中，導電層是摻雜有n型摻雜物例如磷的多晶矽。在可選的實施方式中，導電層是金屬、矽化物或其組合，包括與多晶矽的組合。然後，導電層利用如具有停止層的電介質層520被平面化以形成閘電極578。回蝕步驟或CMP被用於該步驟。接下來，亁蝕刻步驟或濕蝕刻步驟被用於移除閘電極578的部分以形成凹槽部分或通孔588。在一個實施方式中，凹槽部分588在主表面18之下延伸。
接下來，光阻層(未示出)被形成為覆蓋半導體基板13並且被圖案化以準備形成源極區533。約3.0×1015atoms/cm2的磷或鉀離子植入劑量和足以允許摻雜物滲入電介質層520的植入能量被用於形成源極區533。凹槽部份588和植 入擴散的存在導致源極區533具有延伸的部分或垂直源極延伸物534，這有益地保證了閘電極578與源極區533之間的足夠的重疊。然後，光阻層被移除，並且在此時或在隨後的處理期間植入的摻雜物被退火。
在可選的步驟中，低溫濕氧化物被用於增加電介質層520的厚度並形成覆蓋閘電極578的電介質層521，如圖21所示。作為例子，在約850攝氏度形成的濕氧物為被使用。接下來，濕蝕刻步驟被用於移除電介質層521的部分並且沿著凹槽部分588的側壁形成間隔件523，如圖22所示。然後，增強區560在與間隔件523自對準的閘電極578的部分中形成。作為例子，增強區560為自對準的矽化物區，例如鈷或鈦矽化物等。在可選的實施方式中，在沒有間隔件523的情況下，增強區560被形成於閘電極578中。
圖23示出了在進一步的處理之後的電晶體500。在增強區560被形成之後，ILD層562被形成為覆蓋半導體基板13並且被形成於凹槽部分588中。在一個實施方式中，鈍化層563然後被形成為覆蓋ILD層562。光阻層(未示出)被形成為覆蓋半導體基板13並且被圖案化以形成接觸開口、孔或通孔，其延伸而通過鈍化層563和ILD層562以暴露鄰接源極區533的主表面18的一區段。然後，光阻層被移除且半導體層12的部分被移除以形成凹槽部分，該凹槽部分延伸而通過源極區533並且進入主體區31。在一個實施方式中，凹槽部分利用使用SF6/O2化學物質的亁蝕刻製程被形成。可選地，HBr/Cl化學物質被使用。
然後，p型摻雜物通過凹槽部分被離子植入主體區31中以形成接觸增強區536。在一個實施方式中，硼離子植入或一系列硼離子植入被用於形成接觸增強區536。作為例子，當單次植入被使用時，約1.0×1014 atoms/cm2至約2.0×1015 atoms/cm2的植入劑量被使用。接下來，植入的摻雜物被退火。
然後，傳統的塞沈積和平面化製程被用於形成塞接觸結構571，其填充凹槽部分並且延伸至鈍化層563的上表面。然後，導電層107被形成為覆蓋半導體基板13，如上面結合圖17所述的。
圖24示出了在邊緣區290中中形成的遮蔽電極接觸結構600的實施方式的局部橫截面圖。遮蔽電極接觸結構600適合於由例如電晶體10和500使用。當形成接觸結構600時，光阻層71(在圖10中所述)未在溝槽27上形成，並且導電材料被回蝕以在溝槽27的下部部分中形成凹槽接觸層450。然後，溝槽27以電介質層668被填充。然後，通孔641被蝕刻在電介質層668中，並且塞接觸結構671被用於將接觸層450電連接於導電層107。傳統的塞沈積和平面化被用於形成塞接觸結構671。如所示，塞接觸結構671為從主表面18延伸到小於主體區31的深度的深度的深塞。遮蔽電極觸點結構600的一個特徵是塞接觸結構671在導電層107與接觸層450之間提供低阻導電通路，這提高了裝置性能。
鑑於上面的所有內容，顯然公開了形成具有絕緣遮蔽電極區和絕緣閘電極區的電晶體的新穎的方法。連同其他特徵包括的是利用由一種材料構成的一次性電介質層來形成覆蓋絕緣閘電極區的由不同材料構成的電介質塞或蓋。一次性電介質層被移除，並且間隔件被形成為鄰近電介質塞。還包括的是利用間隔件在電晶體中形成凹槽部分以提供與源極區和增強區的接觸。一次性電介質層或結構以及電介質塞使用絕緣遮蔽電極實現高密度的電晶體結構，並且實現在導電閘電極中矽化物增強區的使用。在另一個實施方式中，該方法包括集成的肖特基裝置的形成。
雖然本發明的主題利用具體的較佳實施方式被描述，但是顯然對半導體領域中具有通常知識者來說很多替換和變化是明顯的。更具體地，儘管該方法可直接應用於在其他半導體材料上形成的其他電晶體以及BiCMOS、金屬半導體FET(MESFET)、HFET、IGBT和其他晶體結構，但是本發明的主題是針對矽基板上的特殊N溝道MOS電晶體結構描述的。
10．．．電晶體
11．．．塊狀半導體基板/塊狀基板
12．．．外延層/漂移區/半導體層
13．．．半導體基板
16．．．橫向尺寸
17．．．橫向尺寸
18．．．主表面
19．．．主表面
22．．．溝槽
24．．．管腳間距尺寸
27．．．溝槽
28．．．電介質層
31．．．主體區/p型高壓區
33．．．n型源極區/導電區/載流區
36．．．接觸增強區
44．．．屏蔽電極
45．．．場電極接觸層/場電極接觸區
51．．．電介質堆疊
52．．．電介質層
53．．．電介質層
54．．．主表面/上表面/第一表面
58．．．開口/通孔/窗口
59．．．開口/通孔/窗口
64．．．電介質層
66．．．電介質層
67．．．光阻層
68．．．電介質層
70．．．絕緣場電極/絕緣屏蔽電極
71．．．保護層
74．．．電介質層/屏蔽電極絕緣層
78．．．導電閘材料/導電閘電極/導電閘層
80．．．絕緣閘電極
83．．．屏蔽電介質層
86．．．間隔件
88．．．凹槽部分/通孔
91．．．凹槽部分
99．．．塞
106．．．接觸層
107．．．源極電極
108．．．源極電極
110．．．導電層/閘墊
112．．．光阻層
113．．．接觸視窗
118．．．絕緣閘電極的上表面
199．．．局部塞
222．．．溝槽部分
280．．．有效區
290．．．邊緣區
330．．．源極區的表面
360．．．增強區
411．．．肖特基結構
412．．．閘接觸結構
413．．．接觸視窗
440．．．導電溝槽填充層
450．．．凹槽接觸層
500．．．IGFET/MOSFET/電晶體
520．．．電介質層
521．．．電介質層
523．．．間隔件
533．．．源極區
534．．．垂直源極延伸物
536．．．接觸增強區
540．．．上表面
541．．．上表面
560．．．增強區
562．．．ILD層
563．．．鈍化層
571．．．塞接觸結構
578．．．閘電極
580．．．開口
588．．．凹槽部分/通孔
600．．．遮蔽電極接觸結構
661．．．電介質層
668．．．電介質層
671．．．塞接觸結構
681．．．電介質層的下部部分
682．．．電介質層的側部
781．．．導電層
816．．．鈍化結構
817．．．電介質層
818．．．電介質層
991．．．塞的側壁或側部
圖1至圖4示出了在製造的早期階段和製造的後續階段的IGFET裝置的第一實施方式的局部橫截面圖；
圖5示出了用於形成圖4所示的中間結構的可選的方法步驟的局部橫截面圖；
圖6至圖15示出了在製造的隨後階段期間IGFET裝置的局部橫截面圖；
圖16示出了在中間步驟時IGFET裝置的另一部分的局部橫截面圖；
圖17至圖19示出了在製造的隨後步驟期間IGFET裝置的局部橫截面圖；
圖20至圖23示出了在製造的中間步驟和隨後步驟期間IGFET裝置的第二實施方式的局部橫截面圖；及
圖24示出了遮蔽電極接觸結構的可選實施方式的局部橫截面圖。
10．．．電晶體
11．．．塊狀半導體基板/塊狀基板
12．．．外延層/漂移區/半導體層
13．．．半導體基板
18．．．主表面
19．．．主表面
22．．．溝槽
27．．．溝槽
28．．．電介質層
31．．．主體區/p型高壓區
33．．．n型源極區/導電區/載流區
36．．．接觸增強區
44．．．屏蔽電極
45．．．場電極接觸層/場電極接觸區
52．．．電介質層
68．．．電介質層
74．．．電介質層/屏蔽電極絕緣層
78．．．導電閘材料/導電閘電極/導電閘層
99．．．塞
106．．．接觸層
107．．．源極電極
108．．．源極電極
110．．．導電層/閘墊
280．．．有效區
290．．．邊緣區
360．．．增強區
816．．．鈍化結構
817．．．電介質層
818．．．電介質層

Claims (10)

  1. 一種形成半導體裝置的方法，包括以下步驟：提供具有一主表面的一半導體基板；形成覆蓋在該主表面的一電介質堆疊，其中該電介質堆疊包括一第一層和覆蓋該第一層的一第二層，並且其中一層包括一氧化阻擋層；在該電介質堆疊中形成一第一開口；在該半導體基板中形成通過該第一開口並且從該主表面延伸的一溝槽；形成覆蓋在該溝槽之表面的一第一電介質層，其中該第一電介質層經組態作為用於該半導體裝置之一閘電介質層之至少一部分；在該溝槽內形成一絕緣遮蔽電極；移除該第二層；在該溝槽中形成一絕緣閘電極，其中該絕緣閘電極包括一導電閘材料；移除該導電閘材料的一部分以在該絕緣閘電極上方形成一第一凹槽區；在該第一凹槽區中形成一電介質塞，其中該電介質塞包括不同於該第一層的一材料；在該半導體基板中形成一主體區；移除該第一層；在與該電介質塞自對準的該主體區中形成一源極區；形成鄰近該電介質塞的間隔件； 在與該等間隔件自對準的該半導體基板中形成第二凹槽區；以及形成通過該等第二凹槽區被耦合於該半導體基板的一第一導電層。
  2. 如請求項1的方法，其中形成該絕緣遮蔽電極的該步驟包括以下步驟：形成覆蓋具有一第一深度之該溝槽的表面之該第一電介質層，其中該第一電介質層具有一第一厚度；形成覆蓋該第一電介質層之一第二電介質層，其中該第一電介質層和該第二電介質層包括不同的材料；沿著具有該第一深度之該溝槽的下部部分形成通過該第一電介質層和該第二電介質層的一第二開口；使具有該第一深度之該溝槽形成為通過該第二開口到大於該第一深度的一第二深度以形成一遮蔽電極溝槽部分；形成沿著該遮蔽電極溝槽部分的表面的一第三電介質層，其中該第三電介質層具有一第二厚度；形成覆蓋該第三電介質層的一遮蔽電極，其中該遮蔽電極係凹入於具有該第二深度之該溝槽內；以及形成覆蓋該遮蔽電極的一第四電介質層。
  3. 如請求項2的方法，其中形成該第三電介質層的該步驟包括形成該第三電介質層，其中該第二厚度大於該第一厚度。
  4. 如請求項2的方法，其中形成該絕緣閘電極的該步驟包 括以下步驟：在形成該第四電介質層的該步驟之後移除部分的該第二電介質層；以及形成覆蓋在該第四電介質層和該第一電介質層的該導電閘材料。
  5. 如請求項1的方法，更包括在該第一凹槽區中形成一第一增強區的步驟，並且其中該第一增強包括一矽化物區。
  6. 一種用於形成半導體裝置的方法，包括以下步驟：提供一半導體基板，其具有一主表面、一對相鄰的溝槽，和覆蓋該對相鄰的溝槽之間的主表面之一電介質堆疊，其中該電介質堆疊包括由不同的材料構成的至少一第一層和一第二層；形成覆蓋在該對相鄰的溝槽之表面的一第一電介質層，其中該第一電介質層經組態作為用於該半導體裝置之一閘電介質層之至少一部分；在部分的該對相鄰之溝槽中形成絕緣遮蔽電極；移除該第二層；在該對相鄰的溝槽的其他部分中形成絕緣閘電極，其中該絕緣閘電極包括具有與該第一層的一上表面接近的一表面的導電閘材料；移除部分的該導電閘材料以形成第一凹槽區；在該等第一凹槽區中形成電介質塞，及其中該等電介質塞覆蓋該第一層之部分以形成在橫截面圖中之一向外 展開的形狀；移除至少部分的該第一層；形成鄰近該等電介質塞的間隔件；移除與該等間隔件自對準之一部分的該半導體基板以形成一第二凹槽區；在該第二凹槽區中形成第一增強區；以及形成覆蓋該等電介質塞的一導電層。
  7. 如請求項6的方法，其中提供該半導體基板的該步驟包括提供一半導體基板，其中該第一層為一氧化物而該第二層為一氮化層層，並且其中形成該等電介質塞的該步驟包括形成氮化物塞。
  8. 一種用於形成半導體裝置的方法，包括以下步驟：提供一半導體基板，其具有一主表面、一對相鄰的溝槽，和覆蓋該對相鄰的溝槽之間的主表面之一電介質堆疊，其中該電介質堆疊包括由不同的材料構成的至少一第一層和一第二層；形成覆蓋在該對相鄰的溝槽之表面的一第一電介質層，其中該第一電介質層經組態作為用於該半導體裝置之一閘電介質層之至少一部分；在部分之該對相鄰的溝槽中形成絕緣遮蔽電極；移除該第二層；在移除該第二層之後在該對相鄰的溝槽的其他部分中形成絕緣閘電極，其中該等絕緣閘電極包括具有與該第一層的一上表面接近的一表面的導電閘材料； 移除部分的該導電閘材料以形成第一凹槽區；在部分的該導電閘材料中形成第一增強區；在該等第一凹槽區中形成電介質塞；移除至少部分的該第一層；沿著該等電介質塞的側壁形成間隔件；移除與該等間隔件自對準之一部分的該半導體基板以形成一第二凹槽區；以及形成被耦合於該第二凹槽區內的該半導體基板的一導電層。
  9. 一種用於形成半導體裝置的方法，包括以下步驟：提供具有一主表面的一半導體基板；形成從該主表面延伸到一第一深度的一第一溝槽部分；形成覆蓋該第一溝槽部分的一閘電介質層，其中該第一溝槽部分和該閘電介質層具有一第一橫向尺寸，並且其中形成該閘電介質層的該步驟確定該半導體裝置的一閘長；形成覆蓋該閘電介質層的一第一電介質層；在該第一溝槽部分的底部處形成一開口；形成通過該開口到大於該第一深度之一第二深度的一第二溝槽部分；形成覆蓋該第二溝槽部分的表面之一第二電介質層，其中該第二溝槽部分和該第二電介質層具有一大於該第一橫向尺寸之第二橫向尺寸； 形成覆蓋該第二電介質層並且凹入於該第二溝槽部分中的一遮蔽電極；形成覆蓋該遮蔽電極的一第三絕緣層；移除該第一電介質層；以及在該第一溝槽部分中形成一閘電極，其中該閘電極係凹入於該第一溝槽部分中。
  10. 如請求項9的方法，更包括形成覆蓋該閘電極上的一電介質塞的步驟，其中該電介質塞覆蓋該第一主表面之至少一部分。
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