JP2024059015A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

Figure 2024059015000001
【課題】ＣＭＰ技術を適用せずに、多結晶シリコン層の落ち込み量を低減し、ｎ+型エミッタ領域やｎ+型ソース領域の深さを浅くすることができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１半導体層１４の酸化膜２３を形成し、酸化膜２３７をエッチングして、トレンチ用マスク２７形成し、トレンチ用マスク２７をマスクとして、トレンチ２６を形成し、トレンチ用マスク２７を残したまま、ゲート絶縁膜８を形成し、ゲート絶縁膜８上に、多結晶シリコン層２６を形成し、多結晶シリコン層２６をエッチングして、ゲート電極１０を形成する。
【選択図】図２

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。
図１２は、従来の半導体装置の製造方法によるトレンチ構造形成のフローチャートである。図１３～図２０は、従来の半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である。これらの図により、従来の半導体装置でのゲートトレンチ（トレンチ構造）の形成方法を説明する。
まず、図１３に示すように、半導体基体１４４の表面上に、熱酸化膜（ＳｉＯ2）１２３を成長させる（ステップＳ１１）。半導体基体１４４は、例えば、ｎ-型半導体基板内に、ｐ型ベース領域、ｎ型蓄積層等のおもて面素子構造が形成されたものである。
次に、図１４に示すように、熱酸化膜１２３をエッチングすることにより、所定の開口幅を有するトレンチ用マスク１２７を形成する（ステップＳ１２）。次に、図１５に示すように、ドライエッチングによってシリコン（Ｓｉ）をエッチングして、ゲートトレンチ１４６を形成する（ステップＳ１３）。次に、図１６に示すように、トレンチ用マスク１２７を全て除去する（ステップＳ１４）。
次に、図１７に示すように、半導体基体１４４のおもて面と、ゲートトレンチ１４６の底部および側壁と、に沿ってゲート絶縁膜１０８を形成する（ステップＳ１５）。次に、図１８に示すように、ゲート絶縁膜１０８上に、例えばリン原子がドーピングされた多結晶シリコン層（ポリシリコン）１２６を形成する（ステップＳ１６）。この多結晶シリコン層１２６はゲートトレンチ１４６内を埋めるように形成する。
次に、図１９に示すように、多結晶シリコン層１２６をエッチングし、ゲートトレンチ１４６内部に残すことによって、ゲート電極１１０を形成する（ステップＳ１７）。このエッチングでは、メサ表面の多結晶シリコン層１２６をすべてエッチングし、ゲート絶縁膜１０８が露出するまで行う。メサは、隣り合うゲートトレンチ１４６に挟まれる領域であってよい。次に、図２０に示すように、半導体基体１４４の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスク（不図示）を、例えばレジストで形成する。そして、このレジストをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、半導体基体１４４のおもて面領域の一部に、ｎ+型エミッタ領域１１２を形成する（ステップＳ１８）。このようにして、トレンチ構造が形成される。
また、塩素系ガスおよび臭素系ガスの少なくとも一方と酸素ガスとを含む混合ガスを枚葉式ドライエッチング装置に導入して、ポリシリコン層のエッチバック除去を行うことで、ポリシリコン層のエッチバック除去時のポリシリコンプラグの上面の落ち込み深さを最小にする技術が公知である（例えば、下記特許文献１参照。）。
特開平７－１３０７１１号公報
上述したように、トレンチ用マスク除去工程（ステップＳ１４）において、トレンチ１４６間の半導体基体１４４おもて面（メサ表面）にあるＳｉエッチング時のハードマスクとして用いられたトレンチ用マスク１２７はすべて除去され、Ｓｉ表面はＳｉが露出した状態である。
この状態からゲート酸化を行い、膜厚０．１μｍ程度のゲート絶縁膜１０８を成膜し、多結晶シリコン層１２６を形成する工程で多結晶シリコンを膜厚０．８μｍ程度成長させている。この後、エッチング工程で多結晶シリコン層１２６をエッチングするが、その際、メサ表面に堆積した多結晶シリコン層１２６がすべてエッチングされ、下地酸化膜（ゲート絶縁膜１０８）が露出するまで行う。このとき、トレンチ１４６内に埋め込まれた多結晶シリコン層１２６も同時にエッチングされるため、多結晶シリコン層１２６はＳｉ表面より落ち込む。落ち込み量は、中央が最も落ち込みが大きく、トレンチ１４６側壁のゲート絶縁膜１０８に接する領域では最も小さくなっている。半導体基体１４４おもて面（Ｓｉ表面）と多結晶シリコン層１２６の最も落ち込みが少ない部分との距離ｈ３は、Ｓｉ表面から０．３～０．５μｍ程度に達する（図２０参照）。
ここで、特性改善のため、トレンチＩＧＢＴ、トレンチＭＯＳＦＥＴのトレンチ１４６構造の微細化に伴い、トレンチ１４６横に形成するｎ+型エミッタ領域１１２や、ｎ+型ソース領域の拡散深さを浅く形成する必要がある。この場合、図２０に示すように、上記の従来技術ではトレンチ内１４６の多結晶シリコン層１２６の上記距離ｈ３が、ｎ+型エミッタ領域１１２や、ｎ+型ソース領域の膜厚より深くなってしまい、ｎ+型エミッタ領域１１２やｎ+型ソース領域が、ゲート電極１１０（多結晶シリコン層１２６）と接しないようになる。この場合、ＩＧＢＴ、ＭＯＳＦＥＴが動作しなくなるため、微細化に限界が生じるという課題がある。
また、上記課題を解決する手段として、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術により表面の多結晶シリコン層１２６を全面でエッチングすることが一般に知られている。しかし、ＣＭＰ技術では表面上の多結晶シリコン層１２６がすべてエッチングされるため、活性領域のトレンチゲート構造部以外の領域で表面に多結晶シリコン層１２６を形成したい領域がある場合には、再度多結晶シリコン層１２６を成膜させる必要があり、ウェハプロセスのコストアップにつながるという課題がある。さらに、ＣＭＰ技術適用自体が従来の多結晶シリコン層１２６のエッチング技術に比べてウェハプロセスコストが高いという課題もある。
この発明は、上述した従来技術による問題点を解消するため、ＣＭＰ技術を適用せずに、多結晶シリコン層の落ち込み量を低減し、ｎ+型エミッタ領域やｎ+型ソース領域の深さを浅くすることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、第２導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第１半導体層を貫通して前記第１半導体基板に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体層および前記第１半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第１半導体領域の前記第１電極側の表面に最も近い前記ゲート電極の表面と、前記第１半導体領域の前記第１電極側の表面との距離は、０．１μｍ以上０．３μｍ以下である。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、第２導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面に酸化膜を形成する第２工程を行う。次に、前記酸化膜をエッチングして、トレンチ用マスクを形成する第３工程を行う。次に、前記トレンチ用マスクをマスクとして、前記第１半導体層を貫通して前記半導体基板に達するトレンチを形成する第４工程を行う。次に、前記トレンチ用マスクを残したまま、前記第１半導体層の表面と、前記トレンチの底部および側壁と、に沿ってゲート絶縁膜を形成する第５工程を行う。次に、前記ゲート絶縁膜上に、多結晶シリコン層を形成する第６工程を行う。次に、前記多結晶シリコン層をエッチングして、ゲート電極を形成する第７工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第８工程を行う。次に、前記第１半導体層および前記第１半導体領域の表面に第１電極を形成する第９工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第１０工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第７工程では、前記第１半導体領域の前記第１電極側の表面に最も近い前記多結晶シリコン層の表面と、前記第１半導体領域の前記第１電極側の表面との距離を、０．１μｍ以上０．３μｍ以下に形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程より後、前記第６工程より前に、前記トレンチ用マスクの一部をエッチングして、前記トレンチ用マスクの厚さを０．１μｍ以上０．１５μｍ以下とする工程をさらに含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記酸化膜の代わりに窒化膜を形成することを特徴とする。
上述した発明によれば、トレンチ用マスクの全部または一部を残した状態でゲート絶縁膜を形成する工程以降の工程を行っている。これにより、半導体基体表面のゲート絶縁膜とトレンチ用マスクとからなる下地酸化膜の厚さは、従来よりも厚くなり、エッチング後の多結晶シリコン層の落ち込み量を低減することができる。このため、トレンチＩＧＢＴのｎ+型エミッタ領域（第１導電型の第１半導体領域）、トレンチＭＯＳＦＥＴのｎ+型ソース領域の深さを浅くしても、ｎ+型エミッタ領域やｎ+型ソース領域が、ゲート電極（多結晶シリコン層）と接し、ＩＧＢＴ、ＭＯＳＦＥＴが動作しなくなることを防ぐことができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、ＣＭＰ技術を適用せずに、多結晶シリコン層の落ち込み量を低減し、ｎ+型エミッタ領域やｎ+型ソース領域の深さを浅くすることができるという効果を奏する。
実施の形態にかかる半導体装置の構造を示す断面図である。 実施の形態にかかる半導体装置の製造方法によるトレンチ構造形成のフローチャートである。 実施の形態にかかる半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その１）。 実施の形態にかかる半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その２）。 実施の形態にかかる半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その３）。 実施の形態にかかる半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その４）。 実施の形態にかかる半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その５）。 実施の形態にかかる半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その６）。 実施の形態にかかる半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その７）。 実施の形態にかかる半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その８）。 実施の形態にかかる半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その９）。 従来の半導体装置の製造方法によるトレンチ構造形成のフローチャートである。 従来の半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その１）。 従来の半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その２）。 従来の半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その３）。 従来の半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その４）。 従来の半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その５）。 従来の半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その６）。 従来の半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その７）。 従来の半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である（その８）。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態）
実施の形態にかかる半導体装置の構造について、ＩＧＢＴを例に説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図である。図１では、オン状態の時に電流の流れる活性領域のみを記載し、活性領域の周囲を略矩形状に囲み、耐圧構造が設けられているエッジ終端領域の記載を省略している。耐圧構造は、活性領域とエッジ終端領域との境界付近の電界を緩和して耐圧を保持する機能を有する。耐圧とは、ｐｎ接合でアバランシェ降伏が起きたことでドレイン・ソース間電流が増加してもそれ以上ドレイン・ソース間電圧が増加しない限界の電圧である。
ＩＧＢＴ５０は、ｎ-型ドリフト層となるｎ-型半導体基板（第１導電型の半導体基板）１８のおもて面側の表面層に、ｎ型蓄積層１６が設けられていてもよい。ｎ型蓄積層１６は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型蓄積層１６上（ｎ-型半導体基板１８のおもて面側）にｐ型ベース領域（第２導電型の第１半導体層）１４が設けられている。ｐ型ベース領域１４を貫通してｎ-型半導体基板１８に達するゲートトレンチ４６が設けられている。ゲートトレンチ４６は、両側にｎ+型エミッタ領域（第１導電型の第１半導体領域）１２が設けられ、所定の間隔で例えばストライプ状の平面レイアウトに配置され、ｐ型ベース領域１４を複数の領域（メサ部）に分離する。ゲートトレンチ４６の内部には、ゲートトレンチ４６の内壁に沿ってゲート絶縁膜８が設けられ、ゲート絶縁膜８の内側にゲート電極１０が設けられている。
ｐ型ベース領域１４の内部には、各メサ部にそれぞれｎ+型エミッタ領域１２およびｐ+型コンタクト領域１３が選択的に設けられている。ｎ+型エミッタ領域１２は、ゲートトレンチ４６の内壁に設けられたゲート絶縁膜８を挟んでゲート電極１０に対向する。ｎ+型エミッタ領域１２は、ｐ+型コンタクト領域１３よりもトレンチ４６側に設けられている。ｐ+型コンタクト領域１３は設けられていなくてもよい。ｐ+型コンタクト領域１３が設けられていない場合、ｎ+型エミッタ領域１２よりもトレンチ４６から離れた箇所でｐ型ベース領域１４が半導体基体４４のおもて面まで達し、半導体基体４４のおもて面に露出されている。
おもて面電極３７は、コンタクトホール４２を介してｎ+型エミッタ領域１２に接するとともに、層間絶縁膜２４によってゲート電極１０と電気的に絶縁されている。ｎ+型エミッタ領域１２には、選択的に開口が設けられ、その開口において、おもて面電極３７とｐ型ベース領域１４が電気的に接続していてもよい。おもて面電極３７は、エミッタ電極として機能する。
ｎ-型半導体基板１８の内部には、基板裏面側に、ｎ+型フィールドストップ（ＦＳ）層２０が設けられていてもよい。ｎ+型ＦＳ層２０は、オフ時にｐ型ベース領域１４とｎ-型半導体基板１８との間のｐｎ接合から後述するｐ+型コレクタ領域２２側に伸びる空乏層の伸びを抑制する機能を有する。
ｎ-型半導体基板１８の裏面側の表面層の、ｎ+型ＦＳ層２０よりもｎ-型半導体基板１８の裏面から浅い位置には、ｐ+型コレクタ領域２２が設けられ、裏面電極３８は、ｐ+型コレクタ領域２２の表面（ｎ-型半導体基板の裏面全体）に設けられている。裏面電極３８は、コレクタ電極として機能する。ｐ+型コレクタ領域２２、ｎ-型半導体基板１８、ｎ+型ＦＳ層２０、ｎ型蓄積層１６およびｐ型ベース領域１４を合わせて半導体基体４４と称する。
また、コンタクトホール４２は、その底面および側面に、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）などからなる、またはこれらの積層からなる、バリアメタル２５を形成してもよい。また、おもて面電極３７と、ｎ+型エミッタ領域１２およびｐ+型コンタクト領域１３とを良好に接続させるため、コンタクトホール４２は、タングステン（Ｗ）やモリブデン（Ｍｏ）からなる、金属プラグ４３を形成してもよい。
実施の形態では、ゲート電極１０はｎ+型エミッタ領域１２の表面より落ち込んでいる。図１には記載していないが、落ち込み量は、中央が最も落ち込みが大きく、トレンチ４６側壁のゲート絶縁膜８に接する領域では最も小さくなっている（図８参照）。実施の形態では、後述する方法で製造（作製）されているため、ｎ+型エミッタ領域１２のおもて面電極３７側の表面に最も近いゲート電極１０の表面と、ｎ+型エミッタ領域１２のおもて面電極３７側の表面との距離Ｌは、０．１μｍ以上０．３μｍ以下となっている。距離Ｌは、厚み方向の距離であってもよい。ｎ+型エミッタ領域１２のおもて面電極３７側の表面に最も近いゲート電極１０の表面は、ゲート電極１０の最も落ち込みが少ない表面である。
（実施の形態にかかる半導体装置の製造方法）
次に、実施の形態にかかる半導体装置の製造方法について説明する。図２は、実施の形態にかかる半導体装置の製造方法によるトレンチ構造形成のフローチャートである。図３～図１１は、実施の形態にかかる半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である。ここでは、図１のＩＧＢＴ５０のトレンチ構造の形成を主に説明する。
まず、例えばシリコンからなるｎ-型半導体基板（半導体ウェハ）１８のおもて面側に、トレンチゲート型ＩＧＢＴ５０のＭＯＳゲート部等のおもて面素子構造を形成する。例えば、次のようにして、おもて面素子構造が形成される。まず、ｎ-型ドリフト領域となるｎ-型半導体基板１８を用意する。次に、ｎ-型半導体基板１８のおもて面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク（不図示）を例えばフォトレジストで形成する。開口部は、ｎ型蓄積層１６が設けられる位置に形成される。このイオン注入用マスクをマスクとして、ｎ型不純物、例えばリン（Ｐ）、砒素（Ａｓ）などのイオン注入を行う。このイオン注入により、ｎ-型半導体基板１８の内部にｎ型不純物が注入されたｎ型蓄積層１６が形成される。
次に、ｎ-型半導体基板１８のおもて面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク（不図示）を例えばフォトレジストで形成する。開口部は、ｐ型ベース領域１４が設けられる位置に形成される。このイオン注入用マスクをマスクとして、ｐ型不純物、例えばホウ素（Ｂ）などのイオン注入を行う。このイオン注入により、ｎ-型半導体基板１８のおもて面側の表面層にｐ型不純物が注入されたｐ型ベース領域１４が形成される（第１工程）。
次に、図３に示すように、半導体基体４４の表面上に、熱酸化膜（ＳｉＯ2）２３を成長させる（ステップＳ１：第２工程）。図３～図１１での半導体基体４４は、ｎ-型半導体基板１８内に、ｐ型ベース領域１４、ｎ型蓄積層１６等のおもて面素子構造が形成されたものである。
次に、図４に示すように、熱酸化膜２３をエッチングすることにより、所定の開口幅を有するトレンチ用マスク２７を形成する（ステップＳ２：第３工程）。トレンチ用マスク２７は、窒化膜、例えば、窒化シリコン膜（Ｓｉ3Ｎ4）を成長させ、フォトリソグラフィによって、所定の開口幅を有するように形成することもできる。窒化膜は、熱酸化膜２３よりもエッチングレートが少ないため、熱酸化膜２３より薄い膜で同じ効果を得ることができる。次に、図５に示すように、トレンチ用マスク２７をマスクとして、ドライエッチングによってシリコンをエッチングして、ｐ型ベース領域１４を貫通し、ｎ-型半導体基板１８に達するゲートトレンチ４６を形成する（ステップＳ３：第４工程）。
ゲートトレンチ４６を形成した後、トレンチ用マスク２７をゲートトレンチ４６の開口部より、図１０に示すように、幅ｈ２だけ除去して、ゲートトレンチ４６のダメージを除去するための等方性エッチングや、ゲートトレンチ４６の底部およびゲートトレンチ４６の開口部の角を丸めるための犠牲酸化を行ってもよい。幅ｈ２は、例えば、０．１μｍ～０．１５μｍである。図１１は、底部および開口部の角を丸めた後のゲートトレンチ４６を示す。等方性エッチングと犠牲酸化はどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に犠牲酸化を行ってもよい。これにより、シリコンのきれいな表面を出すことができ、角を丸めることにより、トレンチ４６の底部や開口部での電界集中を抑えることができる。
次に、図６に示すように、実施の形態では、トレンチ用マスク２７を残したまま、半導体基体４４の表面と、ゲートトレンチ４６の底部および側壁と、に沿ってゲート絶縁膜８を形成する（ステップＳ４：第５工程）。ゲート絶縁膜８は、熱酸化により形成されてよい。ゲート絶縁膜８は、ＣＶＤ法により形成されてもよい。
次に、図７に示すように、ゲート絶縁膜８上に、例えばリン原子がドーピングされた多結晶シリコン層（ポリシリコン）２６を形成する（ステップＳ５：第６工程）。この多結晶シリコン層２６はゲートトレンチ４６内を埋めるように形成する。この多結晶シリコン層２６は、ＣＶＤ法により形成されてよい。
次に、図８に示すように、多結晶シリコン層２６をエッチングし、ゲートトレンチ４６内部に残すことによって、ゲート電極１０を形成する（ステップＳ６：第７工程）。このエッチングでは、メサ表面の多結晶シリコン層２６をすべてエッチングし、トレンチ用マスク２７が露出するまで行う。このとき、トレンチ４６内に埋め込まれた多結晶シリコン層２６も同時にエッチングされるため、多結晶シリコン層２６はＳｉ表面より落ち込む。落ち込み量は、中央が最も落ち込みが大きく、トレンチ４６側壁のゲート絶縁膜８に接する領域では最も小さくなっている。
次に、図９に示すように、半導体基体４４の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク（不図示）を例えばフォトレジストで形成する。開口部は、ｐ型ベース領域１４内に形成されるｎ+型エミッタ領域１２が設けられる位置に形成される。このイオン注入用マスクをマスクとして、ｎ型不純物、例えばリン（Ｐ）、砒素（Ａｓ）などのイオン注入を行う。このイオン注入により、ｐ型ベース領域１３の表面層にｎ型不純物が注入されたｎ+型エミッタ領域１２が形成される（ステップＳ７：第８工程）。
このように、実施の形態では、ゲートトレンチ４６形成後に、ゲートトレンチ４６間の半導体基体４４表面（メサ表面）にあるトレンチエッチング時のハードマスクであるトレンチ用マスク２７の全部または一部を残した状態でゲート絶縁膜８を形成する工程以降の工程を行っている。
ステップＳ３のシリコンをエッチングする際、ハードマスクとして用いたトレンチ用マスク２７は、エッチングの選択比に従ってエッチングされる。例えば、あるエッチング条件においては、シリコンをエッチングする前、０．４μｍあったトレンチ用マスク２７は、エッチング後では０．２μｍ程度になる。トレンチ用マスク２７は、表面が重金属で汚染されているため、ゲート絶縁膜８の形成前に、軽くエッチングして表面を除去して、厚さを０．１μｍ以上０．１５μｍ以下程度にしてもよい。
実施の形態のように、トレンチ用マスク２７を残した状態では、メサ表面のゲート絶縁膜８とトレンチ用マスク２７とからなる下地酸化膜の厚さ（０．３μｍ）は、従来のゲート絶縁膜８（０．１μｍ）だけの場合よりも厚くなり、多結晶シリコン層２６をエッチング後の多結晶シリコン層２６の落ち込み量は変わらなくても、半導体基体４４表面からの落ち込み量を低減することができる。
例えば、メサ表面の下地酸化膜の厚さが０．３μｍｍの場合、半導体基体４４表面（Ｓｉ表面）と多結晶シリコン層２６の最も落ち込みが少ない部分との距離ｈ１（従来技術では０．３μｍ～０．５μｍ程度）は、Ｓｉ表面から０．１～０．３μｍ程度に低減することができる（図９参照）。このため、トレンチＩＧＢＴのｎ+型エミッタ領域１２、トレンチＭＯＳＦＥＴのｎ+型ソース領域の深さを浅くしても、ｎ+型エミッタ領域１２やｎ+型ソース領域が、ゲート電極１０（多結晶シリコン層２６）と接し、ＩＧＢＴ、ＭＯＳＦＥＴが動作しなくなることを防ぐことができる。このように、多結晶シリコン層２６の落ち込み量を低減することができるため、ＣＭＰ技術を適用せずともトレンチＩＧＢＴのｎ+型エミッタ領域１２、トレンチＭＯＳＦＥＴのｎ+型ソース領域の深さを浅くすることができる。
次に、ｎ-型半導体基板１８の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク（不図示）を例えばフォトレジストで形成する。開口部は、ｐ型ベース領域１４内に形成されるｐ+型コンタクト領域１３が設けられる位置に形成される。このイオン注入用マスクをマスクとして、ｐ型不純物、例えばＢなどのイオン注入を行う。このイオン注入により、ｐ型ベース領域１３の表面層にｐ型不純物が注入されたｐ+型コンタクト領域１３が形成される。
次に、イオン注入で形成したｐ型ベース領域１４、ｎ型蓄積層１６、ｎ+型エミッタ領域１２、ｐ+型コンタクト領域１３を活性化するための熱処理（活性化アニール）を行う。例えば、１０００℃程度の不活性ガス雰囲気で熱処理（アニール）を行う。活性化アニールは、このように一括して行ってよいし、イオン注入する毎に行ってもよい。
次に、トレンチゲート型ＩＧＢＴ５０のゲート電極１０を覆うように、ｎ-型半導体基板１８のおもて面の全面に、層間絶縁膜２４を形成する。層間絶縁膜２４は、例えば、ＨＴＯ膜を形成し、ＢＰＳＧをＨＴＯ膜上に堆積することで形成されてよい。ＨＴＯ膜およびＢＰＳＧは、ＣＶＤ法により形成されてよい。次に、熱処理（リフロー）や化学機械研磨（ＣＭＰ）等により層間絶縁膜２４を平坦化し、おもて面電極の被覆性（ステップカバレッジ）を向上させてよい。次に、層間絶縁膜２４上に、フォトレジスト塗布、露光、現像プロセスからなるパターニングを行い、所定領域が開口したレジスト膜を形成する。
レジスト膜は、トレンチゲート型ＩＧＢＴ５０のコンタクトホール４２の形成領域に対応する部分に開口部を有する。次に、レジスト膜をマスクとしてドライエッチングを行い、層間絶縁膜２４を選択的に除去する。ドライエッチングにより、レジスト膜の開口部に露出された部分において層間絶縁膜２４を深さ方向に貫通して、ｎ-型半導体基板１８のおもて面に達するコンタクトホール４２を形成する。
次に、コンタクトホール４２の側壁および底部にバリアメタル２５を形成する。バリアメタル２５は、層間絶縁膜２４上にも形成されていなくてよい。バリアメタル２５は、層間絶縁膜２４上に形成されていてもよい。バリアメタル２５は、ＣＶＤ方式、あるいは、スパッタ方式で形成されてよい。
次に、コンタクトホール４２に埋め込むように金属プラグ４３を形成する。金属プラグ４３はタングステン（Ｗ）であってよい。金属プラグ４３は、ｎ-型半導体基板１８のおもて面全面にタングステン膜を形成し、エッチバックすることでコンタクトホール４２を埋め込むように形成してよい。
次に、ｎ-型半導体基板１８のおもて面の全面にエミッタ電極となるおもて面電極３７を形成する（第９工程）。おもて面電極３７は、例えば、アルミニウム（Ａｌ）を主成分とする金属膜である。おもて面電極３７は、例えば、スパッタ法で形成される。おもて面電極３７は、コンタクトホール４２内の金属プラグ４３およびバリアメタル２５を介して、ｎ+型エミッタ領域１２およびｐ+型コンタクト領域１３と電気的に接続する。
次に、ｎ-型半導体基板１８を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。次に、ｎ-型半導体基板１８の研削後の裏面からリン（Ｐ）やセレン（Ｓｅ）をイオン注入し、ｎ-型半導体基板１８の裏面側の内部に、ｎ+型ＦＳ層２０を形成する。
次に、ｎ-型半導体基板１８の裏面からホウ素（Ｂ）をイオン注入し、ｎ-型半導体基板１８の裏面の表面層の、ｎ+型ＦＳ層２０よりも浅い位置に、ｐ+型コレクタ領域２２を形成する。
次に、ｎ-型半導体基板１８にイオン注入した不純物を熱処理により拡散させる。次に、ｎ-型半導体基板１８の裏面にコレクタ電極となる裏面電極３８を形成する（第１０工程）。裏面電極３８は、例えば、アルミニウム（Ａｌ）を主成分とする金属膜である。裏面電極３８は、例えば、スパッタ法で形成される。その後、ｎ-型半導体基板１８を切断して個々のチップ状に個片化することで、図１の半導体装置が完成する。
以上、説明したように、実施の形態によれば、トレンチ用マスクの全部または一部を残した状態でゲート絶縁膜を形成する工程以降の工程を行っている。これにより、半導体基体表面のゲート絶縁膜とトレンチ用マスクとからなる下地酸化膜の厚さは、従来よりも厚くなり、エッチング後の多結晶シリコン層の落ち込み量を低減することができる。このため、トレンチＩＧＢＴのｎ+型エミッタ領域、トレンチＭＯＳＦＥＴのｎ+型ソース領域の深さを浅くしても、ｎ+型エミッタ領域やｎ+型ソース領域が、ゲート電極（多結晶シリコン層）と接し、ＩＧＢＴ、ＭＯＳＦＥＴが動作しなくなることを防ぐことができる。
以上において本発明では、シリコン基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、半導体の種類（例えば、炭化珪素（ＳｉＣ）など）、基板主面の面方位などを種々変更可能である。また、本発明の実施の形態では、トレンチ型ＩＧＢＴを例に説明したが、これに限らず、トレンチ型ＭＯＳＦＥＴなど様々な構成の半導体装置に適用可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
８、１０８ ゲート絶縁膜
１０、１１０ ゲート電極
１２、１１２ ｎ+型エミッタ領域
１３ ｐ+型コンタクト領域
１４ ｐ型ベース領域
１６ ｎ型蓄積層
１８ ｎ-型半導体基板
２０ ｎ+型ＦＳ層
２２ ｐ+型コレクタ領域
２３、１２３ 熱酸化膜
２４ 層間絶縁膜
２５ バリアメタル
２６、１２６ 多結晶シリコン層
２７、１２７ トレンチ用マスク
３７ おもて面電極
３８ 裏面電極
４２ コンタクトホール
４３ 金属プラグ
４４、１４４ 半導体基体
４６、１４６ ゲートトレンチ
５０ ＩＧＢＴ

Claims (5)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、第２導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第１半導体領域および前記第１半導体層を貫通して前記第１半導体基板に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体層および前記第１半導体領域の表面に設けられた第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第１半導体領域の前記第１電極側の表面に最も近い前記ゲート電極の表面と、前記第１半導体領域の前記第１電極側の表面との距離は、０．１μｍ以上０．３μｍ以下であることを特徴とする半導体装置。
  2. 第１導電型の半導体基板のおもて面に、第２導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に酸化膜を形成する第２工程と、
    前記酸化膜をエッチングして、トレンチ用マスクを形成する第３工程と、
    前記トレンチ用マスクをマスクとして、前記第１半導体層を貫通して前記半導体基板に達するトレンチを形成する第４工程と、
    前記トレンチ用マスクを残したまま、前記第１半導体層の表面と、前記トレンチの底部および側壁と、に沿ってゲート絶縁膜を形成する第５工程と、
    前記ゲート絶縁膜上に、多結晶シリコン層を形成する第６工程と、
    前記多結晶シリコン層をエッチングして、ゲート電極を形成する第７工程と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第８工程と、
    前記第１半導体層および前記第１半導体領域の表面に第１電極を形成する第９工程と、
    前記炭化珪素半導体基板の裏面に第２電極を形成する第１０工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 前記第７工程では、前記第１半導体領域の前記第１電極側の表面に最も近い前記多結晶シリコン層の表面と、前記第１半導体領域の前記第１電極側の表面との距離を、０．１μｍ以上０．３μｍ以下に形成することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第５工程より後、前記第６工程より前に、
    前記トレンチ用マスクの一部をエッチングして、前記トレンチ用マスクの厚さを０．１μｍ以上０．１５μｍ以下とする工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記第２工程では、前記酸化膜の代わりに窒化膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
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