CN117913131A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

本发明提供能够在不应用CMP技术的情况下降低多晶硅层的凹陷量而使n+型发射区、n+型源区的深度变浅的半导体装置以及半导体装置的制造方法。在半导体装置的制造方法中，形成第一半导体层(14)的氧化膜(23)，对氧化膜(23)进行蚀刻，形成沟槽用掩模(27)，将沟槽用掩模(27)作为掩模而形成沟槽(26)，在保留沟槽用掩模(27)的状态下形成栅极绝缘膜(8)，在栅极绝缘膜(8)上形成多晶硅层(26)，对多晶硅层(26)进行蚀刻而形成栅电极(10)。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
功率半导体装置存在双极晶体管、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor：绝缘栅场效应晶体管)等多个种类，它们根据用途而分别使用。
例如，与MOSFET相比，双极晶体管、IGBT的电流密度高且能够流通大电流，但无法高速地进行开关。具体而言，双极晶体管在几kHz左右的开关频率下的使用为极限，IGBT在几十kHz左右的开关频率下的使用为极限。另一方面，与双极晶体管、IGBT相比，功率MOSFET的电流密度低且难以流通大电流，但能够进行高达几MHz左右的高速开关动作。
平面栅结构是在半导体基板的正面上以平板状设置有MOS栅的MOS栅结构。沟槽栅结构是在形成于半导体基板(半导体芯片)的正面的沟槽内埋入有MOS栅的MOS栅结构，沿着沟槽的侧壁在与半导体基板的正面正交的方向上形成有沟道(反型层)。因此，与沿着半导体基板的正面形成沟道的平面栅结构相比，能够增加每单位面积的单位单元(元件的结构单位)密度，并能够增加每单位面积的电流密度，因此在成本方面是有利的。
图12是通过以往的半导体装置的制造方法形成沟槽结构的流程图。图13～图20是示出通过以往的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图。通过这些图，对以往的半导体装置中的栅极沟槽(沟槽结构)的形成方法进行说明。
首先，如图13所示，在半导体基体144的表面上使热氧化膜(SiO2)123生长(步骤S11)。半导体基体144例如在n-型半导体基板内形成有p型基区、n型蓄积层等正面元件结构。
接下来，如图14所示，通过对热氧化膜123进行蚀刻，从而形成具有预定的开口宽度的沟槽用掩模127(步骤S12)。接下来，如图15所示，通过干式蚀刻对硅(Si)进行蚀刻，而形成栅极沟槽146(步骤S13)。接下来，如图16所示，将沟槽用掩模127全部去除(步骤S14)。
接下来，如图17所示，沿着半导体基体144的正面与栅极沟槽146的底部和侧壁而形成栅极绝缘膜108(步骤S15)。接下来，如图18所示，在栅极绝缘膜108上形成例如掺杂有磷原子的多晶硅层(polysilicon)126(步骤S16)。该多晶硅层126以填埋栅极沟槽146内的方式形成。
接下来，如图19所示，对多晶硅层126进行蚀刻，使其残留在栅极沟槽146内部，从而形成栅电极110(步骤S17)。在该蚀刻中，将台面表面的多晶硅层126全部蚀刻，直到进行至栅极绝缘膜108露出为止。台面可以是夹在相邻的栅极沟槽146之间的区域。接下来，如图20所示，在半导体基体144的表面上，通过光刻技术，例如利用抗蚀剂来形成具有期望的开口部的掩模(未图示)。然后，将该抗蚀剂作为掩模，通过离子注入法对n型的杂质进行离子注入。由此，在半导体基体144的正面区的一部分形成n+型发射区112(步骤S18)。通过上述方式，形成沟槽结构。
另外，公知有如下技术：将包含氯系气体和溴系气体中的至少一者和氧气的混合气体导入单片式干式蚀刻装置，并进行多晶硅层的回蚀去除，从而将多晶硅层的回蚀去除时的多晶硅插塞的上表面的凹陷深度设为最小(例如，参照下述专利文献1)。
现有技术文献
专利文献1：日本特开平7-130711号公报
发明内容
技术问题
如上所述，在沟槽用掩模去除工序(步骤S14)中，位于栅极沟槽146间的半导体基体144正面(台面表面)的作为Si蚀刻时的硬掩模而使用的沟槽用掩模127全部被去除，Si表面为Si露出的状态。
从该状态起进行栅极氧化，形成膜厚0.1μm左右的栅极绝缘膜108，在形成多晶硅层126的工序中使多晶硅生长膜厚0.8μm左右。之后，在蚀刻工序中对多晶硅层126进行蚀刻，此时，堆积于台面表面的多晶硅层126全部被蚀刻，直到进行至底层氧化膜(栅极绝缘膜108)露出为止。此时，埋入栅极沟槽146内的多晶硅层126也同时被蚀刻，因此多晶硅层126从Si表面凹陷。对于凹陷量而言，中央凹陷最大，在栅极沟槽146侧壁的与栅极绝缘膜108相接的区域最小。半导体基体144正面(Si表面)与多晶硅层126的凹陷最少的部分之间的距离h3从Si表面起达到0.3～0.5μm左右(参照图20)。
在此，为了改善特性，伴随着沟槽IGBT、沟槽MOSFET的栅极沟槽146结构的微细化，需要将形成在栅极沟槽146侧部的n+型发射区112、n+型源区的扩散深度形成得较浅。在该情况下，如图20所示，在上述的现有技术中，栅极沟槽146内的多晶硅层126的上述距离h3变得比n+型发射区112、n+型源区的膜厚更深，n+型发射区112、n+型源区不与栅电极110(多晶硅层126)相接。在该情况下，由于IGBT、MOSFET不进行动作，因此有在微细化方面产生极限这样的问题。
另外，作为解决上述问题的手段，一般已知通过CMP(Chemical MechanicalPolishing：化学机械抛光)技术对表面的多晶硅层126整面地进行蚀刻。但是，在CMP技术中，由于表面上的多晶硅层126全部被蚀刻，因此在有源区的除沟槽栅结构部以外的区域中存在想要在表面形成多晶硅层126的区域的情况下，需要再次形成多晶硅层126，存在导致晶片工艺的成本提高的问题。进而，还存在与以往的多晶硅层126的蚀刻技术相比，CMP技术应用本身的晶片工艺成本高的问题。
本发明的目的在于，为了消除上述的现有技术的问题点，提供一种半导体装置以及半导体装置的制造方法，能够在不应用CMP技术的情况下，降低多晶硅层的凹陷量，使n+型发射区、n+型源区的深度变浅。
技术方案
为了解决上述问题，达到本发明的目的，本发明的半导体装置具有以下特征。在第一导电型的半导体基板的正面设置有第二导电型的第一半导体层。在所述第一半导体层的与所述半导体基板侧相反的一侧的表面层选择性地设置有第一导电型的第一半导体区。设置有贯通所述第一半导体区和所述第一半导体层而到达所述半导体基板的沟槽。在所述沟槽的内部隔着栅极绝缘膜而设置有栅电极。在所述第一半导体层和所述第一半导体区的表面设置有第一电极。在所述半导体基板的背面设置有第二电极。距所述第一半导体区的所述第一电极侧的表面最近的所述栅电极的表面与所述第一半导体区的所述第一电极侧的表面之间的距离为0.1μm以上且0.3μm以下。
为了解决上述问题，达到本发明的目的，本发明的半导体装置的制造方法具有以下特征。首先，进行第一工序，在该第一工序中，在第一导电型的半导体基板的正面形成第二导电型的第一半导体层。接下来，进行第二工序，在该第二工序中，在所述第一半导体层的与所述半导体基板侧相反的一侧的表面形成氧化膜。接下来，进行第三工序，在该第三工序中，对所述氧化膜进行蚀刻，而形成沟槽用掩模。接下来，进行第四工序，在该第四工序中，将所述沟槽用掩模作为掩模，形成贯通所述第一半导体层而到达所述半导体基板的沟槽。接下来，进行第五工序，在该第五工序中，在保留所述沟槽用掩模的状态下，沿着所述第一半导体层的表面与所述沟槽的底部和侧壁形成栅极绝缘膜。接下来，进行第六工序，在该第六工序中，在所述栅极绝缘膜上形成多晶硅层。接下来，进行第七工序，在该第七工序中，对所述多晶硅层进行蚀刻，而形成栅电极。接下来，进行第八工序，在该第八工序中，在所述第一半导体层的与所述半导体基板侧相反的一侧的表面层选择性地形成第一导电型的第一半导体区。接下来，进行第九工序，在该第九工序中，在所述第一半导体层和所述第一半导体区的表面形成第一电极。接下来，进行第十工序，在该第十工序中，在所述半导体基板的背面形成第二电极。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在所述第七工序中，将距所述第一半导体区的所述第一电极侧的表面最近的所述多晶硅层的表面与所述第一半导体区的所述第一电极侧的表面之间的距离形成为0.1μm以上且0.3μm以下。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在所述第五工序之后且所述第六工序之前，还包括对所述沟槽用掩模的一部分进行蚀刻，而将所述沟槽用掩模的厚度设为0.1μm以上且0.15μm以下的工序。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在所述第二工序中，形成氮化膜以代替所述氧化膜。
根据上述的发明，在保留沟槽用掩模的全部或者一部分的状态下，进行形成栅极绝缘膜的工序以及之后的工序。由此，半导体基体表面的由栅极绝缘膜和沟槽用掩模构成的底层氧化膜的厚度比以往更厚，能够降低蚀刻后的多晶硅层的凹陷量。因此，即使使沟槽IGBT的n+型发射区(第一导电型的第一半导体区)、沟槽MOSFET的n+型源区的深度变浅，也能够防止n+型发射区、n+型源区与栅电极(多晶硅层)相接而导致IGBT、MOSFET不动作。
发明效果
根据本发明的半导体装置以及半导体装置的制造方法，起到能够在不应用CMP技术的情况下，降低多晶硅层的凹陷量，使n+型发射区、n+型源区的深度变浅这样的效果。
附图说明
图1是示出实施方式的半导体装置的结构的截面图。
图2是通过实施方式的半导体装置的制造方法形成沟槽结构的流程图。
图3是示出通过实施方式的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其1)。
图4是示出通过实施方式的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其2)。
图5是示出通过实施方式的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其3)。
图6是示出通过实施方式的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其4)。
图7是示出通过实施方式的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其5)。
图8是示出通过实施方式的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其6)。
图9是示出通过实施方式的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其7)。
图10是示出通过实施方式的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其8)。
图11是示出通过实施方式的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其9)。
图12是通过以往的半导体装置的制造方法形成沟槽结构的流程图。
图13是示出通过以往的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其1)。
图14是示出通过以往的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其2)。
图15是示出通过以往的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其3)。
图16是示出通过以往的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其4)。
图17是示出通过以往的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其5)。
图18是示出通过以往的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其6)。
图19是示出通过以往的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其7)。
图20是示出通过以往的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图(其8)。
符号说明
8、108：栅极绝缘膜
10、110：栅电极
12、112：n+型发射区
13：p+型接触区
14：p型基区
16：n型蓄积层
18：n-型半导体基板
20：n+型FS层
22：p+型集电区
23、123：热氧化膜
24：层间绝缘膜
25：阻挡金属
26、126：多晶硅层
27、127：沟槽用掩模
37：正面电极
38：背面电极
42：接触孔
43：金属插塞
44、144：半导体基体
46、146：栅极沟槽
50：IGBT
具体实施方式
以下，参照附图，详细地说明本发明的半导体装置以及半导体装置的制造方法的优选的实施方式。在本说明书和附图中，在标记有n或p的层、区域中，分别是指电子或空穴为多数载流子。另外，标注于n、p的+和-分别是指与未标注+和-的层、区域相比为高杂质浓度和低杂质浓度。应予说明，在以下的实施方式的说明和附图中，对相同的结构标注相同的附图标记，并省略重复的说明。本说明书中，在密勒指数的表述中，“-”是指紧随其后的指数上标注的横线，通过在指数前标注“-”来示出负的指数。而且，考虑到制造中的偏差，优选相同或同等的记载包含至5％以内。
(实施方式)
以IGBT为例对实施方式的半导体装置的结构进行说明。图1是示出实施方式的半导体装置的结构的截面图。在图1中，仅记载了在导通状态时电流流过的有源区，将有源区的周围包围为大致矩形状，省略了设置有耐压结构的边缘终端区的记载。耐压结构具有缓解有源区与边缘终端区之间的边界附近的电场而保持耐压的功能。耐压是指即使由于在pn结发生雪崩击穿从而使漏极-源极间电流增加，漏极-源极间电压也不会进一步增加的极限的电压。
IGBT50可以在成为n-型漂移层的n-型半导体基板(第一导电型的半导体基板)18的正面侧的表面层设置有n型蓄积层16。n型蓄积层16是使载流子的扩展电阻降低的所谓的电流扩散层(Current Spreading Layer：CSL)。在n型蓄积层16上(n-型半导体基板18的正面侧)设置有p型基区(第二导电型的第一半导体层)14。设置有贯通p型基区14而到达n-型半导体基板18的栅极沟槽46。栅极沟槽46在两侧设置有n+型发射区(第一导电型的第一半导体区)12，以预定的间隔配置为例如条纹状的平面布局，并将p型基区14分离为多个区域(台面部)。在栅极沟槽46的内部，沿着栅极沟槽46的内壁设置有栅极绝缘膜8，在栅极绝缘膜8的内侧设置有栅电极10。
在p型基区14的内部，在各台面部分别选择性地设置有n+型发射区12和p+型接触区13。n+型发射区12隔着设置于栅极沟槽46的内壁的栅极绝缘膜8而与栅电极10对置。n+型发射区12设置在比p+型接触区13更靠栅极沟槽46侧的位置。也可以不设置p+型接触区13。在未设置p+型接触区13的情况下，在比n+型发射区12更远离栅极沟槽46的部位，p型基区14到达至半导体基体44的正面，并在半导体基体44的正面露出。
正面电极37经由接触孔42与n+型发射区12相接，并且通过层间绝缘膜24与栅电极10电绝缘。在n+型发射区12可以选择性地设置开口，在该开口，正面电极37可以与p型基区14电连接。正面电极37作为发射极而发挥功能。
在n-型半导体基板18的内部，可以在基板背面侧设置有n+型场截止(FS)层20。n+型FS层20具有抑制在关断时从p型基区14与n-型半导体基板18之间的pn结向后述的p+型集电区22侧延伸的耗尽层的延伸的功能。
在n-型半导体基板18的背面侧的表面层的、比n+型FS层20距n-型半导体基板18的背面更浅的位置设置有p+型集电区22，背面电极38设置于p+型集电区22的表面(n-型半导体基板的整个背面)。背面电极38作为集电极而发挥功能。将p+型集电区22、n-型半导体基板18、n+型FS层20、n型蓄积层16以及p型基区14组合而称为半导体基体44。
另外，接触孔42可以在其底面和侧面上形成由Ti(钛)、TiN(氮化钛)、Ta(钽)、TaN(氮化钽)等构成的阻挡金属25，或者由它们的叠层构成的阻挡金属25。另外，为了使正面电极37与n+型发射区12和p+型接触区13良好地连接，接触孔42可以形成由钨(W)、钼(Mo)构成的金属插塞43。
在实施方式中，栅电极10从n+型发射区12的表面凹陷。虽然在图1中未记载，但对于凹陷量而言，中央凹陷最大，在栅极沟槽46侧壁的与栅极绝缘膜8相接的区域凹陷最小(参照图8)。在实施方式中，由于通过后述的方法进行制造(制作)，所以距n+型发射区12的正面电极37侧的表面最近的栅电极10的表面与n+型发射区12的正面电极37侧的表面之间的距离L成为0.1μm以上且0.3μm以下。距离L也可以是厚度方向的距离。距n+型发射区12的正面电极37侧的表面最近的栅电极10的表面是栅电极10的凹陷最少的表面。
(实施方式的半导体装置的制造方法)
接下来，对实施方式的半导体装置的制造方法进行说明。图2是通过实施方式的半导体装置的制造方法形成沟槽结构的流程图。图3～图11是示出通过实施方式的半导体装置的制造方法形成沟槽结构的过程中的状态的截面图。在此，主要说明图1的IGBT50的沟槽结构的形成。
首先，在例如由硅构成的n-型半导体基板(半导体晶片)18的正面侧形成沟槽栅型IGBT50的MOS栅极部等正面元件结构。例如，以如下方式形成正面元件结构。首先，准备成为n-型漂移区的n-型半导体基板18。接下来，在n-型半导体基板18的正面上，通过光刻技术并利用例如光致抗蚀剂形成具有预定的开口部的离子注入用掩模(未图示)。开口部形成于设置n型蓄积层16的位置。将该离子注入用掩模作为掩模，进行n型杂质、例如磷(P)、砷(As)等的离子注入。通过该离子注入，从而在n-型半导体基板18的内部形成有被注入了n型杂质的n型蓄积层16。
接下来，在n-型半导体基板18的正面上，通过光刻技术并利用例如光致抗蚀剂形成具有预定的开口部的离子注入用掩模(未图示)。开口部形成于设置p型基区14的位置。将该离子注入用掩模作为掩模，进行p型杂质、例如硼(B)等的离子注入。通过该离子注入，从而在n-型半导体基板18的正面侧的表面层形成有被注入了p型杂质的p型基区14(第一工序)。
接下来，如图3所示，在半导体基体44的表面上使热氧化膜(SiO2)23生长(步骤S1：第二工序)。图3～图11中的半导体基体44在n-型半导体基板18内形成有p型基区14、n型蓄积层16等正面元件结构。
接下来，如图4所示，通过对热氧化膜23进行蚀刻，而形成具有预定的开口宽度的沟槽用掩模27(步骤S2：第三工序)。沟槽用掩模27也能够使氮化膜、例如氮化硅膜(Si3N4)生长，通过光刻而形成为具有预定的开口宽度。氮化膜的蚀刻速率比热氧化膜23的蚀刻速率更小，因此能够以比热氧化膜23更薄的膜而获得相同的效果。接下来，如图5所示，将沟槽用掩模27作为掩模，通过干式蚀刻对硅进行蚀刻，从而形成贯通p型基区14而到达n-型半导体基板18的栅极沟槽46(步骤S3：第四工序)。
在形成栅极沟槽46之后，如图10所示，也可以从栅极沟槽46的开口部起将沟槽用掩模27去除宽度h2，进行用于去除栅极沟槽46的损伤的等向性蚀刻、用于使栅极沟槽46的底部和栅极沟槽46的开口部的角变圆的牺牲氧化。宽度h2例如为0.1μm～0.15μm。图11示出了在使底部和开口部的角变圆之后的栅极沟槽46。也可以仅进行等向性蚀刻和牺牲氧化中的任一者。另外，也可以在进行等向性蚀刻之后进行牺牲氧化。由此，能够露出硅的平整的表面，通过使角变圆，能够抑制栅极沟槽46的底部和/或开口部处的电场集中。
接下来，如图6所示，在实施方式中，在保留沟槽用掩模27的状态下，沿着半导体基体44的表面与栅极沟槽46的底部和侧壁而形成栅极绝缘膜8(步骤S4：第五工序)。栅极绝缘膜8可以通过热氧化而形成。栅极绝缘膜8可以通过CVD法而形成。
接下来，如图7所示，在栅极绝缘膜8上形成例如掺杂有磷原子的多晶硅层(polysilicon)26(步骤S5：第六工序)。该多晶硅层26以填埋栅极沟槽46内的方式形成。该多晶硅层26可以通过CVD法形成。
接下来，如图8所示，通过对多晶硅层26进行蚀刻，使其残留在栅极沟槽46内部，从而形成栅电极10(步骤S6：第七工序)。在该蚀刻中，将台面表面的多晶硅层26全部蚀刻，直到进行至沟槽用掩模27露出为止。此时，埋入到栅极沟槽46内的多晶硅层26也同时被蚀刻，因此多晶硅层26从Si表面凹陷。对于凹陷量而言，中央凹陷最大，在栅极沟槽46侧壁的与栅极绝缘膜8相接的区域最小。
接下来，如图9所示，在半导体基体44的表面上，通过光刻技术并利用例如光致抗蚀剂形成具有预定的开口部的离子注入用掩模(未图示)。开口部形成于设置n+型发射区12的位置，该n+型发射区12形成于p型基区14内。将该离子注入用掩模作为掩模，进行n型杂质、例如磷(P)、砷(As)等的离子注入。通过该离子注入，从而在p型基区13的表面层形成有被注入了n型杂质的n+型发射区12(步骤S7：第八工序)。
如此，在实施方式中，在形成栅极沟槽46后，在保留了位于栅极沟槽46间的半导体基体44表面(台面表面)的作为沟槽蚀刻时的硬掩模的沟槽用掩模27的全部或者一部分的状态下，进行形成栅极绝缘膜8的工序以及之后的工序。
在步骤S3的对硅进行蚀刻时，用作硬掩模的沟槽用掩模27按照蚀刻的选择比而被蚀刻。例如，在某个蚀刻条件下，在对硅进行蚀刻前为0.4μm的沟槽用掩模27在蚀刻后成为0.2μm左右。沟槽用掩模27由于表面被重金属污染，所以也可以在形成栅极绝缘膜8之前，轻度进行蚀刻而去除表面，使厚度成为0.1μm以上且0.15μm以下左右。
如实施方式那样，在保留了沟槽用掩模27的状态下，台面表面的由栅极绝缘膜8和沟槽用掩模27构成的底层氧化膜的厚度(0.3μm)比以往的仅栅极绝缘膜8(0.1μm)的情况厚，即使对多晶硅层26进行蚀刻后的多晶硅层26的凹陷量不变，也能够降低从半导体基体44表面起的凹陷量。
例如，在台面表面的底层氧化膜的厚度为0.3μm的情况下，半导体基体44表面(Si表面)与多晶硅层26的凹陷最少的部分之间的距离h1(在现有技术中为0.3μm～0.5μm左右)能够从Si表面起降低至0.1～0.3μm左右(参照图9)。因此，即使使沟槽IGBT的n+型发射区12、沟槽MOSFET的n+型源区的深度变浅，也能够防止n+型发射区12、n+型源区与栅电极10(多晶硅层26)相接而使IGBT、MOSFET不动作。如此，由于能够降低多晶硅层26的凹陷量，所以即使不应用CMP技术，也能够使沟槽IGBT的n+型发射区12、沟槽MOSFET的n+型源区的深度变浅。
接下来，在n-型半导体基板18的表面上，通过光刻技术并利用例如光致抗蚀剂形成具有预定的开口部的离子注入用掩模(未图示)。开口部形成于设置有p+型接触区13的位置，该p+型接触区13形成于p型基区14内。将该离子注入用掩模作为掩模，进行p型杂质、例如B等的离子注入。通过该离子注入，从而在p型基区14的表面层形成有被注入了p型杂质的p+型接触区13。
接下来，进行用于使通过离子注入形成的p型基区14、n型蓄积层16、n+型发射区12、p+型接触区13活化的热处理(活化退火)。例如，在1000℃左右的惰性气体气氛中进行热处理(退火)。活化退火可以如此地一并进行，也可以在每次离子注入时进行。
接下来，以覆盖沟槽栅型IGBT50的栅电极10的方式，在n-型半导体基板18的正面的整个面形成层间绝缘膜24。层间绝缘膜24例如可以通过形成HTO膜并将BPSG堆积在HTO膜上而形成。HTO膜和BPSG可以通过CVD法形成。接下来，可以通过热处理(回流焊)和/或化学机械研磨(CMP)等使层间绝缘膜24变得平坦，提高正面电极的覆盖性(阶梯覆盖)。接下来，在层间绝缘膜24上进行由光致抗蚀剂涂布、曝光、显影工艺构成的图案形成，形成预定区域开口了的抗蚀剂膜。
抗蚀剂膜在与沟槽栅型IGBT50的接触孔42的形成区域对应的部分具有开口部。接下来，将抗蚀剂膜作为掩模而进行干式蚀刻，选择性地去除层间绝缘膜24。通过干式蚀刻，在露出于抗蚀剂膜的开口部的部分，形成沿深度方向贯通层间绝缘膜24而到达n-型半导体基板18的正面的接触孔42。
接下来，在接触孔42的侧壁和底部形成阻挡金属25。阻挡金属25也可以不形成在层间绝缘膜24上。阻挡金属25也可以形成在层间绝缘膜24上。阻挡金属25可以通过CVD方式或溅射方式形成。
接下来，以埋入接触孔42的方式形成金属插塞43。金属插塞43可以是钨(W)。金属插塞43可以形成为，在n-型半导体基板18的正面的整个面形成钨膜，并通过进行回蚀来填埋接触孔42。
接下来，在n-型半导体基板18的正面的整个面形成成为发射极的正面电极37(第九工序)。正面电极37例如是以铝(Al)为主要成分的金属膜。正面电极37例如通过溅射法形成。正面电极37经由接触孔42内的金属插塞43和阻挡金属25而与n+型发射区12和p+型接触区13电连接。
接下来，从背面侧对n-型半导体基板18进行磨削，直到磨削到作为半导体装置而使用的产品厚度的位置。接下来，从n-型半导体基板18的磨削后的背面对磷(P)和/或硒(Se)进行离子注入，在n-型半导体基板18的背面侧的内部形成n+型FS层20。
接下来，从n-型半导体基板18的背面对硼(B)进行离子注入，在n-型半导体基板18的背面的表面层的比n+型FS层20更浅的位置形成p+型集电区22。
接下来，通过热处理使离子注入到n-型半导体基板18的杂质扩散。接下来，在n-型半导体基板18的背面形成成为集电极的背面电极38(第十工序)。背面电极38例如是以铝(Al)为主要成分的金属膜。背面电极38例如通过溅射法形成。之后，通过将n-型半导体基板18切断而成为芯片状的各个单片，从而完成图1的半导体装置。
如以上说明的那样，根据实施方式，在保留沟槽用掩模的全部或者一部分的状态下，进行形成栅极绝缘膜的工序以及之后的工序。由此，半导体基体表面的由栅极绝缘膜和沟槽用掩模构成的底层氧化膜的厚度比以往更厚，能够降低蚀刻后的多晶硅层的凹陷量。因此，即使使沟槽IGBT的n+型发射区、沟槽MOSFET的n+型源区的深度变浅，也能够防止n+型发射区、n+型源区与栅电极(多晶硅层)相接而导致IGBT、MOSFET不动作。
以上，在本发明中，以在硅基板的第一主面上构成MOS栅结构的情况为例进行了说明，但不限于此，能够对半导体的种类(例如碳化硅(SiC)等)、基板主面的面取向等进行各种变更。另外，在本发明的实施方式中，以沟槽IGBT为例进行了说明，但不限于此，能够应用于沟槽MOSFET等各种结构的半导体装置。另外，在本发明中，在各实施方式中将第一导电型设为n型，将第二导电型设为p型，但本发明将第一导电型设为p型，将第二导电型设为n型也同样成立。
工业上的可利用性
如上所述，本发明的半导体装置以及半导体装置的制造方法对于在电力转换装置、各种工业用机械等的电源装置等中使用的高耐压半导体装置是有用的。

Claims (5)

1.一种半导体装置，其特征在于，具备：
第一导电型的半导体基板；
第二导电型的第一半导体层，其设置于所述半导体基板的正面；
第一导电型的第一半导体区，其选择性地设置于所述第一半导体层的与所述半导体基板侧相反的一侧的表面层；
沟槽，其贯通所述第一半导体区和所述第一半导体层而到达所述半导体基板；
栅电极，其隔着栅极绝缘膜而设置于所述沟槽的内部；
第一电极，其设置于所述第一半导体层和所述第一半导体区的表面；以及
第二电极，其设置于所述半导体基板的背面，
距所述第一半导体区的所述第一电极侧的表面最近的所述栅电极的表面与所述第一半导体区的所述第一电极侧的表面之间的距离为0.1μm以上且0.3μm以下。
2.一种半导体装置的制造方法，其特征在于，包括：
第一工序，在第一导电型的半导体基板的正面形成第二导电型的第一半导体层；
第二工序，在所述第一半导体层的与所述半导体基板侧相反的一侧的表面形成氧化膜；
第三工序，对所述氧化膜进行蚀刻，而形成沟槽用掩模；
第四工序，将所述沟槽用掩模作为掩模，形成贯通所述第一半导体层而到达所述半导体基板的沟槽；
第五工序，在保留所述沟槽用掩模的状态下，沿着所述第一半导体层的表面与所述沟槽的底部和侧壁形成栅极绝缘膜；
第六工序，在所述栅极绝缘膜上形成多晶硅层；
第七工序，对所述多晶硅层进行蚀刻，而形成栅电极；
第八工序，在所述第一半导体层的与所述半导体基板侧相反的一侧的表面层选择性地形成第一导电型的第一半导体区；
第九工序，在所述第一半导体层和所述第一半导体区的表面形成第一电极；以及
第十工序，在所述半导体基板的背面形成第二电极。
3.根据权利要求2所述的半导体装置的制造方法，其特征在于，
在所述第七工序中，将距所述第一半导体区的所述第一电极侧的表面最近的所述多晶硅层的表面与所述第一半导体区的所述第一电极侧的表面之间的距离形成为0.1μm以上且0.3μm以下。
4.根据权利要求2所述的半导体装置的制造方法，其特征在于，
在所述第五工序之后且所述第六工序之前，还包括对所述沟槽用掩模的一部分进行蚀刻，而将所述沟槽用掩模的厚度设为0.1μm以上且0.15μm以下的工序。
5.根据权利要求2所述的半导体装置的制造方法，其特征在于，
在所述第二工序中，形成氮化膜以代替所述氧化膜。
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