CN117712153A - 半导体装置及其制造方法 - Google Patents

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CN117712153A CN202311086483.7A CN202311086483A CN117712153A CN 117712153 A CN117712153 A CN 117712153A CN 202311086483 A CN202311086483 A CN 202311086483A CN 117712153 A CN117712153 A CN 117712153A
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Abstract

提供一种半导体装置及其制造方法。能够抑制具有接触沟槽的构造中的栅极阈值电压的偏差。具备：第一导电型的半导体基板；绝缘栅型电极构造，其被埋入到设置于半导体基板的第一沟槽；第二导电型的基极区，其以与第一沟槽相接的方式设置于半导体基板；第一导电型的第一主电极区，其以与第一沟槽相接的方式设置于基极区的上部；第二导电型的多晶硅膜，其被埋入到设置于半导体基板的第二沟槽，且与基极区相接，第二导电型的多晶硅膜的杂质浓度比基极区的杂质浓度高；以及第二主电极区，其设置于半导体基板的下表面侧。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。
背景技术
以往，在沟槽栅构造的绝缘栅型双极晶体管(IGBT)等半导体装置中，作为用于弥补伴随细微化而引起的耐量下降的技术，开发了以下的技术：以使栅极沟槽之间的台面部露出的方式形成接触孔，之后对栅极沟槽之间的台面部进一步进行蚀刻，来形成沟槽(接触沟槽)。
在形成接触沟槽之后，在接触沟槽的底面进行硼(B)等p型杂质的离子注入来形成高杂质浓度的接触区，以减少接触电阻。之后，隔着钛(Ti)和氮化钛(TiN)等势垒金属膜将钨(W)等接触插塞(英文：plug)埋入到接触沟槽。
专利文献1公开了以下内容：在接触用沟槽的下方，空穴提取区比体区形成得浅，以进行欧姆接触；以及空穴提取区也可以被配置为处于接触用沟槽的存在范围内。专利文献2公开了以下内容：沿着源极体接触沟槽形成有p+层。
专利文献3公开了以下内容：在接触孔内设置多晶硅膜，通过回蚀等去除底部以外的多晶硅膜，并进行热处理；以及在接触孔内设置有扩散源层。专利文献4公开了以下内容：在与接触部的底面相接的半导体基板的表面形成有p+型半导体区，p+型半导体区从接触部的底面起形成至n型半导体区的中途深度。
现有技术文献
专利文献
专利文献1：日本特开2019-186252号公报
专利文献2：日本特表2008-530800号公报
专利文献3：日本特开2004-303964号公报
专利文献4：日本特开2018-22776号公报
发明内容
发明要解决的问题
如上所述，一般来说，在形成接触沟槽后，在接触沟槽的底面进行p型杂质的离子注入来形成高杂质浓度的接触区。然而，由于离子注入后的p型杂质的活性化等热历史，p型杂质向沟道附近扩散，沟道的杂质浓度变动，由此栅极阈值电压变动。该栅极阈值电压的变动量根据晶圆面内的差异、晶圆之间的差异而不同，因此栅极阈值电压产生偏差。虽然希望使接触区尽可能狭小，但是由于晶圆工艺的偏差的影响，而难以进行控制。为了可靠地进行接触，将接触区形成得大，因此p型杂质容易扩散至沟道附近。
本发明的目的在于提供一种能够抑制具有接触沟槽的构造中的栅极阈值电压的偏差的半导体装置及其制造方法。
用于解决问题的方案
为了达到上述目的，本发明的一个方式的宗旨在于提供一种半导体装置，其特征在于，具备：第一导电型的半导体基板；绝缘栅型电极构造，其被埋入到设置于半导体基板的第一沟槽；第二导电型的基极区，其以与第一沟槽相接的方式设置于半导体基板；第一导电型的第一主电极区，其以与第一沟槽相接的方式设置于基极区的上部；第二导电型的多晶硅膜，其被埋入到设置于半导体基板的第二沟槽，且与基极区相接，第二导电型的多晶硅膜的杂质浓度比基极区的杂质浓度高；以及第二主电极区，其设置于半导体基板的下表面侧。
本发明的其它方式的宗旨在于提供一种半导体装置的制造方法，包括以下工序：在第一导电型的半导体基板形成第一沟槽；在第一沟槽形成绝缘栅型电极构造；在半导体基板以与第一沟槽相接的方式形成第二导电型的基极区；在基极区的上部以与第一沟槽相接的方式形成第一导电型的第一主电极区；在半导体基板的上部形成与基极区相接的第二沟槽；在第二沟槽中埋入杂质浓度比基极区的杂质浓度高的第二导电型的多晶硅膜；以及在半导体基板的下表面侧形成第二主电极区。
发明的效果
根据本发明，能够提供能够抑制具有接触沟槽的构造中的栅极阈值电压的偏差的半导体装置及其制造方法。
附图说明
图1是表示第一实施方式所涉及的半导体装置的一例的水平方向的截面图。
图2是从图1的A-A方向观察到的垂直方向的截面图。
图3是将图2的区域A放大后的截面图。
图4是从图1的B-B方向观察到的垂直方向的截面图。
图5是第一实施方式所涉及的半导体装置的制造方法的一例的工序截面图。
图6是第一实施方式所涉及的半导体装置的制造方法的一例的继图5后的工序截面图。
图7是第一实施方式所涉及的半导体装置的制造方法的一例的继图6后的工序截面图。
图8是第一实施方式所涉及的半导体装置的制造方法的一例的继图7后的工序截面图。
图9是第一实施方式所涉及的半导体装置的制造方法的一例的继图8后的工序截面图。
图10是第一实施方式所涉及的半导体装置的制造方法的一例的继图9后的工序截面图。
图11是第一实施方式所涉及的半导体装置的制造方法的一例的继图10后的工序截面图。
图12是第一实施方式所涉及的半导体装置的制造方法的一例的继图11后的工序截面图。
图13是第一实施方式所涉及的半导体装置的制造方法的一例的继图12后的工序截面图。
图14是第一实施方式所涉及的半导体装置的制造方法的一例的继图13后的工序截面图。
图15是比较例所涉及的半导体装置的制造方法的工序截面图。
图16是比较例所涉及的半导体装置的制造方法的继图15后的工序截面图。
图17是表示第二实施方式所涉及的半导体装置的一例的垂直方向的截面图。
图18是表示第二实施方式所涉及的半导体装置的一例的垂直方向的其它截面图。
图19是表示第三实施方式所涉及的半导体装置的一例的垂直方向的截面图。
图20是表示第三实施方式所涉及的半导体装置的一例的垂直方向的其它截面图。
图21是表示第四实施方式所涉及的半导体装置的一例的垂直方向的截面图。
图22是表示第四实施方式所涉及的半导体装置的一例的垂直方向的其它截面图。
图23是表示第五实施方式所涉及的半导体装置的一例的水平方向的截面图。
图24是从图23的A-A方向观察到的垂直方向的截面图。
图25是表示第六实施方式所涉及的半导体装置的一例的垂直方向的截面图。
图26是表示第七实施方式所涉及的半导体装置的一例的垂直方向的截面图。
图27是表示第七实施方式所涉及的半导体装置的一例的垂直方向的其它截面图。
图28是表示第八实施方式所涉及的半导体装置的一例的水平方向的截面图。
图29是沿图28的A-A′线切断后的垂直方向的截面图。
图30是沿图28的B-B′线切断后的垂直方向的截面图。
图31是表示第九实施方式所涉及的半导体装置的一例的垂直方向的截面图。
图32是表示第九实施方式所涉及的半导体装置的一例的垂直方向的其它截面图。
图33是表示第十实施方式所涉及的半导体装置的一例的水平方向的截面图。
图34是沿图33的A-A′线切断后的垂直方向的截面图。
图35是沿图33的C-C′线切断后的垂直方向的截面图。
图36是表示第十一实施方式所涉及的半导体装置的一例的垂直方向的截面图。
图37是表示第十一实施方式所涉及的半导体装置的一例的垂直方向的其它截面图。
图38是表示第十二实施方式所涉及的半导体装置的一例的垂直方向的截面图。
图39是表示第十三实施方式所涉及的半导体装置的一例的水平方向的截面图。
图40是沿图39的A-A′线切断后的垂直方向的截面图。
图41是沿图39的B-B′线切断后的垂直方向的截面图。
图42是表示第十四实施方式所涉及的半导体装置的一例的垂直方向的截面图。
图43是表示第十五实施方式所涉及的半导体装置的一例的垂直方向的截面图。
图44是表示第十六实施方式所涉及的半导体装置的一例的垂直方向的截面图。
图45是表示第十六实施方式所涉及的半导体装置的一例的垂直方向的截面图。
具体实施方式
下面，参照附图来说明本发明的第一实施方式至第十七实施方式。在下面的说明中参照的附图的记载中，对相同或类似的部分标注相同或类似的标记。但是，应该注意的是，附图是示意性的，厚度与平面尺寸的关系、各层的厚度的比率等与实际不同。因而，应该参酌下面的说明来判断具体的厚度、尺寸。另外，在附图相互之间也包括彼此的尺寸的关系、比率不同的部分，这是理所当然的。
在下面的说明中，“第一主电极区”和“第二主电极区”是供主电流流入或流出的半导体元件的主电极区。如果是绝缘栅型双极晶体管(IGBT)，则“第一主电极区”表示成为发射极区和集电极区中的任一方的半导体区。如果是场效应晶体管(FET)、静电感应晶体管(SIT)，则“第一主电极区”表示成为源极区和漏极区中的任一方的半导体区。如果是静电感应晶闸管(SI晶闸管)、门极可关断晶闸管(GTO)，则“第一主电极区”表示成为阳极区和阴极区中的任一方的半导体区。另外，如果是IGBT，则“第二主电极区”表示未成为上述第一主电极区的、成为发射极区和集电极区中的任一方的区。如果是FET、SIT，则“第二主电极区”表示未成为上述第一主电极区的、成为源极区和漏极区中的任一方的半导体区。如果是SI晶闸管、GTO，则“第二主电极区”表示未作为上述第一主电极区的、作为阳极区和阴极区中的任一方的区。即，如果“第一主电极区”是源极区，则“第二主电极区”表示漏极区。如果“第一主电极区”是发射极区，则“第二主电极区”表示集电极区。如果“第一主电极区”是阳极区，则“第二主电极区”表示阴极区。此外，在仅记载为“主电极区”的情况下，总括地表示在技术上和前后文连贯性上妥当的第一主电极区和第二主电极区中的任一方。
另外，下面的说明中的上下等方向的定义仅是便于说明的定义，不对本发明的技术思想进行限定。例如，如果将对象旋转90°后进行观察，则上下变换成左右来解读，如果旋转180°后进行观察，则上下进行翻转来解读，这是理所当然的。另外，也可以将“上表面”改称为“表面”，也可以将“下表面”改称为“背面”。
另外，在下面的说明中，例示地说明第一导电型为n型、第二导电型为p型的情况。但是，也可以将导电型选作相反的关系，使第一导电型为p型、第二导电型为n型。另外，标注于“n”和“p”的“+”或“-”分别表示与未标注“+”或“-”的半导体区相比杂质浓度相对高或相对低的半导体区。但是，即使是标注了相同的“n”和“n”的半导体区，也不表示各个半导体区的杂质浓度严格相同。
(第一实施方式)
<半导体装置的构造>
作为第一实施方式所涉及的半导体装置，以IGBT为一例来进行说明。图1表示从上表面(表面)侧观察第一实施方式所涉及的半导体装置的有源区的一部分所得到的水平方向的截面。图2表示从图1的A-A方向观察到的垂直方向的截面。从图2的B-B方向观察到的水平方向的截面与图1对应。
如图2所示，第一实施方式所涉及的半导体装置具备半导体基板10。半导体基板10例如由硅(Si)基板构成。半导体基板10不限定于Si基板，例如也可以是由碳化硅(SiC)、氮化镓(GaN)、氧化镓(Ga2O3)、金刚石(C)或氮化铝(AlN)等禁带宽度比Si的禁带宽度宽的半导体(宽带隙半导体)形成的半导体基板。
半导体基板10具备第一导电型(n-型)的漂移层1。在漂移层1的上表面侧，设置有杂质浓度比漂移层1的杂质浓度高的n型的积累层2。积累层2的下表面与漂移层1的上表面相接。通过设置积累层2，能够提高载流子的注入促进效果(IE效果)，来减少接通电压。此外，积累层2也可以不是必须设置的。
在积累层2的上表面侧，设置有第二导电型(p-型)的基极区3。基极区3的下表面与积累层2的上表面相接。在不设置积累层2的情况下，基极区3的下表面与漂移层1的上表面相接。在基极区3的上表面侧，设置有n+型的第一主电极区(发射极区)4a、4b。发射极区4a、4b的下表面与基极区3的上表面相接。发射极区4a、4b的杂质浓度比漂移层1和积累层2的杂质浓度高。
在半导体基板10的上部，多个沟槽(栅极沟槽)11以彼此相离的方式并列设置。栅极沟槽11从半导体基板10的上表面起沿相对于半导体基板10的上表面而言的垂直方向即深度方向设置。栅极沟槽11贯通发射极区4a、4b、基极区3以及积累层2并到达漂移层1。发射极区4a、4b、基极区3以及积累层2的侧面与栅极沟槽11的侧面(侧壁)相接。
以覆盖栅极沟槽11的底面和侧面的方式设置有栅极绝缘膜6。作为栅极绝缘膜6，能够采用例如二氧化硅膜(SiO2膜)、氮氧化硅(SiON)膜、氧化锶(SrO)膜、氮化硅(Si3N4)膜、氧化铝物(Al2O3)膜、氧化镁(MgO)膜、氧化钇(Y2O3)膜、氧化铪(HfO2)膜、氧化锆(ZrO2)膜、氧化钽(Ta2O5)膜、氧化铋(Bi2O3)膜中的任一者的单层膜或将它们中的多个进行层叠而得到的复合膜等。
在栅极沟槽11的内侧，隔着栅极绝缘膜6而埋入有栅极电极7。由栅极绝缘膜6和栅极电极7构成绝缘栅型电极构造(6、7)。作为栅极电极7的材料，例如能够使用以高杂质浓度添加有磷(P)、硼(B)等杂质的多晶硅膜(掺杂多晶硅膜)。
此外，可以是，多个绝缘栅型电极构造(6、7)中的一部分绝缘栅型电极构造(6、7)是与栅极流道连接的栅极沟槽部，其余的绝缘栅型电极构造(6、7)是不与栅极流道连接的虚设沟槽部。
相邻的栅极沟槽11的间隔为例如0.5μm以上且1.5μm以下左右。在相邻的栅极沟槽11之间设置有由半导体基板10的上部构成的台面部。台面部是半导体基板10的夹在相邻的栅极沟槽11之间的区域，是比栅极沟槽11的最深的位置靠上方的区域。
在半导体基板10的台面部和绝缘栅型电极构造(6、7)的上表面设置有层间绝缘膜20。层间绝缘膜20例如由被称为“NSG”的不包含磷(P)或硼(B)的非掺杂的氧化硅膜(SiO2膜)、添加有磷的氧化硅膜(PSG膜)、添加有硼的氧化硅膜(BSG膜)、添加有硼和磷的氧化硅膜(BPSG膜)、氮化硅膜(Si3N4膜)、高温氧化膜(HTO膜)等的单层膜或它们的层叠膜构成。
在位于半导体基板10的台面部上的层间绝缘膜20，设置有贯通层间绝缘膜20的接触孔20a。在半导体基板10的台面部，以与接触孔20a连续的方式设置有沟槽(接触沟槽)14。接触沟槽14从半导体基板10的台面部的上表面起沿相对于台面部的上表面而言的垂直方向即深度方向设置。
图3示出图2的包围接触沟槽14的周围的虚线的区域A的放大图。如图3所示，在发射极区4a、4b所出现的截面，接触沟槽14贯通发射极区4a、4b并到达基极区3。接触沟槽14的深度D1比发射极区4a、4b的深度D3深，为例如0.2μm以上且1.0μm以下左右。此外，接触沟槽14的深度D1也可以与发射极区4a、4b的深度D3相同，也可以比发射极区4a、4b的深度D3浅。接触沟槽14的底面的宽度为例如0.1μm以上且0.5μm以下左右。
接触沟槽14的侧面为随着从开口部去向底面而变窄的锥形状(正锥形状)。此外，接触沟槽14的侧面也可以相对于接触沟槽14的底面大致垂直，或者也可以是随着从开口部去向底面而变宽的锥形状(倒锥形状)。接触沟槽14的底面是平面，但是不限定于此，也可以是向下凸的曲面等。
在接触沟槽14的下部，埋入有杂质浓度比基极区3的杂质浓度高的p+型的多晶硅膜15。多晶硅膜15是以高杂质浓度添加了硼(B)等p型杂质的多晶硅膜(掺杂多晶硅膜)。多晶硅膜15的下表面与基极区3相接。多晶硅膜15的侧面与基极区3及发射极区4a、4b相接。
多晶硅膜15的厚度T1为例如0.1μm以上且0.8μm以下左右，为接触沟槽14的深度的1/10以上且4/5以下左右。在多晶硅膜15的上表面的中央部设置有凹部15x。凹部15x的深度D2为例如0.01μm以上且0.1μm以下左右，为多晶硅膜15的厚度T1的1/10以上且1/2以下左右。凹部15x的开口部的宽度W1为例如0.1μm以上且0.4μm以下左右，为多晶硅膜15的上表面的宽度W2的1/5以上且4/5以下左右。
在接触沟槽14的上部和接触孔20a埋入有接触部30。接触部30的下表面与多晶硅膜15的上表面相接。接触部30的侧面与发射极区4a、4b及层间绝缘膜20相接。接触部30与发射极区4a、4b及多晶硅膜15进行欧姆接触。
接触部30由势垒金属膜和接触插塞构成。作为势垒金属膜，例如能够使用钛(Ti)或氮化钛(TiN)等单层膜、或者Ti及TiN的层叠膜等。作为接触插塞，能够使用钨(W)等金属。也可以是，在接触部30与发射极区4a、4b及多晶硅膜15之间形成有金属硅化物层。
如图1所示，栅极沟槽11具有在一个方向(图1的上下方向)上彼此平行地延伸的直线状(条纹状)的平面图案。接触沟槽14具有在栅极沟槽11的延伸方向上平行地延伸的直线状(条纹状)的平面图案。被埋入到接触沟槽14的接触部30以及隐藏到接触部30之下的多晶硅膜15具有在接触沟槽14的延伸方向上延伸的平面图案。
n+型的发射极区4a及p+型的接触区5a与接触沟槽14的一个侧面(图1的左侧的侧面)相接。发射极区4a及接触区5a彼此相接，且以平行于栅极沟槽11及接触沟槽14的延伸方向的方式交替地且周期性地设置。n+型的发射极区4b及p+型的接触区5b与接触沟槽14的另一个侧面(图1的右侧的侧面)相接。发射极区4b及接触区5b彼此相接，且以平行于栅极沟槽11及接触沟槽14的延伸方向的方式交替地且周期性地设置。
图4表示从图1的B-B方向观察到的经过接触区5a、5b的位置的垂直方向的截面上的、与图3同样的接触沟槽14的周边的区域。如图4所示，在接触区5a、5b所出现的截面，接触区5a、5b的下表面与基极区3的上表面相接。接触区5a、5b的杂质浓度比基极区3的杂质浓度高。
接触区5a、5b的深度D4比图3中示出的发射极区4a、4b的深度D3深。此外，接触区5a、5b的深度D4也可以与发射极区4a、4b的深度D3相同，也可以比发射极区4a、4b的深度D3浅。
接触区5a、5b的深度D4比接触沟槽14的深度D1浅。此外，接触区5a、5b的深度D4也可以与接触沟槽14的深度D1相同，也可以比接触沟槽14的深度D1深。
被埋入到接触沟槽14的多晶硅膜15的下表面与基极区3相接。多晶硅膜15的侧面与基极区3及接触区5a、5b相接。多晶硅膜15的杂质浓度比基极区3及接触区5a、5b的杂质浓度高。接触部30的侧面与接触区5a、5b相接。接触部30与多晶硅膜15及接触区5a、5b进行欧姆接触。
如图2～图4所示，在层间绝缘膜20上设置有表面电极(发射极电极)40。表面电极40经由接触部30来与发射极区4a、4b及接触区5a、5b电连接。表面电极40能够使用铝(Al)、Al合金、铜(Cu)等金属。作为Al合金，能够列举出Al-硅(Si)、Al-铜(Cu)-Si、Al-Cu等。
如图2所示，在漂移层1的下表面侧设置有杂质浓度比漂移层1的杂质浓度高的n型的场终止(FS)层8。FS层8的上表面与漂移层1的下表面相接。FS层8用于防止从基极区3的下表面侧扩展的耗尽层到达后述的第二主电极区(集电极区)9。
在FS层8的下表面侧设置有p+型的集电极区9。集电极区9的上表面与FS层8的下表面相接。集电极区9的杂质浓度比基极区3的杂质浓度高。
在集电极区9的下表面侧设置有背面电极(集电极电极)50。背面电极50例如能够由按钛(Ti)、镍(Ni)、金(Au)的顺序层叠而成的金属膜或者由金(Au)形成的单层膜构成。
在第一实施方式所涉及的半导体装置进行动作时，以表面电极40为接地电位向背面电极50施加正电压，当向栅极电极7施加阈值以上的正电压时，在基极区3的栅极沟槽11的侧面侧形成反转层(沟道)，而成为接通状态。在接通状态下，电流从背面电极50经由集电极区9、FS层8、漂移层1、积累层2、基极区3的反转层以及发射极区4a、4b流向表面电极40。另一方面，在施加于栅极电极7的电压小于阈值的情况下，在基极区3不形成反转层，因此成为断开状态，没有电流从背面电极50流向表面电极40。
<半导体装置的制造方法>
接着，参照与图2或图3的截面对应的图5～图14，来说明第一实施方式所涉及的半导体装置的制造方法的一例。此外，下面叙述的半导体装置的制造方法是一例，只要在权利要求书所记载的主旨的范围内，则能够通过包括其变形例在内的除此以外的各种制造方法来实现，这是理所当然的。
首先，如图5所示，准备由第一导电型(n-型)的硅(Si)晶圆等构成的半导体基板10。接着，通过光刻技术和干蚀刻，从半导体基板10的上表面侧选择性地去除漂移层1的一部分。其结果，如图6所示，在半导体基板10的上部形成多个栅极沟槽11。
接着，通过热氧化法或化学气相沉积(CVD)法等，在栅极沟槽11的底面和侧面形成栅极绝缘膜6。接着，通过CVD法等，以隔着栅极绝缘膜6填埋栅极沟槽11的内侧的方式，沉积以高浓度添加有磷(P)、硼(B)等杂质的多晶硅膜(掺杂多晶硅膜)。之后，通过光刻技术和干蚀刻，选择性地去除半导体基板10上的多晶硅膜和栅极绝缘膜6。其结果，如图7所示，在栅极沟槽11的内侧形成由栅极绝缘膜6和多晶硅膜的栅极电极7构成的绝缘栅型电极构造(6、7)。
接着，在漂移层1的上表面的整面，进行用于形成p-型的基极区3的硼(B)等p型杂质的离子注入。接着，在漂移层1的上表面的整面，进行用于形成n型的积累层2的磷(P)或砷(As)等n型杂质的离子注入。
接着，在漂移层1的上表面涂布光致抗蚀剂膜，通过光刻技术来在光致抗蚀剂膜上形成图案。将形成有图案的光致抗蚀剂膜用作离子注入用掩模，来进行硼(B)等p型杂质的离子注入，以形成p+型的接触区5a、5b。之后，去除光致抗蚀剂膜。
接着，在漂移层1的上表面涂布光致抗蚀剂膜，通过光刻技术来在光致抗蚀剂膜上形成图案。将形成有图案的光致抗蚀剂膜用作离子注入用掩模，来进行磷(P)或砷(As)等n型杂质的离子注入，以形成n+型的发射极区4a、4b。之后，去除光致抗蚀剂膜。此外，用于形成积累层2的离子注入、用于形成基极区3的离子注入、用于形成发射极区4a、4b的离子注入、以及用于形成接触区5a、5b的离子注入的顺序没有特别限定，也可以调换顺序。
接着，通过热处理，使注入到半导体基板10的杂质离子活性化。其结果，如图8所示，在半导体基板10的上部形成n型的积累层2、p-型的基极区3、n+型的发射极区4以及p+型的接触区(参照图1和图4)。
接着，通过CVD法等，在绝缘栅型电极构造(6、7)、发射极区4的上表面形成层间绝缘膜20。接着，在层间绝缘膜20的上表面涂布光致抗蚀剂膜23，使用光刻技术来在光致抗蚀剂膜23上形成图案。将形成有图案的光致抗蚀剂膜23用作蚀刻用掩模，通过干蚀刻来选择性地去除层间绝缘膜20的一部分。其结果，如图9所示，在层间绝缘膜20开出使发射极区4的一部分露出的接触孔20a。之后，去除光致抗蚀剂膜23。
接着，将层间绝缘膜20用作蚀刻用掩模，通过反应性离子蚀刻(RIE)等干蚀刻来选择性地去除台面部的发射极区4和基极区3的一部分。其结果，如图10所示，以与接触孔20a连续的方式形成贯通发射极区4并到达基极区3的接触沟槽14。发射极区4被接触沟槽14划分为发射极区4a、4b。
接着，通过CVD法等沉积以高杂质浓度掺杂有硼(B)等p型杂质的多晶硅膜。然后，通过干蚀刻等回蚀多晶硅膜，选择性地去除多晶硅膜的一部分。其结果，如图11所示，p+型的多晶硅膜15被埋入到接触沟槽14的下部。在多晶硅膜15的上表面的中央部，形成源自多晶硅膜沉积时的形状的凹部15x。也可以是，在形成多晶硅膜15后不进行热处理。此外，也可以进行多晶硅膜15的p型杂质的扩散不会对沟道的杂质浓度造成影响的程度的热处理。
接着，通过溅射法或蒸镀法、以及干蚀刻等，在接触沟槽14和接触孔20a形成钛(Ti)和氮化钛(TiN)等势垒金属膜。接着，通过CVD法和回蚀等，在接触沟槽14和接触孔20a中隔着势垒金属膜埋入钨(W)等接触插塞。其结果，如图12所示，由势垒金属膜和接触插塞构成的接触部30被埋入到接触沟槽14和接触孔20a。
接着，通过溅射法或蒸镀法等，如图13所示那样在接触部30和层间绝缘膜20的上表面沉积表面电极40。
接着，通过磨削或化学机械研磨(CMP)等将半导体基板10从下表面侧起磨削，将半导体基板10的厚度调整为产品厚度。接着，遍及半导体基板10的下表面的整面地进行用于形成n型的FS层8的磷(P)或硒(Se)等n型杂质的离子注入。接着，遍及半导体基板10的下表面的整面地，以比用于形成n型的FS层8的离子注入的加速电压低的加速电压，进行用于形成p+型的集电极区9的硼(B)等p型杂质的离子注入。接着，通过热处理，使注入到半导体基板10的杂质离子活性化。其结果，如图14所示，在半导体基板10的下部形成n型的FS层8和p+型的集电极区9。
接着，通过溅射法或蒸镀法等，在半导体基板10的下表面的整面形成由金(Au)等形成的背面电极50。之后，将半导体基板10切断(切割)来使其单片化，由此图1～图4中示出的第一实施方式所涉及的半导体装置完成。
在此，说明比较例所涉及的半导体装置的制造方法。比较例所涉及的半导体装置的制造方法的到图10中示出的接触沟槽14的形成工序为止的工序与第一实施方式所涉及的半导体装置的制造方法相同。在比较例所涉及的半导体装置的制造方法中，在形成图10中示出的接触沟槽14后，如图15所示，在接触沟槽14的底面进行p型杂质的离子注入。之后，通过进行热处理来使p型杂质活性化，如图16所示，形成p+型的接触区16。之后，在接触沟槽14中埋入势垒金属膜和接触插塞。
在比较例所涉及的半导体装置的制造方法中，由于在接触沟槽14的底面进行p型杂质的离子注入后的热处理等，p型杂质扩散至沟道附近。其结果，沟道的杂质浓度变动，栅极阈值电压产生偏差。接触沟槽14的位置因晶圆工艺的偏差而多少有变动，因此需要将接触区16形成得大，从而p型杂质变得容易扩散至沟道附近。
与此相对，根据第一实施方式所涉及的半导体装置及其制造方法，通过在接触沟槽14设置多晶硅膜15，多晶硅膜15与接触部30进行欧姆接触，因此能够减少接触电阻。因此，不需要在接触沟槽14的底面进行p型杂质的离子注入。因此，不会出现进行了离子注入的p型杂质扩散至沟道附近的情况，能够抑制因沟道的杂质浓度的变动引起的栅极阈值电压的偏差。
另外，即使接触沟槽14的位置由于晶圆工艺的偏差而发生偏移，也能够通过多晶硅膜15来确保欧姆接触所需的面积。因此，能够使多晶硅膜15的宽度比通过离子注入得到的接触区16的宽度窄。因此，能够使p型杂质向沟道的扩散为最小限度，能够抑制栅极阈值电压的偏差。
另外，在比较例所涉及的半导体装置的制造方法中，由于细微化而接触沟槽14的纵横比大，因此在形成势垒金属膜时，有时势垒金属膜在接触沟槽14的侧壁与底面的连接部处被切断，以该切断部为起点发生势垒金属膜的剥落。
与此相对，根据第一实施方式所涉及的半导体装置，在接触沟槽14的下部埋入有多晶硅膜15，因此接触沟槽14的设置接触部30的部分的纵横比变小。因此，能够防止在形成作为接触部30的势垒金属膜时势垒金属切断，因此能够防止以切断部为起点的势垒金属膜的剥落。
(第二实施方式)
图17示出了第二实施方式所涉及的半导体装置的发射极区4所出现的截面，与图3中示出的第一实施方式所涉及的半导体装置的截面对应。如图17所示，第二实施方式所涉及的半导体装置在以下方面与第一实施方式所涉及的半导体装置不同：接触沟槽14不贯通发射极区4，且与基极区3相离。接触沟槽14的深度D1比发射极区4的深度D3浅。接触沟槽14的底面位于发射极区4的内部。被埋入到接触沟槽14的多晶硅膜15的侧面及下表面与发射极区4相接。
图18示出了第二实施方式所涉及的半导体装置的接触区5所出现的截面，与图4中示出的第一实施方式所涉及的半导体装置的截面对应。如图18所示，接触沟槽14不贯通接触区5，且与基极区3相离。接触区5的深度D4比图17中示出的发射极区4的深度D3深。接触沟槽14的底面位于接触区5的内部。被埋入到接触沟槽14的多晶硅膜15的侧面及下表面与接触区5相接。第二实施方式所涉及的半导体装置的其它结构与第一实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第二实施方式所涉及的半导体装置，即使是接触沟槽14不贯通发射极区4和接触区5且与基极区3相离的情况，也能够通过在接触沟槽14设置多晶硅膜15来抑制因晶圆工艺引起的栅极阈值电压的偏差。
(第三实施方式)
图19示出了第三实施方式所涉及的半导体装置的发射极区4a、4b所出现的截面，与图3中示出的第一实施方式所涉及的半导体装置的截面对应。如图19所示，第三实施方式所涉及的半导体装置在以下方面与第一实施方式所涉及的半导体装置不同：被埋入到接触沟槽14的下部的多晶硅膜15具有大致矩形的截面形状。在多晶硅膜15的上表面没有设置凹部，多晶硅膜15的上表面是平面。多晶硅膜15的厚度T1比图3中示出的多晶硅膜15的厚度T1薄。
能够通过调整通过CVD法等整面地形成多晶硅膜时的成膜条件、利用干蚀刻或湿蚀刻去除多晶硅膜的一部分时的蚀刻条件来形成图19中示出的多晶硅膜15的形状。
图20示出了第三实施方式所涉及的半导体装置的接触区5所出现的截面，与图4中示出的第一实施方式所涉及的半导体装置的截面对应。接触区5的深度D4比图19中示出的发射极区4a、4b的深度D3和接触沟槽14的深度D1深。接触沟槽14的底面位于接触区5的内部。多晶硅膜15的侧面及下表面与接触区5相接。第三实施方式所涉及的半导体装置的其它结构与第一实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第三实施方式所涉及的半导体装置，即使是被埋入到接触沟槽14的下部的多晶硅膜15具有大致矩形的截面形状的情况，也能够抑制因晶圆工艺引起的栅极阈值电压的偏差。并且，与第一实施方式所涉及的半导体装置相比，多晶硅膜15的厚度T1薄，接触部30被设置成到达接触沟槽14的下方，因此能够进一步抑制闩锁。
(第四实施方式)
图21示出了第四实施方式所涉及的半导体装置的发射极区4a、4b所出现的截面，与图3中示出的第一实施方式所涉及的半导体装置的截面对应。如图21所示，第四实施方式所涉及的半导体装置在以下方面与第一实施方式所涉及的半导体装置不同：被埋入到接触沟槽14的多晶硅膜15具有U字状的截面形状。多晶硅膜15沿着接触沟槽14的底面和侧面的下部设置。
能够通过调整通过CVD法等整面地形成多晶硅膜时的成膜条件、利用干蚀刻或湿蚀刻去除多晶硅膜的一部分时的蚀刻条件来形成图21中示出的多晶硅膜15的形状。
图22示出了第四实施方式所涉及的半导体装置的接触区5所出现的截面，与图4中示出的第一实施方式所涉及的半导体装置的截面对应。如图22所示，接触区5的深度D4比图21中示出的发射极区4a、4b的深度D3和接触沟槽14的深度D1深。接触沟槽14的底面位于接触区5的内部。多晶硅膜15与接触区5相接。此外，接触区5的深度D4也可以比图21中示出的接触沟槽14的深度D1浅。在该情况下，只要在接触沟槽14的侧面处多晶硅膜15与接触区5相接即可。第四实施方式所涉及的半导体装置的其它结构与第一实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第四实施方式所涉及的半导体装置，即使是被埋入到接触沟槽14的多晶硅膜15具有U字状的截面形状的情况，也能够抑制因晶圆工艺引起的栅极阈值电压的偏差。另外，多晶硅膜15与接触部30的欧姆接触面积大，因此能够进一步减少接触电阻。
(第五实施方式)
图23示出了第五实施方式所涉及的半导体装置的水平方向的截面，与图1中示出的第一实施方式所涉及的半导体装置的水平方向的截面对应。如图23所示，第五实施方式所涉及的半导体装置在以下方面与第一实施方式所涉及的半导体装置不同：发射极区4a、4b具有以与栅极沟槽11及接触沟槽14的延伸方向平行的方式呈条纹状地延伸的部分。在与栅极沟槽11及接触沟槽14的延伸方向正交的方向上，栅极沟槽11、发射极区4a、接触沟槽14以及发射极区4b并列地且周期性地设置。
图24示出从图23的A-A方向观察到的垂直方向的截面的一部分。从图24的B-B方向观察到的水平方向的截面与图23对应。如图24所示，在基极区3的上部设置有发射极区4a、4b和接触区5。发射极区4a、4b被设置成将接触区5夹在之间。发射极区4a、4b的深度D3比接触区5的深度D4浅。另外，发射极区4a、4b被设置成与接触沟槽14的侧壁相接，且与接触沟槽14内的多晶硅膜15及接触孔20a内的接触部30相接。或者，也可以是，发射极区4a、4b与接触孔20a内的接触部30相接，而不与多晶硅膜15相接。
接触区5设置于发射极区4a、4b和接触沟槽14的下表面侧。接触区5被设置成覆盖接触沟槽14的侧壁和底部，且与多晶硅膜15相接。接触区5以与栅极沟槽11及接触沟槽14的延伸方向平行的方式呈条纹状地设置。
接触沟槽14设置于接触区5的上部。接触沟槽14的侧壁及底面与接触区5相接。在接触沟槽14的下部埋入有多晶硅膜15。在多晶硅膜15的上表面的中央部设置有凹部15x。多晶硅膜15的侧面及下表面与接触区5相接。接触部30与多晶硅膜15进行欧姆接触。此外，也可以是，在与栅极沟槽11及接触沟槽14的延伸方向平行的方向上选择性地设置接触区5。第五实施方式所涉及的半导体装置的其它结构与第一实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第五实施方式所涉及的半导体装置，即使是发射极区4a、4b及接触区5的配置不同于第一实施方式所涉及的半导体装置的情况，也能够通过在接触沟槽14设置多晶硅膜15来使多晶硅膜15与接触部30进行欧姆接触。因此，在通过向接触沟槽14的底面进行p型杂质的离子注入来形成接触区5时，与不设置多晶硅膜15的情况相比，能够使与接触沟槽14相接的p+型的接触区5的宽度窄且浅，因此能够抑制因晶圆工艺引起的栅极阈值电压的偏差。
(第六实施方式)
图25示出了第六实施方式所涉及的半导体装置的接触区5所出现的截面，与图4中示出的第一实施方式所涉及的半导体装置的截面对应。第六实施方式所涉及的半导体装置的发射极区4a、4b所出现的截面与图3相同。如图25所示，第六实施方式所涉及的半导体装置在以下方面与第一实施方式所涉及的半导体装置不同：接触区5的深度D4比图4中示出的接触区5的深度D4深，且比接触沟槽14的深度D1深。
能够通过调整用于形成接触区5的离子注入的加速电压来调整接触区5的深度D4。接触沟槽14的底面位于接触区5的内部。被埋入到接触沟槽14的多晶硅膜15的侧面及下表面与接触区5相接。第六实施方式所涉及的半导体装置的其它结构与第一实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第六实施方式所涉及的半导体装置，即使是如图3所示那样发射极区4a、4b的深度D3比接触沟槽14的深度D1浅、且如图25所示那样接触区5的深度D4比接触沟槽14的深度D1深的情况，也能够通过在接触沟槽14设置多晶硅膜15来抑制因晶圆工艺引起的栅极阈值电压的偏差。
(第七实施方式)
图26示出了第七实施方式所涉及的半导体装置的发射极区4a、4b所出现的截面，与图3中示出的第一实施方式所涉及的半导体装置的截面对应。如图26所示，第七实施方式所涉及的半导体装置在以下方面与第一实施方式所涉及的半导体装置不同：多晶硅膜15a、15b选择性地设置于接触沟槽14的侧面与底面所形成的角部。
能够通过调整通过CVD法等整面地形成多晶硅膜时的成膜条件、利用干蚀刻或湿蚀刻去除多晶硅膜的一部分时的蚀刻条件来形成图26中示出的多晶硅膜15a、15b的形状。接触沟槽14的底面的中央部也可以通过过蚀刻而凹陷来形成凹部。
多晶硅膜15a与发射极区4a及基极区3相接。多晶硅膜15b与发射极区4b及基极区3相接。多晶硅膜15a、15b被设置成彼此相离。在多晶硅膜15a、15b之间设置有接触部30。接触部30的下表面与基极区3相接。发射极区4a、4b的深度D3比接触沟槽14的深度D1浅。此外，发射极区4a、4b的深度D3也可以与接触沟槽14的深度D1相同，也可以比接触沟槽14的深度D1深。
图27示出了第七实施方式所涉及的半导体装置的接触区5所出现的截面，与图4中示出的第一实施方式所涉及的半导体装置的截面对应。如图27所示，接触区5的深度D4比图21中示出的发射极区4a、4b的深度D3和接触沟槽14的深度D1深。此外，接触区5的深度D4也可以与接触沟槽14的深度D1相同，也可以比接触沟槽14的深度D1浅。接触沟槽14的底面位于接触区5的内部。多晶硅膜15a、15b与接触区5相接。在多晶硅膜15a、15b之间，接触部30的下表面与基极区3相接。第七实施方式所涉及的半导体装置的其它结构与第一实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第七实施方式所涉及的半导体装置，即使是多晶硅膜15a、15b选择性地设置在接触沟槽14的侧面与底面所形成的角部的情况，也能够抑制因晶圆工艺引起的栅极阈值电压的偏差。
(第八实施方式)
图28示出第八实施方式所涉及的半导体装置的水平方向的截面。图29示出沿图28的A-A′线切断后的垂直方向的截面。从图29的E-E方向观察到的水平方向上的截面与图28对应。如图28所示，第八实施方式所涉及的半导体装置在以下方面与图1中示出的第一实施方式所涉及的半导体装置不同：发射极区4a、4b和基极区3以与栅极沟槽11及接触沟槽14的延伸方向平行的方式交替地且周期性地设置。在第八实施方式所涉及的半导体装置中，在基极区3的上表面侧没有设置p+型的接触区。
如图29所示，在基极区3的上表面侧设置有发射极区4a、4b。以贯通发射极区4a、4b并到达基极区3的方式设置有接触沟槽14。接触沟槽14的下表面形成为比基极区3的上表面深。此外，接触沟槽14的下表面也可以为与基极区3的上表面处于相同的深度。另外，接触沟槽14也可以不贯通发射极区4a、4b而设置于发射极区4a、4b的内部，在该情况下，接触沟槽14的下表面也可以比基极区3的上表面浅。
在接触沟槽14的下部，埋入有杂质浓度比基极区3的杂质浓度高的p+型的多晶硅膜15。在多晶硅膜15的上表面的中央部设置有凹部15x。多晶硅膜15的下表面与基极区3相接。多晶硅膜15的侧面与基极区3及发射极区4a、4b相接。
在接触沟槽14的上部和层间绝缘膜20的接触孔20a设置有接触部30。接触部30包括埋入部30a和插塞部30b。埋入部30a和插塞部30b既可以彼此成一体地形成，也可以个别地形成。埋入部30a是接触部30的下部，是被埋入到接触沟槽14的部分。埋入部30a与多晶硅膜15进行欧姆接触。插塞部30b是接触部30的上部，是设置于接触孔20a的部分。
图30示出沿图28的B-B′线切断后的垂直方向的截面。如图30所示，在基极区3的上表面设置有层间绝缘膜20。在基极区3的上部设置有接触沟槽14。在接触沟槽14的下部埋入有多晶硅膜15。在接触沟槽14的上部埋入有接触部30的埋入部30a。埋入部30a与多晶硅膜15进行欧姆接触。在层间绝缘膜20的接触孔20a设置有接触部30的插塞部30b。第八实施方式所涉及的半导体装置的其它结构与第一实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第八实施方式所涉及的半导体装置，即使是在基极区3的上表面侧没有设置p+型的接触区的情况，也能够由多晶硅膜15与接触部30进行欧姆接触。因此，不需要向接触沟槽14的底面进行p型杂质的离子注入，因此只要不进行回流焊(英文：reflow)等长时间加热，就不会出现硼(B)等p型杂质扩散到相邻的栅极沟槽11之间的台面部的硅(Si)这样的情况，从而不对栅极阈值造成影响。因此，能够抑制因晶圆工艺引起的栅极阈值电压的偏差。
(第九实施方式)
第九实施方式所涉及的半导体装置的水平方向的截面在以下方面不同：图28中示出的第八实施方式所涉及的半导体装置的水平方向的截面的埋入部30a是多晶硅膜15。图31示出沿图28的A-A′线切断后的第九实施方式所涉及的半导体装置的垂直方向的截面。如图31所示，第九实施方式所涉及的半导体装置在以下方面与图29中示出的第八实施方式所涉及的半导体装置不同：多晶硅膜15被填埋成到达接触沟槽14的上部。
多晶硅膜15的上表面的高度与发射极区4a、4b的上表面的高度大致一致。多晶硅膜15也可以被设置成进一步到达层间绝缘膜20的接触孔20a的中途。在该情况下，也可以是，多晶硅膜15的上表面的高度位于比发射极区4a、4b的上表面的高度靠上方的位置。
接触部30不具有被埋入到接触沟槽14的埋入部30a，仅具有设置于层间绝缘膜20的接触孔20a的插塞部30b。插塞部30b与多晶硅膜15进行欧姆接触。
图32示出沿图28的B-B′线切断后的第九实施方式所涉及的半导体装置的垂直方向的截面。如图32所示，第九实施方式所涉及的半导体装置在以下方面与图30中示出的第八实施方式所涉及的半导体装置不同：多晶硅膜15被填埋成到达接触沟槽14的上部。
接触部30不具有被埋入到接触沟槽14的埋入部30a，仅具有设置于层间绝缘膜20的接触孔20a的插塞部30b。插塞部30b与多晶硅膜15进行欧姆接触。第九实施方式所涉及的半导体装置的其它结构与第八实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第九实施方式所涉及的半导体装置，即使是多晶硅膜15被设置成到达接触沟槽14的上部的情况，也能够由多晶硅膜15与接触部30的插塞部30b进行欧姆接触。因此，不需要向接触沟槽14的底面进行p型杂质的离子注入，因此能够抑制因晶圆工艺引起的栅极阈值电压的偏差。
(第十实施方式)
图33示出第十实施方式所涉及的半导体装置的水平方向的截面。图34示出沿图33的A-A′线切断后的第十实施方式所涉及的半导体装置的垂直方向的截面。从图34的E-E方向观察到的水平方向上的截面与图33对应。如图33所示，第十实施方式所涉及的半导体装置在以下方面与图28中示出的第八实施方式所涉及的半导体装置相同：发射极区4a、4b和基极区3以与栅极沟槽11的延伸方向平行的方式交替地且周期性地设置。但是，第十实施方式所涉及的半导体装置在以下方面与第八实施方式所涉及的半导体装置不同：接触沟槽14沿着栅极沟槽11的延伸方向间隔性地设置。
接触沟槽14没有设置于发射极区4a、4b。发射极区4a、4b沿着栅极沟槽11的延伸方向间隔性地设置。发射极区4a、4b在与栅极沟槽11的延伸方向正交的方向上以跨相邻的栅极沟槽11之间的方式设置。
接触沟槽14选择性地仅设置于基极区3。接触沟槽14以栅极沟槽11的延伸方向为长边方向而跨基极区3的两端地设置。此外，接触沟槽14也可以设置于基极区3的两端的内侧的一部分。另外，接触沟槽14也可以跨基极区3的两端且进一步延伸至发射极区4a、4b的一部分地设置。
如图34所示，在基极区3的上表面侧设置有发射极区4a。在发射极区4a的上表面设置有层间绝缘膜20。在层间绝缘膜20的接触孔20a设置有接触部30的插塞部30b。插塞部30b的下表面与发射极区4a的上表面相接。
沿图33的B-B′线切断后的第十实施方式所涉及的半导体装置的垂直方向的截面与图30中示出的第八实施方式所涉及的半导体装置的垂直方向的截面相同。此外，也可以使图30中示出的层间绝缘膜20的没有形成发射极区4a、4b的部分处的接触孔20a的宽度比图34中示出的层间绝缘膜20的形成发射极区4a、4b的部分处的接触孔20a的宽度宽。
图35示出沿图33的C-C′线切断后的第十实施方式所涉及的半导体装置的垂直方向的截面。如图35所示，在基极区3的上表面侧设置有发射极区4a、4b。在发射极区4a、4b的上表面设置有接触部30的插塞部30b。以贯通发射极区4a、4b并到达基极区3的方式设置有接触沟槽14。在接触沟槽14的下部设置有多晶硅膜15。在接触沟槽14的上部设置有接触部30的埋入部30a。埋入部30a与多晶硅膜15进行欧姆接触。此外，也可以不设置多晶硅膜15的上表面的中央部的凹部15x，多晶硅膜15的上表面也可以是平坦的。第十实施方式所涉及的半导体装置的其它结构与第八实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第十实施方式所涉及的半导体装置，即使是接触沟槽14间隔性地设置于基极区3的情况，也能够由多晶硅膜15与接触部30进行欧姆接触。因此，不需要向接触沟槽14的底面进行p型杂质的离子注入，因此能够抑制因晶圆工艺引起的栅极阈值电压的偏差。
(第十一实施方式)
第十一实施方式所涉及的半导体装置的水平方向的截面与图33中示出的第十实施方式所涉及的半导体装置的水平方向的截面相同。沿图33的A-A′线切断后的第十一实施方式所涉及的半导体装置的垂直方向的截面与图34中示出的第十实施方式所涉及的半导体装置的垂直方向的截面相同。
图36示出沿图33的B-B′线切断后的第十一实施方式所涉及的半导体装置的垂直方向的截面。如图36所示，第十一实施方式所涉及的半导体装置在以下方面与图30中示出的第十实施方式所涉及的半导体装置不同：以与接触沟槽14的下表面及侧面相接的方式设置有p+型的接触区5。接触区5也可以设置成不与接触沟槽14的侧面相接，而仅与接触沟槽14的下表面相接。接触区5与多晶硅膜15相接。
图37示出沿图33的C-C′线切断后的第十一实施方式所涉及的半导体装置的垂直方向的截面。如图37所示，第十一实施方式所涉及的半导体装置在以下方面与图35中示出的第十实施方式所涉及的半导体装置不同：以与接触沟槽14的下表面及侧面相接的方式设置有p+型的接触区5。此外，在图36和图37中，接触区5也可以设置成不与接触沟槽14的侧面相接，而仅与接触沟槽14的下表面相接。接触区5与多晶硅膜15相接。另外，也可以不设置多晶硅膜15的上表面的中央部的凹部15x，多晶硅膜15的上表面也可以是平坦的。第十一实施方式所涉及的半导体装置的其它结构与第十实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第十一实施方式所涉及的半导体装置，能够由多晶硅膜15与接触部30的埋入部30a进行欧姆接触。因此，在通过向接触沟槽14的底面进行p型杂质的离子注入来形成接触区5时，与不设置多晶硅膜15的情况相比，能够使与接触沟槽14的下表面及侧面相接的p+型的接触区5的宽度窄且浅，因此能够抑制因晶圆工艺引起的栅极阈值电压的偏差。
(第十二实施方式)
第十二实施方式所涉及的半导体装置的水平方向的截面在以下方面不同：图33中示出的第十实施方式所涉及的半导体装置的水平方向的截面的埋入部30a是多晶硅膜15。沿图33的A-A′线切断后的第十二实施方式所涉及的半导体装置的垂直方向的截面与图34中示出的第十实施方式所涉及的半导体装置的垂直方向的截面相同。
沿图33的B-B′线切断后的第十二实施方式所涉及的半导体装置的垂直方向的截面与图32中示出的第九实施方式所涉及的半导体装置的垂直方向的截面相同。即，如图32所示，第十二实施方式所涉及的半导体装置在以下方面与图30中示出的第十实施方式所涉及的半导体装置不同：多晶硅膜15被填埋成到达接触沟槽14的上部。多晶硅膜15与接触部30的插塞部30b相接。
图38示出沿图33的C-C′线切断后的第十二实施方式所涉及的半导体装置的垂直方向的截面。如图38所示，第十二实施方式所涉及的半导体装置在以下方面与图35中示出的第十实施方式所涉及的半导体装置不同：多晶硅膜15被填埋成到达接触沟槽14的上部。多晶硅膜15与接触部30的插塞部30b相接。此外，也可以不设置多晶硅膜15的上表面的中央部的凹部15x，多晶硅膜15的上表面也可以是平坦的。第十二实施方式所涉及的半导体装置的其它结构与第十实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第十二实施方式所涉及的半导体装置，即使是多晶硅膜15被设置成到达接触沟槽14的上部的情况，也能够由多晶硅膜15与接触部30的插塞部30b进行欧姆接触。因此，不需要向接触沟槽14的底面进行p型杂质的离子注入，因此能够抑制因晶圆工艺引起的栅极阈值电压的偏差。
(第十三实施方式)
图39示出第十三实施方式所涉及的半导体装置的水平方向的截面。如图39所示，第十三实施方式所涉及的半导体装置在以下方面与图33中示出的第十实施方式所涉及的半导体装置相同：接触沟槽14沿着栅极沟槽11的延伸方向间隔性地设置。但是，第十三实施方式所涉及的半导体装置在以下方面与图33中示出的第十实施方式所涉及的半导体装置不同：在与栅极沟槽11的延伸方向正交的方向上，接触沟槽14被设置成与栅极沟槽11相接。接触沟槽14以跨相邻的栅极沟槽11之间的方式设置。
图40示出沿图39的A-A′线切断后的第十三实施方式所涉及的半导体装置的垂直方向的截面。如图40所示，第十三实施方式所涉及的半导体装置在以下方面与图34中示出的第十实施方式所涉及的半导体装置不同：设置于发射极区4a的上表面的层间绝缘膜20的接触孔20a的宽度宽。
图41示出沿图39的B-B′线切断后的第十三实施方式所涉及的半导体装置的垂直方向的截面。如图41所示，第十三实施方式所涉及的半导体装置在以下方面与图30中示出的第十实施方式所涉及的半导体装置不同：接触沟槽14的两侧与彼此相邻的沟槽11相接。设置于接触沟槽14的多晶硅膜15和接触部30的埋入部30a也与彼此相邻的沟槽11相接。此外，也可以在图41的多晶硅膜15的上表面的中央部设置凹部15x。
沿图39的C-C′线切断后的第十三实施方式所涉及的半导体装置的垂直方向的截面与图35中示出的第十实施方式所涉及的半导体装置的垂直方向的截面相同。第十三实施方式所涉及的半导体装置的其它结构与第十实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第十三实施方式所涉及的半导体装置，即使是接触沟槽14与栅极沟槽11相接的情况，也能够由多晶硅膜15与接触部30进行欧姆接触。因此，不需要向接触沟槽14的底面进行p型杂质的离子注入，因此能够抑制因晶圆工艺引起的栅极阈值电压的偏差。
(第十四实施方式)
第十四实施方式所涉及的半导体装置的水平方向的截面与图39中示出的第十三实施方式所涉及的半导体装置的水平方向的截面相同。沿图39的A-A′线切断后的第十四实施方式所涉及的半导体装置的垂直方向的截面与图40中示出的第十三实施方式所涉及的半导体装置的垂直方向的截面相同。
图42示出沿图39的B-B′线切断后的第十四实施方式所涉及的半导体装置的垂直方向的截面。如图42所示，第十四实施方式所涉及的半导体装置在以下方面与图41中示出的第十三实施方式所涉及的半导体装置不同：以与接触沟槽14的下表面相接的方式设置有p+型的接触区5。此外，也可以在多晶硅膜15的上表面的中央部设置凹部15x。
沿图39的C-C′线切断后的第十四实施方式所涉及的半导体装置的垂直方向的截面与图37中示出的第十一实施方式所涉及的半导体装置的垂直方向的截面相同。第十四实施方式所涉及的半导体装置的其它结构与第十三实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第十四实施方式所涉及的半导体装置，能够由多晶硅膜15与接触部30的埋入部30a进行欧姆接触。因此，在通过向接触沟槽14的底面进行p型杂质的离子注入来形成接触区5时，能够使与接触沟槽14相接的p+型的接触区5的宽度窄且浅，因此能够抑制因晶圆工艺引起的栅极阈值电压的偏差。
(第十五实施方式)
第十五实施方式所涉及的半导体装置的水平方向的截面在以下方面不同：图39中示出的第十三实施方式所涉及的半导体装置的水平方向的截面的埋入部30a是多晶硅膜15。沿图39的A-A′线切断后的第十五实施方式所涉及的半导体装置的垂直方向的截面与图40中示出的第十三实施方式所涉及的半导体装置的垂直方向的截面相同。
图43示出沿图39的B-B′线切断后的第十五实施方式所涉及的半导体装置的垂直方向的截面。如图43所示，第十五实施方式所涉及的半导体装置在以下方面与图41中示出的第十三实施方式所涉及的半导体装置不同：多晶硅膜15被填埋成到达接触沟槽14的上部。多晶硅膜15与接触部30的插塞部30b进行欧姆接触。此外，也可以在多晶硅膜15的上表面的中央部设置凹部15x。
沿图39的C-C′线切断后的第十五实施方式所涉及的半导体装置的垂直方向的截面与图38中示出的第十二实施方式所涉及的半导体装置的垂直方向的截面相同。如图38所示，第十五实施方式所涉及的半导体装置在以下方面与图35中示出的第十三实施方式所涉及的半导体装置不同：多晶硅膜15被填埋成到达接触沟槽14的上部。第十五实施方式所涉及的半导体装置的其它结构与第十三实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第十五实施方式所涉及的半导体装置，即使是多晶硅膜15被设置成到达接触沟槽14的上部的情况，也能够由多晶硅膜15与接触部30的插塞部30b进行欧姆接触。因此，不需要向接触沟槽14的底面进行p型杂质的离子注入，因此能够抑制因晶圆工艺引起的栅极阈值电压的偏差。
(第十六实施方式)
第十六实施方式所涉及的半导体装置的水平方向的截面与图39中示出的第十三实施方式所涉及的半导体装置的水平方向的截面相同。图44示出沿图39的A-A′线切断后的第十六实施方式所涉及的半导体装置的垂直方向的截面。如图44所示，第十六实施方式所涉及的半导体装置在以下方面与图40中示出的第十三实施方式所涉及的半导体装置不同：在层间绝缘膜20的设置于发射极区4a的上表面处的部分没有设置接触孔。
沿图39的B-B′线切断后的第十六实施方式所涉及的半导体装置的垂直方向的截面与图41中示出的第十三实施方式所涉及的半导体装置的垂直方向的截面相同。图45示出沿图39的C-C′线切断后的第十六实施方式所涉及的半导体装置的垂直方向的截面。图45与图35中示出的第十三实施方式所涉及的半导体装置的垂直方向的截面在以下方面不同：插塞部30b被埋入到层间绝缘膜20。在该情况下，如图45所示，发射极区4a、4b的侧面与接触部30的埋入部30a相接。此外，也可以不设置多晶硅膜15的上表面的中央部的凹部15x，多晶硅膜15的上表面也可以是平坦的。第十六实施方式所涉及的半导体装置的其它结构与第十三实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第十六实施方式所涉及的半导体装置，即使是在层间绝缘膜20的设置于发射极区4a的上表面处的部分没有设置接触孔的情况，也能够由多晶硅膜15与接触部30进行欧姆接触。因此，不需要向接触沟槽14的底面进行p型杂质的离子注入，因此能够抑制因晶圆工艺引起的栅极阈值电压的偏差。
(第十七实施方式)
第十七实施方式所涉及的半导体装置的水平方向的截面与图33中示出的第十实施方式所涉及的半导体装置的水平方向的截面在以下方面不同：接触区5a、5b形成于基极区3的上部。第十七实施方式所涉及的半导体装置的包含发射极区4且垂直于沟槽11的延伸方向的方向的截面与沿图33的A-A′线切断后的截面相同，与示出第十五实施方式所涉及的半导体装置的垂直方向的截面的图44相同。另外，第十七实施方式所涉及的半导体装置的包含接触区5a、5b且垂直于沟槽11的延伸方向的方向的截面与沿图1的B-B′线切断后的截面相同，与示出第一实施方式所涉及的半导体装置的垂直方向的截面的图4相同。并且，第十七实施方式所涉及的半导体装置的接触部30的平行于沟槽11的延伸方向的方向的截面与沿图33的C-C′线切断后的截面相同，与示出第十六实施方式所涉及的半导体装置的垂直方向的截面的图35或者示出第十一实施方式所涉及的半导体装置的垂直方向的截面的图37相同。
根据第十七实施方式所涉及的半导体装置，与第十五实施方式相比，形成有接触区5，由此能够进一步减少伴随回流焊等中的加热而引起的p型杂质从多晶硅膜15向基极区3的扩散的影响。
此外，第十七实施方式中的半导体装置的包含接触区5a、5b且垂直于沟槽11的延伸方向的方向的截面也可以与示出第二实施方式所涉及的半导体装置的垂直方向的截面的图18或者示出第三实施方式所涉及的半导体装置的垂直方向的截面的图20相同，第十七实施方式中的半导体装置的接触部30的平行于沟槽11的延伸方向的方向的截面也可以与示出第十一实施方式所涉及的半导体装置的垂直方向的截面的图37相同。在该情况下，能够得到与第十七实施方式同样的效果。
(其它实施方式)
如上所述那样记载了第一实施方式至第十七实施方式，但是不应理解为构成本公开的一部分的论述和附图用于限定本发明。本领域技术人员根据本公开会明确各种替代实施方式、实施例以及应用技术。
例如，作为第一实施方式至第十七实施方式所涉及的半导体装置，例示了IGBT，但是也能够应用于反向导通型IGBT(RC-IGBT)、反向阻断绝缘栅型双极晶体管(RB-IGBT)。在RC-IGBT中，能够对具有IGBT的晶体管部的台面部的接触沟槽构造和二极管部的台面部的接触沟槽构造应用第一～第十七实施方式所涉及的半导体装置的接触沟槽构造。此外，台面部表示相邻的沟槽之间的部分。另外，也能够应用于将图2中示出的IGBT的p+型的集电极区9设为n+型的漏极区所得到的结构的MOSFET。
另外，能够将第一实施方式至第十七实施方式所公开的结构在不发生矛盾的范围内适当组合。这样，本发明包括在此没有记载的各种实施方式等，这是理所当然的。因而，本发明的技术范围仅由根据上述的说明而妥当的权利要求书所涉及的发明技术特征来决定。
附图标记说明
1：漂移层；2：积累层；3：基极区；4、4a、4b：第一主电极区(发射极区)；5、5a、5b：接触区；6：栅极绝缘膜；7：栅极电极；8：场终止(FS)层；9：第二主电极区(集电极区)；10：半导体基板；11：沟槽(栅极沟槽)；14：沟槽(接触沟槽)；15、15a、15b：多晶硅膜；15x：凹部；16：接触区；20：层间绝缘膜；20a：接触孔；23：光致抗蚀剂膜；30：接触部；30a：埋入部；30b：插塞部；40：表面电极(发射极电极)；50：背面电极(集电极电极)。

Claims (28)

1.一种半导体装置，其特征在于，具备：
第一导电型的半导体基板；
绝缘栅型电极构造，其被埋入到设置于所述半导体基板的第一沟槽；
第二导电型的基极区，其以与所述第一沟槽相接的方式设置于所述半导体基板；
第一导电型的第一主电极区，其以与所述第一沟槽相接的方式设置于所述基极区的上部；
第二导电型的多晶硅膜，其被埋入到设置于所述半导体基板的第二沟槽，且与所述基极区相接，所述第二导电型的多晶硅膜的杂质浓度比所述基极区的杂质浓度高；以及
第二主电极区，其设置于所述半导体基板的下表面侧。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第一沟槽与所述第二沟槽彼此相离。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述第二沟槽没有设置于所述第一主电极区。
4.根据权利要求1或2所述的半导体装置，其特征在于，
所述第二沟槽设置于所述第一主电极区。
5.根据权利要求4所述的半导体装置，其特征在于，
所述第二沟槽贯通所述第一主电极区并到达所述基极区。
6.根据权利要求1所述的半导体装置，其特征在于，
所述第一沟槽与所述第二沟槽彼此相接。
7.根据权利要求1或2所述的半导体装置，其特征在于，
还具备以与所述第一主电极区相接的方式设置的第二导电型的接触区。
8.根据权利要求7所述的半导体装置，其特征在于，
所述接触区与所述第二沟槽的下表面相接。
9.根据权利要求1或2所述的半导体装置，其特征在于，
还具备隔着所述多晶硅膜被埋入到所述第二沟槽的接触部。
10.根据权利要求1或2所述的半导体装置，其特征在于，
所述多晶硅膜的上表面处于与所述第一主电极区的上表面的高度相同的高度。
11.根据权利要求7所述的半导体装置，其特征在于，
所述第一沟槽和所述第二沟槽在同一方向上呈条纹状地延伸，
所述第一主电极区和所述接触区在与所述第一沟槽及所述第二沟槽的延伸方向平行的方向上交替设置。
12.根据权利要求1或2所述的半导体装置，其特征在于，
在所述多晶硅膜的上表面设置有凹部。
13.根据权利要求1或2所述的半导体装置，其特征在于，
所述第一主电极区的深度比所述第二沟槽的深度浅，
所述第二沟槽贯通所述第一主电极区并到达所述基极区。
14.根据权利要求13所述的半导体装置，其特征在于，
所述多晶硅膜与所述第一主电极区及所述基极区相接。
15.根据权利要求7所述的半导体装置，其特征在于，
所述接触区的深度比所述第二沟槽的深度浅，
所述第二沟槽贯通所述接触区并到达所述基极区。
16.根据权利要求15所述的半导体装置，其特征在于，
所述多晶硅膜与所述接触区及所述基极区相接。
17.根据权利要求1或2所述的半导体装置，其特征在于，
所述第一主电极区的深度比所述第二沟槽的深度深，
所述第二沟槽的底面位于所述第一主电极区的内部。
18.根据权利要求17所述的半导体装置，其特征在于，
所述多晶硅膜与所述第一主电极区相接，且与所述基极区相离。
19.根据权利要求7所述的半导体装置，其特征在于，
所述接触区的深度比所述第二沟槽的深度深，
所述第二沟槽的底面位于所述接触区的内部。
20.根据权利要求19所述的半导体装置，其特征在于，
所述多晶硅膜与所述接触区相接，且与所述基极区相离。
21.根据权利要求1或2所述的半导体装置，其特征在于，
所述多晶硅膜的上表面是平面。
22.根据权利要求13所述的半导体装置，其特征在于，
所述多晶硅膜与所述基极区相接，且与所述第一主电极区相离。
23.根据权利要求1或2所述的半导体装置，其特征在于，
所述多晶硅膜沿着所述第二沟槽的侧面的一部分和底面设置。
24.根据权利要求7所述的半导体装置，其特征在于，
所述第一沟槽和所述第二沟槽在同一方向上呈条纹状地延伸，
所述第一主电极区和所述接触区以与所述第一沟槽及所述第二沟槽的延伸方向平行的方式呈条纹状地延伸。
25.根据权利要求24所述的半导体装置，其特征在于，
所述第二沟槽设置于所述接触区的上部。
26.根据权利要求1或2所述的半导体装置，其特征在于，
所述多晶硅膜选择性地设置于所述第二沟槽的侧面与底面所形成的角部。
27.根据权利要求7所述的半导体装置，其特征在于，
所述接触区的深度比所述第一主电极区的深度深。
28.一种半导体装置的制造方法，包括以下工序：
在第一导电型的半导体基板形成第一沟槽；
在所述第一沟槽形成绝缘栅型电极构造；
在所述半导体基板以与所述第一沟槽相接的方式形成第二导电型的基极区；
在所述基极区的上部以与所述第一沟槽相接的方式形成第一导电型的第一主电极区；
在所述半导体基板的上部形成与所述基极区相接的第二沟槽；
在所述第二沟槽中埋入杂质浓度比所述基极区的杂质浓度高的第二导电型的多晶硅膜；以及
在所述半导体基板的下表面侧形成第二主电极区。
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