CN118116974A - 一种集成肖特基势垒的场效应晶体管及其制备方法 - Google Patents

Abstract

本发明公开了一种集成肖特基势垒的场效应晶体管及其制备方法。场效应晶体管包括：第一导电类型衬底，第一导电类型外延层，第一导电类型外延层中包括第二导电类型掺杂区，相邻第二导电类型掺杂区之间形成JFET区；栅源隔离结构，相邻栅源隔离结构之间形成容纳区；肖特基势垒层，肖特基势垒层位于容纳区并与JFET区接触；栅极，与肖特基势垒层之间至少通过栅源隔离结构间隔；其中，栅源隔离结构在靠近肖特基势垒层一侧的厚度，大于其在远离肖特基势垒层一侧的厚度。本申请中，增加了肖特基势垒层与JFET区的接触面积，使器件原胞尺寸缩小，降低器件导通电阻；同时可实现器件的单粒子加固，抑制因单粒子辐照导致的栅介质损坏问题，使器件性能得到整体提升。

Description

一种集成肖特基势垒的场效应晶体管及其制备方法

技术领域

本发明实施例涉及半导体制造技术领域，尤其涉及一种集成肖特基势垒的场效应晶体管及其制备方法。

背景技术

电力电子行业的发展使得硅材料器件逐渐难以满足日益严苛的应用需求。碳化硅(SiC)材料因其优异的物理化学特性，成为制作高耐压、低导通电阻、能够适应极端环境的大功率器件的最重要半导体材料之一。在SiC功率器件中，金属氧化物半导体场效应晶体管(MOSFET)因其栅极驱动简单、开关速度快等优点得到广泛应用。通常，SiC功率MOSFET采用垂直型结构，源极和漏极分别位于芯片的上下两侧，这类垂直型功率MOSFET结构通常自集成续流二极管，但由于SiC禁带宽度大，续流二极管开启电压通常大于3V，无法很好的满足SiC MOSFET器件续流需求，因此实际应用中常并联开启电压1.5V以下的SiC肖特基二极管(SBD)，保障良好的续流特性。

针对SiC功率MOSFET的续流需求，除了额外并联SBD作为续流二极管外，直接集成SBD至功率MOSFET结构中也成为一种可行的方案。目前，一种技术路线是在源极欧姆接触之间形成肖特基势垒，另一种则是采用分裂栅结构在器件JFET区(颈区)上方集成肖特基势垒。两种方案都是通过额外的工艺加工步骤实现SBD的集成，但由于肖特基势垒的集成会导致原胞尺寸显著大于常规结构，使器件电阻有所增大。

发明内容

基于上述现有技术的缺陷，本发明提供了一种集成肖特基势垒的场效应晶体管及其制备方法，以降低器件原胞尺寸以及器件的导通电阻，提升器件性能。

第一方面，本发明实施例提供了一种集成肖特基势垒的场效应晶体管，包括：

第一导电类型衬底；

位于第一导电类型衬底一侧的第一导电类型外延层，第一导电类型外延层中包括第二导电类型掺杂区，第二导电类型掺杂区中包括第一导电类型掺杂区，相邻第二导电类型掺杂区之间形成JFET区；

栅源隔离结构，位于第一导电类型外延层背离第一导电类型衬底的一侧表面，相邻栅源隔离结构之间形成容纳区，沿垂直于第一导电类型外延层的方向，容纳区与JFET区交叠；

肖特基势垒层，肖特基势垒层位于容纳区并与JFET区接触；

栅极，位于第一导电类型外延层背离第一导电类型衬底的一侧，沿垂直于第一导电类型外延层的方向，栅极至少与第二导电类型掺杂区交叠，栅极与肖特基势垒层之间至少通过栅源隔离结构间隔；

其中，栅源隔离结构在靠近肖特基势垒层一侧的厚度，大于其在远离肖特基势垒层一侧的厚度。

第二方面，本发明实施例还提供了一种集成肖特基势垒的场效应晶体管的制备方法，用于制备本发明第一方面提供的集成肖特基势垒的场效应晶体管，制备方法包括：

提供第一导电类型衬底；

在第一导电类型衬底的一侧形成第一导电类型外延层，并通过选择性掺杂工艺在第一导电类型外延层中形成第二导电类型掺杂区和第一导电类型掺杂区；相邻第二导电类型掺杂区之间形成JFET区；

在第一导电类型外延层背离第一导电类型衬底一侧的表面制备栅源隔离结构、栅极和肖特基势垒层，相邻栅源隔离结构之间形成容纳区，沿垂直于第一导电类型外延层的方向，容纳区与JFET区交叠；肖特基势垒层位于容纳区并与JFET区接触，沿垂直于第一导电类型外延层的方向，栅极至少与第二导电类型掺杂区交叠，栅极与肖特基势垒层之间至少通过栅源隔离结构间隔；其中，栅源隔离结构在靠近肖特基势垒层一侧的厚度，大于其在远离肖特基势垒层一侧的厚度。

本发明实施例中，集成肖特基势垒的场效应晶体管包括：第一导电类型衬底；位于第一导电类型衬底一侧的第一导电类型外延层，第一导电类型外延层中包括第二导电类型掺杂区，第二导电类型掺杂区中包括第一导电类型掺杂区，相邻第二导电类型掺杂区之间形成JFET区；栅源隔离结构，位于第一导电类型外延层背离第一导电类型衬底的一侧表面，相邻栅源隔离结构之间形成容纳区，沿垂直于第一导电类型外延层的方向，容纳区与JFET区交叠；肖特基势垒层，肖特基势垒层位于容纳区并与JFET区接触；栅极，位于第一导电类型外延层背离第一导电类型衬底的一侧，沿垂直于第一导电类型外延层的方向，栅极至少与第二导电类型掺杂区交叠，栅极与肖特基势垒层之间至少通过栅源隔离结构间隔；其中，栅源隔离结构在靠近肖特基势垒层一侧的厚度，大于其在远离肖特基势垒层一侧的厚度。通过上述方案，可保证肖特基势垒层与JFET区的接触面积较大，缩小器件原胞尺寸，降低器件导通电阻，提升器件的体二极管续流能力。另外，肖特基势垒层的存在还可提升单粒子辐照过程过剩载流子的抽取能力，实现器件的单粒子加固，增强栅极保护效果，有效抑制因单粒子辐照导致的栅介质损坏问题，使器件性能得到整体提升。

附图说明

图1为本发明实施例提供的一种集成肖特基势垒的场效应晶体管的结构示意图；

图2为本发明实施例提供的另一种集成肖特基势垒的场效应晶体管的结构示意图；

图3为本发明实施例提供的又一种集成肖特基势垒的场效应晶体管的结构示意图；

图4为本发明实施例提供的再一种集成肖特基势垒的场效应晶体管的结构示意图；

图5为本发明实施例提供的又一种集成肖特基势垒的场效应晶体管的结构示意图；

图6为本发明实施例提供的再一种集成肖特基势垒的场效应晶体管的结构示意图；

图7为本发明实施例提供的又一种集成肖特基势垒的场效应晶体管的结构示意图；

图8为本发明实施例提供的再一种集成肖特基势垒的场效应晶体管的结构示意图；

图9为本发明实施例提供的一种集成肖特基势垒的场效应晶体管的制备方法的流程图；

图10为本发明实施例提供的一种集成肖特基势垒的场效应晶体管的制备方法的示意图；

图11为本发明实施例提供的另一种集成肖特基势垒的场效应晶体管的制备方法的示意图；

图12为本发明实施例提供的又一种集成肖特基势垒的场效应晶体管的制备方法的示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

此外，在本发明的描述中，术语“中央”、“中心”、“上”、“下”、左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

另外，本发明实施例中描述的“第一导电类型”和“第二导电类型”为半导体器件中两种不同载流子掺杂类型，例如第一导电类型可为N型掺杂，第二导电类型可为P型掺杂，或者第一导电类型可为P型掺杂，第二导电类型可为N型掺杂，本发明对此不作限定。

相关技术中，采用分裂栅结构在器件JFET区上方集成肖特基势垒层，形成集成肖特基势垒的场效应晶体管，由于器件本身栅源隔离间距的需要，栅极到肖特基势垒层需要留有一定的距离保障工艺可靠性与产品良率；另外，肖特基势垒层退火工艺有可能导致栅源隔离介质的形变，这就要求器件具有较长的栅源隔离间距。但发明人研究发现，栅源隔离间距的增加导致分裂栅之间的肖特基势垒层面积减小、器件原胞宽度增加大，前者不利于体二极管性能的充分体现，后者会导致器件整体通流能力下降，比导通电阻增大。

有鉴于此，本申请提出了一种集成肖特基势垒的场效应晶体管，包括：

第一导电类型衬底；

位于第一导电类型衬底一侧的第一导电类型外延层，第一导电类型外延层中包括第二导电类型掺杂区，第二导电类型掺杂区中包括第一导电类型掺杂区，相邻第二导电类型掺杂区之间形成JFET区；

栅源隔离结构，位于第一导电类型外延层背离第一导电类型衬底的一侧表面，相邻栅源隔离结构之间形成容纳区，沿垂直于第一导电类型外延层的方向，容纳区与JFET区交叠；

肖特基势垒层，肖特基势垒层位于容纳区并与JFET区接触；

栅极，位于第一导电类型外延层背离第一导电类型衬底的一侧，沿垂直于第一导电类型外延层的方向，栅极与第二导电类型掺杂区交叠，栅极与肖特基势垒层之间至少通过栅源隔离结构间隔；

其中，栅源隔离结构在靠近肖特基势垒层一侧的厚度，大于其在远离肖特基势垒层一侧的厚度。

通过上述技术方案，在保障栅极与肖特基势垒层具有足够间距的基础上可以进一步缩小肖特基势垒层与栅极的横向距离，既可保证肖特基势垒层的面积较大，还可缩小器件原胞尺寸，降低器件导通电阻，提升器件的体二极管续流能力，降低米勒电容，提升器件动态效果。另外，肖特基势垒层的存在还可提升单粒子辐照过程过剩载流子的抽取能力，实现器件的单粒子加固，增强栅极保护效果，有效抑制因单粒子辐照导致的栅介质损坏问题，使器件性能得到整体提升。

以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明实施例提供的一种集成肖特基势垒的场效应晶体管的结构示意图，参考图1，集成肖特基势垒的场效应晶体管包括：第一导电类型衬底1；位于第一导电类型衬底1一侧的第一导电类型外延层2，第一导电类型外延层2中包括第二导电类型掺杂区21，第二导电类型掺杂区21中包括第一导电类型掺杂区22，相邻第二导电类型掺杂区21之间形成JFET区23；栅源隔离结构3，位于第一导电类型外延层2背离第一导电类型衬底1的一侧表面，相邻栅源隔离结构3之间形成容纳区4，沿垂直于第一导电类型外延层2的方向，容纳区4与JFET区23交叠；肖特基势垒层5，肖特基势垒层5位于容纳区4并与JFET区23接触；栅极6，位于第一导电类型外延层2背离第一导电类型衬底1的一侧，沿垂直于第一导电类型外延层2的方向，栅极6至少与第二导电类型掺杂区21交叠，栅极6与肖特基势垒层5之间至少通过栅源隔离结构3间隔；其中，栅源隔离结构3在靠近肖特基势垒层5一侧的厚度，大于其在远离肖特基势垒层5一侧的厚度。

具体的，如图1所示，集成肖特基势垒的场效应晶体管(以下也可简称“场效应晶体管”)中包括第一导电类型衬底1、第一导电类型外延层2、栅源隔离结构3、肖特基势垒层5以及栅极6。其中，第一导电类型衬底1可为第一导电类型SiC衬底，第一导电类型外延层2可为第一导电类型SiC外延层。

进一步地，继续参考图1，本实施例中，可在第一导电类型外延层2中形成对称的两个第二导电类型掺杂区21、对称的两个第一导电类型掺杂区22以及JFET区23，JFET区23也称为颈区，对称的两个第二导电类型掺杂区21之间即为JFET区23；第一导电类型掺杂区22位于第二导电类型掺杂区21内部。本发明实施例不限定各掺杂区的掺杂浓度，本领域技术人员可根据实际需求设置。

本发明中，可在第一导电类型外延层2背离第一导电类型衬底1的一侧设置相对的两个栅源隔离结构3。两个栅源隔离结构3分别位于JFET区23的两侧。沿垂直于第一导电类型外延层2的方向，栅源隔离结构3可与部分第一导电类型外延层2交叠。栅源隔离结构3具有一定厚度，相邻两个栅源隔离结构3之间形成容纳区4，容纳区4位于JFET区23之上。肖特基势垒层5设置在容纳区4内部，并与JFET区23接触。

其中，栅源隔离结构3为介质材料，例如SiO₂或SiO₂与Si₃N₄的复合层等，本发明实施例对此不作限定。用于制作肖特基势垒层5的肖特基金属材料可为Ti、Ni或W等。肖特基势垒层5可指肖特基金属材料与半导体材料在高温退火后形成的合金层。一般情况下，肖特基势垒层5的厚度不超过栅源隔离结构3最大厚度的一半。

继续参考图1，本发明实施例中的场效应晶体管可基于分裂栅结构制备，也即，第一导电类型外延层2背离第一导电类型衬底1的一侧设置有两个栅极6，两个栅极6分别位于JFET区23的两侧。沿垂直于第一导电类型外延层2的方向，栅极6、栅源隔离结构3以及第二导电类型掺杂区21三者存在交叠区域，并且栅极6与肖特基势垒层5之间至少通过栅源隔离结构3间隔，以实现栅极6与肖特基势垒层5之间的电绝缘。

值得提出的一点是，本发明中，可设置栅源隔离结构3在不同区域的厚度不同，具体地，如图1所示，可令栅源隔离结构3在靠近肖特基势垒层5的一侧的厚度大于远离肖特基势垒层5的一侧的厚度。由于栅源隔离结构3在肖特基势垒层5的两侧，对于任意一侧来说，沿肖特基势垒层5指向栅源隔离结构3的一侧，栅源隔离结构3的厚度减小。

此种设置方式下，将栅极6与肖特基势垒层5之间纯粹的横向栅源隔离间距变成了纵向加横向，在保障栅极6与肖特基势垒层5具有足够间距的基础上可以进一步缩小肖特基势垒层5与栅极6的横向距离，既可保证肖特基势垒层5的面积较大，还可缩小器件原胞尺寸，降低器件导通电阻，提升器件的体二极管续流能力，降低米勒电容，提升器件动态效果。另外，肖特基势垒层5的存在还可提升单粒子辐照过程过剩载流子的抽取能力，实现器件的单粒子加固，增强栅极6保护效果，有效抑制因单粒子辐照导致的栅介质损坏问题，使器件性能得到整体提升。

其中，本发明实施例不限定栅源隔离结构3的具体形状，本领域技术人员可根据实际需求设置，任意一种满足上述厚度特征的栅源隔离结构3均在本发明实施例保护的技术方案范围内。示例性的，在可选实施例中，栅源隔离结构3在靠近肖特基势垒层5一侧的厚度可为80～600nm，优选为120～400nm，在远离肖特基势垒层5一侧的厚度可为0nm，也即，栅源隔离结构3的厚度由120～400nm减小至0nm，实际不限于此。肖特基势垒层5的厚度可为10～300nm，优选厚度为50nm～150nm，但不限于此，在实际应用过程中，本领域技术人员可根据实际需求进行设置。另外，图1所示栅源隔离结构3的剖面形状为三角形，实际不限于此。

可认为平行于第一导电类型外延层2的方向为水平方向X(即横向)，在一些具体实施例中，可设置栅源隔离结构3的最大厚度与其在水平方向X宽度的比值为1:5～3:1，优选为1:3～3:2，将栅源隔离结构3按照上述参数设计，可使得器件整体性能较优。

本发明实施例中，集成肖特基势垒的场效应晶体管包括：第一导电类型衬底；位于第一导电类型衬底一侧的第一导电类型外延层，第一导电类型外延层中包括第二导电类型掺杂区，第二导电类型掺杂区中包括第一导电类型掺杂区，相邻第二导电类型掺杂区之间形成JFET区；栅源隔离结构，位于第一导电类型外延层背离第一导电类型衬底的一侧表面，相邻栅源隔离结构之间形成容纳区，沿垂直于第一导电类型外延层的方向，容纳区与JFET区交叠；肖特基势垒层，肖特基势垒层位于容纳区并与JFET区接触；栅极，位于第一导电类型外延层背离第一导电类型衬底的一侧，沿垂直于第一导电类型外延层的方向，栅极与第二导电类型掺杂区交叠，栅极与肖特基势垒层之间至少通过栅源隔离结构间隔；其中，栅源隔离结构在靠近肖特基势垒层一侧的厚度，大于其在远离肖特基势垒层一侧的厚度。通过上述方案，在保障栅极与肖特基势垒层具有足够间距的基础上可以进一步缩小肖特基势垒层与栅极的横向距离，既可保证肖特基势垒层与JFET区的接触面积较大，还可缩小器件原胞尺寸，降低器件导通电阻，提升器件的体二极管续流能力，降低米勒电容，提升器件动态效果。另外，肖特基势垒层的存在还可提升单粒子辐照过程过剩载流子的抽取能力，实现器件的单粒子加固，增强栅极保护效果，有效抑制因单粒子辐照导致的栅介质损坏问题，使器件性能得到整体提升。

可选的，可继续参考图1，在一些可能的实施例中，第二导电类型掺杂区21还可包括高掺杂区21-1和低掺杂区21-2，高掺杂区21-1、低掺杂区21-2和第一导电类型掺杂区22均由第一导电类型外延层2朝向栅源隔离结构3的一侧表面向下延伸；高掺杂区21-1位于第一导电类型掺杂区22与低掺杂区21-2之间；栅源隔离结构3覆盖至少部分低掺杂区21-2，且沿垂直于第一导电类型外延层2的方向，栅源隔离结构3与高掺杂区21-1不交叠。

具体地，如图1所示，本实施例中，还可进一步将第二导电类型掺杂区21划分为高掺杂区21-1和低掺杂区21-2，顾名思义，高掺杂区21-1的掺杂浓度大于低掺杂区21-2的掺杂浓度。其中，高掺杂区21-1可围绕第一导电类型掺杂区22，低掺杂区21-2位于高掺杂区21-1背离第一导电类型掺杂区22的一侧，也可以理解为，沿平行于第一导电类型外延层2的方向，低掺杂区21-2与JFET区23的距离最近，高掺杂区21-1次之，第一导电类型掺杂区22较远。

其中，本领域技术人员可以理解，一般情况下，位于第一导电类型外延层2中的各掺杂区均是从第一导电类型外延层2表面向下延伸(即向着第一导电类型衬底1一侧延伸)。第二导电类型掺杂区21位于栅极6下方，此处的第一导电类型外延层2表面为场效应晶体管的沟道区。当第二导电类型掺杂区21包括上述高掺杂区21-1和低掺杂区21-2时，高掺杂区21-1对应的第一导电类型外延层2表面可为场效应晶体管的第一沟道区，低掺杂区21-2对应的第一导电类型外延层2表面可为场效应晶体管的第二沟道区。

本实施例中，如图1所示，沿垂直于第一导电类型外延层2的方向，栅源隔离结构3与低掺杂区21-2交叠，且不与高掺杂区21-1交叠，也即，栅源隔离结构3远离肖特基势垒层5的一侧落入第二沟道区中，并与第一沟道区的边缘存在一定间距。

示例性的，图1所示实施例中，高掺杂区21-1和低掺杂区21-2的深度大致相同，但低掺杂区21-2的掺杂浓度远低于高掺杂区21-1，通常在第一导电类型外延层2上表面处，低掺杂区21-2的掺杂浓度不超过高掺杂区21-1的一半，低掺杂区21-2的浓度范围可为1E15～5E16cm^-3，优选为1E15～1E16cm^-3。第二沟道区沿水平方向X的宽度可为100～600nm，优选为200～400nm，第一沟道区沿水平方向X的宽度为200～800nm，优选为300～600nm。栅源隔离结构3远离肖特基势垒层5的一侧与第一沟道区的水平间距大于或等于10nm，优选间距大于100nm。

本实施例中，在第二导电类型掺杂区21中引入高掺杂区21-1和低掺杂区21-2以及对应的双沟道设计，进一步提升了第二导电类型掺杂区21对辐照过剩载流子的抽取能力，降低第二导电类型掺杂区21的串联电阻，抑制辐照寄生效应。同时由于低掺杂区21-2掺杂浓度很低，即使栅源隔离结构3部分落于第二沟道区上，因该区域的低掺杂浓度与高迁移率，对器件正向特性影响较小，避免了常规厚栅氧结构导通时导通电阻显著增大的问题。

图2为本发明实施例提供的另一种集成肖特基势垒的场效应晶体管的结构示意图，图3为本发明实施例提供的又一种集成肖特基势垒的场效应晶体管的结构示意图。可参考图2和图3，在其他一些实施例中，低掺杂区21-2在第一导电类型外延层2中的深度大于或等于高掺杂区21-1在第一导电类型外延层2中的深度；或者，低掺杂区21-2在第一导电类型外延层2中的深度小于高掺杂区21-1在第一导电类型外延层2中的深度。

具体地，图2所示实施例与图1所示实施例的主要区别在于，高掺杂区21-1和低掺杂区21-2采用不同注入能量，具体为低掺杂区21-2采用的注入能量低于高掺杂区21-1，使得低掺杂区21-2浅于高掺杂区21-1。如此，场效应晶体管的JFET区23水平尺寸较宽，JFET区23夹断效果较弱，器件正向导通电阻更低，适用于JFET区23较窄的器件结构设计。

图3所示实施例与图1所示实施例的主要区别在于，低掺杂区21-2采用的注入能量高于高掺杂区21-1，使得低掺杂区21-2深于高掺杂区21-1，如此，场效应晶体管的JFET区23水平尺寸较窄，器件反偏漏电降低，适用于JFET区23较宽的器件结构设计。

可选的，图4为本发明实施例提供的再一种集成肖特基势垒的场效应晶体管的结构示意图，参考图4，在一些实施例中，栅源隔离结构3在第一导电类型外延层2上的正投影位于JFET区23内；沿JFET区23指向第二导电类型掺杂区21的方向，栅源隔离结构3远离肖特基势垒层5的一侧与第二导电类型掺杂区21的距离大于或等于10nm。

具体地，本实施例中，第二导电类型掺杂区21整体可进行高浓度掺杂，可以理解为，第二导电类型掺杂区21整体为上述高掺杂区21-1。此时，可设置栅源隔离结构3仅位于JFET区23上方，栅源隔离结构3远离肖特基势垒层5的一侧与第二导电类型掺杂区21的边界(即沟道区边缘)在水平方向X存在一定间距，例如间距可大于或等于10nm，优选为大于或等于100nm，但不限于此。该种结构有利于适当降低器件的导通电阻。

另外，需要说明的一点是，本发明实施例中，肖特基势垒层5在第一导电类型外延层2上的正投影与第二导电类型掺杂区21不交叠，也即，肖特基势垒层5与沟道区不直接接触，在水平方向X上，肖特基势垒层5与第二导电类型掺杂区21边界(也即沟道区边缘)存在一定距离，例如二者距离可为10～800nm，优选为20～300nm，但不限于此。

可选的，图5为本发明实施例提供的又一种集成肖特基势垒的场效应晶体管的结构示意图，可参考图1和图5，本发明实施例中，集成肖特基势垒的场效应晶体管还包括栅介质层7和第一隔离介质层8，栅介质层7至少覆盖部分栅源隔离结构3和第二导电类型掺杂区21，栅极6位于栅介质层7背离第一导电类型外延层2的一侧表面；第一隔离介质层8覆盖栅极6以及部分第一导电类型掺杂区22；令栅极6朝向肖特基势垒层5的一侧侧壁为栅极6的第一侧壁61，令栅源隔离结构3朝向肖特基势垒层5的一侧侧壁为栅源隔离结构3的第二侧壁31。在图1所示实施例中，栅介质层7覆盖栅源隔离结构3背离第一导电类型外延层2一侧的全部表面，集成肖特基势垒的场效应晶体管还包括第二隔离介质层10，第二隔离介质层10覆盖与第一侧壁61相接的部分肖特基势垒层5、第一侧壁61、第二侧壁31以及第一隔离介质层8；或者，图5所示实施例中，栅源隔离结构3背离第一导电类型外延层2的一侧表面包括相接的第一表面32和第二表面33，第一表面32用于连接第二侧壁31与第二表面33，栅介质层7覆盖第二表面33，第一隔离介质层8还包覆第一表面32以及第一侧壁61。

具体地，如图1和图5所示，栅介质层7可设置在第一导电类型外延层2背离第一导电类型衬底1的一侧，并至少覆盖部分栅源隔离结构3、部分第一沟道区以及第二沟道区。栅极6形成于栅介质层7背离第一导电类型外延层2的一侧表面，栅极6与肖特基势垒层5之间通过栅源隔离结构3以及栅介质层7间隔，栅极6与部分第二导电类型掺杂区21之间通过栅源隔离结构3以及栅介质层7间隔，栅极6与另一部分第二导电类型掺杂区21之间部分通过栅介质层7间隔。栅介质层7可为SiO₂材料，但不限于此。其中，栅介质层7和栅极6远离肖特基势垒层5的一侧可延伸至部分第一导电类型掺杂区22的上方。

继续参考图1和图5，第一隔离介质层8位于栅极6背离第二导电类型掺杂区21的一侧，第一隔离介质层8至少覆盖栅极6以及第一导电类型掺杂区22对应的部分第一导电类型外延层2上表面。第一隔离介质层8可为SiO₂或SiO₂与Si₃N₄的复合材料，但不限于此。

进一步的，图1所示实施例中，栅介质层7完全覆盖栅源隔离结构3除第二侧壁31外的其他表面，此时栅源隔离结构3的第二侧壁31和栅极6的第一侧壁61近似平齐，为保证栅极6绝缘效果，可额外设置第二隔离介质层10，第二隔离介质层10覆盖肖特基势垒层5中靠近栅源隔离结构3的部分上表面、栅源隔离结构3的第二侧壁31、栅极6的第一侧壁61以及全部第一隔离介质层8。也即，沿垂直于第一导电类型外延层2的方向，第二隔离介质层10覆盖部分肖特基势垒层5、栅源隔离结构3、栅介质层7、栅极6以及第一隔离介质层8。利用第一隔离介质层8和第二隔离介质层10实现栅源隔离，提升栅极6和肖特基势垒层5的电绝缘效果。

图5所示实施例中，栅介质层7可仅覆盖栅源隔离结构3的部分表面(远离肖特基势垒层5一侧的第二表面33)，第一表面32上方未设置栅介质层7以及栅极6。第一隔离介质层8可延伸至第一表面32，第一隔离介质层8覆盖栅源隔离结构3的第一表面32以及栅极6的全部上表面。也即，沿垂直于第一导电类型外延层2的方向，第一隔离介质层8覆盖栅源隔离结构3、栅介质层7以及栅极6。仅利用第一隔离介质层8实现栅源隔离，此时，无需设置第二隔离介质层10，可简化制备流程、降低器件整体厚度。

在图1所示实施例中，第二隔离介质层10在JFET区23中的宽度，也即位于肖特基势垒层5上方的第二隔离介质层10在水平方向的宽度不低于200nm，例如可为200～800nm，优选为300～600nm，以保证栅极6和肖特基势垒层5之间有足够的隔离间距。

其中，上述图1和图5所示实施例在制备工艺上存在差别，此处仅说明二者结构上的差异，制备工作上的差异在以下的实施例中说明。

可选的，第一隔离介质层8或第二隔离介质层10的厚度可由本领域技术人员根据实际需求设置，例如可设置在100nm以内，但不限于此。

可选的，本发明实施例中，可设置在水平方向X上，第一侧壁61与肖特基势垒层5的距离大于第二侧壁31与肖特基势垒层5的距离，也即，第一侧壁61在所述第一导电类型外延层2上的正投影位于栅源隔离结构3投影范围内。可横向刻蚀掉部分栅极6，使得第一侧壁61相比于第二侧壁31向内凹陷。如此，有利于防止肖特基势垒层5制备时与栅极6接触导致栅源短路。另外，图5所实施例中，在水平方向X上，栅极6的第一侧壁61与栅源隔离结构3的第二侧壁31之间的间距可大于或等于200nm，优选为300～500nm，但不限于此。

图1～图5所示实施例中，肖特基势垒层5与栅源隔离结构3直接接触，实际不限于此，可选的，图6为本发明实施例提供的再一种集成肖特基势垒的场效应晶体管的结构示意图，在图6所示实施例中，容纳区4的侧壁还可设置有第三隔离介质11，栅源隔离结构3和肖特基势垒层5之间通过第三隔离介质11间隔。

具体地，如图6所示，本实施例中，肖特基势垒层5不与栅源隔离结构3直接接触，二者之间通过第三隔离介质11间隔，第三隔离介质11可覆盖栅源隔离结构3的侧壁和栅极6的侧壁，此时，第三隔离介质11的存在可保证肖特基势垒层5不与栅极6接触。在制备肖特基势垒层5时，可直接沉积整层的肖特基金属层19，位于容纳区4内并与JFET区23接触的部分肖特基金属层19经退火后形成的合金层即肖特基势垒层5。此种设置方式下，肖特基势垒层5制备时无需采用刻蚀工艺，可降低肖特基势垒层5的制备难度，在保证栅源隔离的基础上，避免两层结构刻蚀时的套准误差。其中，需要说明的一点是，第三隔离介质11在制备时，首先会沉积整层的待处理第三隔离介质层，然后刻蚀掉除容纳区4侧壁之外的待处理第三隔离介质层，形成第三隔离介质11，但由于刻蚀工艺的影响，有些台阶区仍会保留部分待处理第三隔离介质层。

示例性的，第三隔离介质11在水平方向X的宽度可小于或等于800nm，优选可小于或等于500nm，但不限于此。

图7为本发明实施例提供的又一种集成肖特基势垒的场效应晶体管的结构示意图，参考图7，在可能的实施例中，第一导电类型外延层2内还可包括第二导电类型电场抑制区24以及第一导电类型电流扩展区25，第二导电类型电场抑制区24位于JFET区23的中间并与肖特基势垒层5接触，第一导电类型电流扩展区25至少位于JFET区23并围绕第二导电类型电场抑制区24。

具体地，如图7所示，JFET区23中央顶部设置有第二导电类型电场抑制区24，第二导电类型电场抑制区24与肖特基势垒层5的中部接触，其水平方向X的宽度可大于或等于200nm，优选为500nm～1μm。同时JFET区23还设置有第一导电类型电流扩展区25，第一导电类型电流扩展区25围绕第二导电类型电场抑制区24。以容纳区4单侧为例，肖特基势垒层5未与第二导电类型电场抑制区24接触的区域(也即肖特基势垒层5与第一导电类型电流扩展区25接触的区域)的水平宽度不低于300nm，优选为不低于500nm。通过设置第二导电类型电场抑制区24，可以降低器件阻断状态下的肖特基势垒漏电，即阻断状态下的反偏漏电。

另外，本实施例中，可设置第一导电类型电流扩展区25的掺杂浓度低于部分第二导电类型掺杂区21的掺杂浓度，示例性的，第一导电类型电流扩展区25可通过在JFET区23进行选择性掺杂形成，此时第一导电类型电流扩展区25的掺杂浓度可高于低掺杂区21-2、低于高掺杂区21-1；或者，第一导电类型电流扩展区25可通过在整个原胞进行注入掺杂形成，此时第一导电类型电流扩展区25的掺杂浓度可低于或等于低掺杂区21-2的掺杂浓度。通过设置第一导电类型电流扩展区25可以提升电流的导通能力，降低导通电阻。

可选的，图8为本发明实施例提供的再一种集成肖特基势垒的场效应晶体管的结构示意图，可结合参考图1、图5和图8，栅源隔离结构3在垂直于第一导电类型外延层2的平面上的剖面形状呈三角形、类三角形、梯形或类梯形。

具体地，在制备栅源隔离结构3时，可通过湿法刻蚀和/或干法刻蚀工艺将栅源隔离结构3制备成三角形、类三角形、梯形或类梯形形状，具体刻蚀方法可由本领域技术人员根据实际需求选择，本发明对此不作限定。如图1所示，当栅源隔离结构3的剖面形状为三角形或类三角形时，沿栅源隔离结构3靠近肖特基势垒层5指向远离肖特基势垒层5的一侧，栅源隔离结构3的厚度逐渐减小；此时栅源隔离结构3最厚区域在横向上的距离较短，器件栅控能力较强，器件导通电阻较低；并且在同等原胞尺寸下，肖特基势垒层5的水平尺寸较大，体二极管续流能力以及辐照过剩载流子抽出能力较强。如图5和图8所示，当栅源隔离结构3的剖面形状为梯形或类梯形时，栅源隔离结构3在靠近肖特基势垒层5的一侧存在一定长度的等厚区，也即栅源隔离结构3在靠近肖特基势垒层5的一侧的部分区域厚度基本不变，等厚区沿水平方向X的尺寸可小于或等于500nm，优选为小于或等于200nm。此种设置方式下，在刻蚀容纳区4时，容纳区4形成在栅源隔离结构3的平坦区域，可适当降低光刻刻蚀工艺的精度要求。

可选的，可继续参考图1～图8，第一导电类型外延层2中还可包括第二导电类型重掺杂区26，第二导电类型重掺杂区26位于第一导电类型掺杂区22远离JFET区23的一侧；集成肖特基势垒的场效应晶体管还可包括欧姆接触层12、源极9和漏极13，欧姆接触层12覆盖部分第一导电类型掺杂区22以及第二导电类型重掺杂区26；源极9覆盖肖特基势垒层5以及欧姆接触层12，漏极13位于第一导电类型衬底1背离第一导电类型外延层2的一侧。

具体地，如图1～图8，第二导电类型掺杂区21远离JFET区23的一侧还可形成有第二导电类型重掺杂区26，第二导电类型重掺杂区26由第一导电类型外延层2的上表面向下延伸。第二导电类型重掺杂区26的存在可提升第二导电类型的电气接触，降低串联电阻，进一步提升辐照时的过剩载流子抽取能力。欧姆接触层12可覆盖部分第一导电类型掺杂区22以及第二导电类型重掺杂区26。第二隔离介质层10可延伸至欧姆接触层12，并覆盖部分欧姆接触层12。场效应晶体管的源极9可整层设置，源极9可为源极加厚金属，源极加厚金属覆盖欧姆接触层12、第二隔离介质层10(或第一隔离介质层8)以及肖特基势垒层5。源极9与肖特基势垒层5之间电气互连。漏极13位于第一导电类型衬底1背离第一导电类型外延层2的一侧，形成垂直结构的集成肖特基势垒的场效应晶体管。

其中，可选的，源极9和漏极13可为Ni、Al、或Ti/Al、Al/Cu、Ba/Au等合金，本发明实施例对此不作限定。

本发明实施例提供的集成肖特基势垒的场效应晶体管还可包括本领域技术人员可知的任意结构特征，本发明对此不赘述也不限定。

基于同一构思，本发明实施例还提供了一种集成肖特基势垒的场效应晶体管的制备方法，用于制备本发明任意实施例提供的一种集成肖特基势垒的场效应晶体管。本发明实施例提供的集成肖特基势垒的场效应晶体管的制备方法包括本发明任意实施例提供的集成肖特基势垒的场效应晶体管的全部技术特征及相应有益效果。以下实施例中，主要介绍制备方法相关的内容，未详尽说明的内容可参考上述实施例。

图9为本发明实施例提供的一种集成肖特基势垒的场效应晶体管的制备方法的流程图，可参考图9，制备方法包括：

S110、提供第一导电类型衬底。

S120、在第一导电类型衬底的一侧形成第一导电类型外延层，并通过选择性掺杂工艺在第一导电类型外延层中形成第二导电类型掺杂区和第一导电类型掺杂区；相邻第二导电类型掺杂区之间形成JFET区。

S130、在第一导电类型外延层背离第一导电类型衬底一侧的表面制备栅源隔离结构、栅极和肖特基势垒层，相邻栅源隔离结构之间形成容纳区，沿垂直于第一导电类型外延层的方向，容纳区与JFET区交叠；肖特基势垒层位于容纳区并与JFET区接触，沿垂直于第一导电类型外延层的方向，栅极至少与第二导电类型掺杂区交叠，栅极与肖特基势垒层之间至少通过栅源隔离结构间隔。

其中，栅源隔离结构在靠近肖特基势垒层一侧的厚度，大于其在远离肖特基势垒层一侧的厚度。

通过上述方案，既可保证肖特基势垒层与JFET区的接触面积较大，还可缩小器件原胞尺寸，降低器件导通电阻，提升器件的体二极管续流能力。另外，肖特基势垒层的存在还可提升单粒子辐照过程过剩载流子的抽取能力，实现器件的单粒子加固，增强栅极保护效果，有效抑制因单粒子辐照导致的栅介质损坏问题，使器件性能得到整体提升。

上述制备方法中各步骤的具体工艺可由本领域技术人员根据实际情况设置，本发明对此不作限定。下面以几个可选实施例对制备方法进行详细介绍。

示例性的，图10为本发明实施例提供的一种集成肖特基势垒的场效应晶体管的制备方法的示意图。利用该制备方法制备出的集成肖特基势垒的场效应晶体管的结构可参考图1。参考图10，首先提供第一导电类型衬底1(图10中(a)图)，例如可为SiC衬底；随后在第一导电类型衬底1的一侧表面生长第一导电类型外延层2(图10中(b)图)，例如可为SiC外延层。

进一步地，参考图10中(c)图，利用掩膜，通过选择性掺杂注入工艺在第一导电类型外延层2中形成第二导电类型掺杂区21、第一导电类型掺杂区22和第二导电类型重掺杂区26，并通过高温退火使掺杂区内的载流子激活；其中，对称的两个第二导电类型掺杂区21之间为JFET区23；第一导电类型掺杂区22位于第二导电类型掺杂区21内部，第二导电类型重掺杂区26位于第一导电类型掺杂区22背离第二导电类型掺杂区21的一侧。可选的，此步骤中，还可在第二导电类型掺杂区21中制备高掺杂区21-1和低掺杂区21-2，高掺杂区21-1、低掺杂区21-2和第一导电类型掺杂区22均由第一导电类型外延层2上表面向下延伸；高掺杂区21-1位于第一导电类型掺杂区22与低掺杂区21-2之间。其中可设置高掺杂区21-1和低掺杂区21-2的注入能量相同，低掺杂区21-2的注入剂量低于高掺杂区21-1，保证低掺杂区21-2上表面处的掺杂浓度更低。

进一步地，参考图10中(d)图，在第一导电类型外延层2上表面生长栅源隔离介质层14，具体可先生长整层的待处理栅源隔离介质层，随后通过光刻和刻蚀工艺形成栅源隔离介质层14；其中，栅源隔离介质层14覆盖JFET区23，栅源隔离介质层14的剖面形状为梯形。此步骤的刻蚀工艺可以是湿法刻蚀或干法刻蚀，优选为湿法刻蚀。可选的，栅源隔离介质层14沉积后，可利用N₂和或Ar等惰性气体在850℃下对其进行高温退火处理。

进一步地，参考图10中(e)图，在栅源隔离介质层14背离第一导电类型外延层2的一侧依次生长待处理栅介质层15和待处理栅极层16，待处理栅介质层15覆盖栅源隔离介质层14、JFET区23、第二导电类型掺杂区21和部分第一导电类型掺杂区22，待处理栅极层16覆盖待处理栅介质层15背离第一导电类型外延层2的一侧表面。具体可先生长整层的待处理栅介质层和整层的待处理栅极层，随后利用光刻和刻蚀工艺形成待处理栅介质层15和待处理栅极层16。

进一步地，参考图10中(f)图，在待处理栅极层16背离第一导电类型外延层2的一侧表面生长待处理第一隔离介质层17，待处理第一隔离介质层17覆盖栅极金属层16以及部分第一导电类型掺杂区22；随后在部分第一导电类型掺杂区22以及第二导电类型重掺杂区26的上表面(未覆盖待处理第一隔离介质层17的表面)沉积欧姆接触层12并退火形成欧姆接触。

进一步地，参考图10中(g)图，刻蚀JFET区23上方的待处理第一隔离介质层17、待处理栅极层16、待处理栅介质层15与栅源隔离介质层14，在JFET区上方形成容纳区4。刻蚀后保留的待处理第一隔离介质层17即为图1所示第一隔离介质层8，刻蚀后保留的待处理栅极层16即为图1所示栅极6，刻蚀后保留的待处理栅介质层15即为图1所示栅介质层7，刻蚀后保留的栅源隔离介质层14即为图2所示栅源隔离结构3。随后在容纳区4的底部形成肖特基势垒层5。此步骤中，可采用剥离工艺，先沉积整层的肖特基金属层，随后去除容纳区4外的肖特基金属层并退火，形成肖特基势垒层5。另外可选的，在沉积肖特基金属层之前，还可采用额外的湿法刻蚀工艺，横向刻蚀掉部分栅极6，使得栅极6的侧壁内凹陷，防止肖特基势垒层5制备时与栅极6接触导致栅源短路。

进一步地，参考图10中(h)图，在第一隔离介质层8的上表面生长第二隔离介质层10，第二隔离介质层10覆盖靠近肖特基势垒层5中靠近栅源隔离结构3的部分上表面、栅源隔离结构3的第二侧壁、栅极的第一侧壁以及全部第一隔离介质层7。具体可先沉积整层的待处理第二隔离介质层，随后刻蚀掉容纳区4上方以及欧姆接触层12上方的待处理第二隔离介质层，形成第二隔离介质层10；随后在欧姆接触层12、第二隔离介质层10以及肖特基势垒层5上方制备源极9，在第一导电类型衬底1背离第一导电类型外延层2的一侧制备漏极13。

示例性的，图11为本发明实施例提供的另一种集成肖特基势垒的场效应晶体管的制备方法的示意图。利用该制备方法制备出的集成肖特基势垒的场效应晶体管的结构可参考图5。如图11所示，本实施例中，从提供第一导电类型衬底1至制备栅源隔离介质层14之间的步骤与上述图10中(a)图～(d)图所示步骤相同，此处不再赘述。

与上述实施例不同之处在于，本实施例中，参考图11中(e)图，利用光刻和刻蚀工艺，在栅源隔离介质层14背离第一导电类型外延层2的一侧依次生长待处理栅介质层15和待处理栅极层16，待处理栅介质层15覆盖栅源隔离介质层14、JFET区23、第二导电类型掺杂区21和部分第一导电类型掺杂区22，待处理栅极层16覆盖待处理栅介质层15背离第一导电类型外延层2的一侧表面；随后刻蚀掉JFET区23上方的待处理栅介质层15和待处理栅极层16，以在JFET区23对应的栅源隔离介质层14上方形成开口，部分栅源隔离介质层14从开口露出。刻蚀后保留的待处理栅极层16即为图2所示栅极6，刻蚀后保留的待处理栅介质层15即为图2所示栅介质层7。

进一步地，参考图11中(f)图，继续生长待处理第一隔离介质层17，待处理第一隔离介质层17覆盖栅极6、裸露出的栅源隔离介质层14以及部分第一导电类型掺杂区22；随后在部分第一导电类型掺杂区22以及第二导电类型重掺杂区26的上表面(未覆盖待处理第一隔离介质层17的表面)沉积欧姆接触层11并退火形成欧姆接触。

进一步地，参考图11中(g)图，刻蚀JFET区23上方的待处理第一隔离介质层17以及栅源隔离介质层14，形成第一隔离介质层8以及栅源隔离结构3。其中，刻蚀区域在水平方向的尺寸小于两个栅极6的间距，也即刻蚀区域的边界可位于栅源隔离介质层14上表面的平坦区域。此时，沿垂直于第一导电类型外延层2的方向，第一隔离介质层8覆盖栅源隔离结构3、栅介质层7以及栅极6。此种设置方式下，无需设置第二隔离介质层，仅利用第一隔离介质层8即可实现栅源隔离，进而简化制备流程、降低器件整体厚度。源极9和漏极13的制备方式与上述图10所示实施例相同，此处不再说明。

示例性的，图12为本发明实施例提供的又一种集成肖特基势垒的场效应晶体管的制备方法的示意图。利用该制备方法制备出的集成肖特基势垒的场效应晶体管的结构可参考图6。如图12所示，本实施例中，从提供第一导电类型衬底1至制备待处理第一隔离介质层17之间的步骤与上述图10中(a)图～(f)图所示步骤相同，此处不再赘述。

与图10所示实施例不同之处在于，参考图12中(g)图，本实施例中，在刻蚀JFET区23上方的待处理第一隔离介质层17、待处理栅极层16、待处理栅介质层15与栅源隔离介质层14，形成第一隔离介质层8、栅极6、栅介质层7、栅源隔离结构3以及容纳区4后，可在第一隔离介质层8背离第一导电类型外延层2的一侧生长整层的待处理第三隔离介质层18，随后刻蚀掉部分待处理第三隔离介质层18，仅保留容纳区4侧壁的部分待处理第三隔离介质层18形成第三隔离介质11。随后制备整层肖特基金属层19，位于容纳区4内并与JFET区23接触的部分肖特基金属层19为肖特基势垒层5。由于第三隔离介质11的存在，本实施例中无需采用刻蚀工艺去除部分肖特基金属层19，可降低肖特基势垒层5的制备难度，在保证栅源隔离的基础上，避免两层结构刻蚀时的套准误差。

进一步地，参考图12中(h)图，可直接在肖特基金属层19上表面制备源极9，在第一导电类型衬底1背离第一导电类型外延层2的一侧制备漏极12，无需生长第二隔离介质层，进而简化工艺流程。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种集成肖特基势垒的场效应晶体管，其特征在于，包括：

第一导电类型衬底；

位于所述第一导电类型衬底一侧的第一导电类型外延层，所述第一导电类型外延层中包括第二导电类型掺杂区，所述第二导电类型掺杂区中包括第一导电类型掺杂区，相邻所述第二导电类型掺杂区之间形成JFET区；

栅源隔离结构，位于第一导电类型外延层背离所述第一导电类型衬底的一侧表面，相邻所述栅源隔离结构之间形成容纳区，沿垂直于所述第一导电类型外延层的方向，所述容纳区与所述JFET区交叠；

肖特基势垒层，所述肖特基势垒层位于所述容纳区并与所述JFET区接触；

栅极，位于所述第一导电类型外延层背离所述第一导电类型衬底的一侧，沿垂直于所述第一导电类型外延层的方向，所述栅极至少与所述第二导电类型掺杂区交叠，所述栅极与所述肖特基势垒层之间至少通过所述栅源隔离结构间隔；

其中，所述栅源隔离结构在靠近所述肖特基势垒层一侧的厚度，大于其在远离所述肖特基势垒层一侧的厚度。

2.根据权利要求1所述的集成肖特基势垒的场效应晶体管，其特征在于，所述第二导电类型掺杂区还包括高掺杂区和低掺杂区，所述高掺杂区、所述低掺杂区和所述第一导电类型掺杂区均由所述第一导电类型外延层朝向所述栅源隔离结构的一侧表面向下延伸；所述高掺杂区位于所述第一导电类型掺杂区与所述低掺杂区之间；

所述栅源隔离结构覆盖至少部分所述低掺杂区，且沿垂直于所述第一导电类型外延层的方向，所述栅源隔离结构与所述高掺杂区不交叠。

3.根据权利要求2所述的集成肖特基势垒的场效应晶体管，其特征在于，所述低掺杂区在所述第一导电类型外延层中的深度大于或等于所述高掺杂区在所述第一导电类型外延层中的深度；或者，

所述低掺杂区在所述第一导电类型外延层中的深度小于所述高掺杂区在所述第一导电类型外延层中的深度。

4.根据权利要求1所述的集成肖特基势垒的场效应晶体管，其特征在于，所述栅源隔离结构在所述第一导电类型外延层上的正投影位于所述JFET区内；

沿所述JFET区指向所述第二导电类型掺杂区的方向，所述栅源隔离结构远离所述肖特基势垒层的一侧与所述第二导电类型掺杂区的距离大于或等于10nm。

5.根据权利要求1所述的集成肖特基势垒的场效应晶体管，其特征在于，还包括栅介质层和第一隔离介质层，所述栅介质层至少覆盖部分所述栅源隔离结构和所述第二导电类型掺杂区，所述栅极位于所述栅介质层背离所述第一导电类型外延层的一侧表面；所述第一隔离介质层覆盖所述栅极以及部分所述第一导电类型掺杂区；令所述栅极朝向所述肖特基势垒层的一侧侧壁为所述栅极的第一侧壁，令所述栅源隔离结构朝向所述肖特基势垒层的一侧侧壁为所述栅源隔离结构的第二侧壁；

所述栅介质层覆盖所述栅源隔离介质背离所述第一导电类型外延层一侧的全部表面，所述集成肖特基势垒的场效应晶体管还包括第二隔离介质层，所述第二隔离介质层覆盖与所述第二侧壁相接的部分所述肖特基势垒层、所述第一侧壁、所述第二侧壁以及所述第一隔离介质层；或者，所述栅源隔离结构背离所述第一导电类型外延层的一侧表面包括相接的第一表面和第二表面，所述第一表面用于连接所述第二侧壁与所述第二表面，所述栅介质层覆盖所述第二表面，所述第一隔离介质层还包覆第一表面以及所述第一侧壁。

6.根据权利要求1所述的集成肖特基势垒的场效应晶体管，其特征在于，所述容纳区的侧壁设置有第三隔离介质，所述栅源隔离结构和所述肖特基势垒层之间通过所述第三隔离介质间隔。

7.根据权利要求1所述的集成肖特基势垒的场效应晶体管，其特征在于，所述第一导电类型外延层内还包括第二导电类型电场抑制区和第一导电类型电流扩展区，所述第二导电类型电场抑制区位于所述JFET区的中间并与所述肖特基势垒层接触，所述第一导电类型电流扩展区围绕所述第二导电类型电场抑制区。

8.根据权利要求1所述的集成肖特基势垒的场效应晶体管，其特征在于，所述栅源隔离结构在垂直于所述第一导电类型外延层的平面上的剖面形状呈三角形、类三角形、梯形或类梯形。

9.根据权利要求1所述的集成肖特基势垒的场效应晶体管，其特征在于，所述第一导电类型外延层中还包括第二导电类型重掺杂区，所述第二导电类型重掺杂区位于所述第一导电类型掺杂区远离所述JFET区的一侧；

所述集成肖特基势垒的场效应晶体管还包括欧姆接触层、源极和漏极，所述欧姆接触层覆盖部分所述第一导电类型掺杂区以及所述第二导电类型重掺杂区；所述源极覆盖所述肖特基势垒层以及所述欧姆接触层，所述漏极位于所述第一导电类型衬底背离所述第一导电类型外延层的一侧。

10.一种集成肖特基势垒的场效应晶体管的制备方法，其特征在于，用于制备如权利要求1-9任一项所述的集成肖特基势垒的场效应晶体管，所述制备方法包括：

提供第一导电类型衬底；

在所述第一导电类型衬底的一侧形成第一导电类型外延层，并通过选择性掺杂工艺在所述第一导电类型外延层中形成第二导电类型掺杂区和第一导电类型掺杂区；相邻所述第二导电类型掺杂区之间形成JFET区；

在所述第一导电类型外延层背离所述第一导电类型衬底一侧的表面制备栅源隔离结构、栅极和肖特基势垒层，相邻所述栅源隔离结构之间形成容纳区，沿垂直于所述第一导电类型外延层的方向，所述容纳区与所述JFET区交叠；所述肖特基势垒层位于所述容纳区并与所述JFET区接触，沿垂直于所述第一导电类型外延层的方向，所述栅极至少与所述第二导电类型掺杂区交叠，所述栅极与所述肖特基势垒层之间至少通过所述栅源隔离结构间隔；其中，所述栅源隔离结构在靠近所述肖特基势垒层一侧的厚度，大于其在远离所述肖特基势垒层一侧的厚度。