TWI834348B - 半導體裝置 - Google Patents
半導體裝置 Download PDFInfo
- Publication number
- TWI834348B TWI834348B TW111139967A TW111139967A TWI834348B TW I834348 B TWI834348 B TW I834348B TW 111139967 A TW111139967 A TW 111139967A TW 111139967 A TW111139967 A TW 111139967A TW I834348 B TWI834348 B TW I834348B
- Authority
- TW
- Taiwan
- Prior art keywords
- semiconductor device
- epitaxial layer
- metal structure
- doped region
- metal
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 229910052751 metal Inorganic materials 0.000 claims abstract description 102
- 239000002184 metal Substances 0.000 claims abstract description 102
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 230000001681 protective effect Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 80
- 238000010586 diagram Methods 0.000 description 8
- 238000009826 distribution Methods 0.000 description 8
- 239000007769 metal material Substances 0.000 description 8
- 230000005684 electric field Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
一種半導體裝置，其包含半導體基底、磊晶層、複數第一金屬結構、複數第一摻雜區、複數第二金屬結構、複數第二摻雜區、導電層及蕭基層。磊晶層設置在半導體基底上。第一金屬結構設置在該磊晶層中，並沿著第一方向延伸，且其在第二方向具有第一寬度。第一摻雜區設置在磊晶層中，其從各第一金屬結構的下部延伸至各第一金屬結構的側壁。第二金屬結構設置在磊晶層中，並沿著第一方向延伸，且其在第二方向具有第二寬度，其中，第一寬度大於第二寬度。導電層設置在半導體基底下，而蕭基層設置在磊晶層上。
Description
本發明是關於一種半導體裝置，且特別是關於一種具有蕭基二極體(Schottky diode)元件的半導體裝置。
蕭基二極體元件係由金屬與半導體接面構成的二極體元件，且由於其啟動電壓較PN二極體元件為低，加上反應速度較快，因此目前廣泛地應用在電源轉換電路(power converter)上。然而，習知蕭基二極體元件亦有其缺點，例如是對元件施予逆向偏壓時，漏電流現象較為嚴重，或是蕭基二極體元件無法承受元件啟動瞬間所產生的突波電流(surge current)。因此，如何改良習知蕭基二極體元件以符合實務上的需求仍為目前業界所面臨的課題。
本發明之一目的在於改善前述蕭基二極體元件的缺點，解決習知技術所面臨的問題。
為達上述目的，本發明提供一種半導體裝置，其包含一半導體基底、一磊晶層、複數個第一金屬結構、複數個第一摻雜區、複數個第二金屬結構、複數個第二摻雜區、一導電層及一蕭基層(Schottky layer)。磊晶層設置在半導體基底上，且具有一第一導電類型。第一金屬結構設置在磊晶層中，第一金屬
結構相互平行地沿著一第一方向延伸，且第一金屬結構在一第二方向具有一第一寬度。第一摻雜區設置在磊晶層中，且具有一第二導電類型，第二導電類型與第一導電類型不同，各第一摻雜區從各第一金屬結構的下部延伸至各第一金屬結構的側壁。第二金屬結構設置在磊晶層中，第二金屬結構相互平行地沿著第一方向延伸，且第二金屬結構在第二方向具有一第二寬度，其中，第一寬度大於第二寬度。第二摻雜區設置在磊晶層中，且具有第二導電類型，各第二摻雜區從各第二金屬結構的下部延伸至各第二金屬結構的側壁。導電層設置在半導體基底下。蕭基層設置在磊晶層上。其中，相鄰的二第二金屬結構之間存在一個第一金屬結構，相鄰的二第一金屬結構之間存在一個第二金屬結構。
本發明的半導體裝置在順向偏壓操作時，可有效降低突波電流(surge
current)的產生；在逆向偏壓操作時，可提高崩潰電壓(break down voltage,BVD)，進而提升其作為蕭基二極體元件的信賴度。
100:半導體裝置
100-1:步驟
100-2:步驟
102:導電層
104:半導體基板
106:磊晶層
108-1:空乏區
108a:第一摻雜區
108b:第二摻雜區
108c:第三摻雜區
110a:第一溝槽
110b:第二溝槽
112a:第一金屬結構
112b:第二金屬結構
114:介電層
116:蕭基層
130:防護結構
202:第一遮罩
204:第二遮罩
400:半導體裝置
500:半導體裝置
602:曲線
604:曲線
702:曲線
704:曲線
802:曲線
804:曲線
a1:第一側壁
a2..第二側壁
b1:第一側壁
b2:第二側壁
D1:第一方向
D11:深度
D12:深度
D2:第二方向
D21:深度
D22:深度
D3:第三方向
T11:第一下壁厚度
T12:第一側壁厚度
T21:第二下壁厚度
T22:第二側壁厚度
W1:第一寬度
W2:第二寬度
Wa:第一間距
Wb:第二間距
第1圖為本揭露一實施例的半導體裝置的俯視示意圖。
第2圖為第1圖沿著切線A-A’的剖面示意圖。
第3圖為本揭露另一實施例的半導體裝置於逆向偏壓操作時的剖面示意圖。
第4圖為本揭露另一實施例的半導體裝置之另一個實施例的剖面示意圖。
第5圖為本揭露另一實施例的半導體裝置的剖面示意圖。
第6圖為本揭露一實施例的半導體裝置於逆向偏壓操作的電場分布圖。
第7圖為本揭露一實施例的半導體裝置於逆向偏壓操作的電壓-電流關係圖。
第8圖為本揭露一實施例的半導體裝置之第一實施例於順向偏壓操作的電流分布圖。
第9圖為本揭露一實施例的半導體裝置於步驟100-1之剖面示意圖。
第10圖為本揭露一實施例的半導體裝置於步驟100-2之剖面示意圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。並且，熟習本發明所屬技術領域之一般技藝者亦能在不脫離本發明的精神下，參考以下所舉實施例，而將數個不同實施例中的特徵進行替換、重組、混合以完成其他實施例。
本發明中針對「第一部件形成在第二部件上或上方」的敘述，其可以是指「第一部件與第二部件直接接觸」，也可以是指「第一部件與第二部件之間另存在有其他部件」，致使第一部件與第二部件並不直接接觸。此外，本發明中的各種實施例可能使用重複的元件符號和/或文字註記。使用這些重複的元件符號與文字註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。另外，針對本發明中所提及的空間相關的敘述詞彙，例如：「在...之下」、「在...之上」、「低」、「高」、「下方」、「上方」、「之下」、「之上」、「底」、「頂」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個部件或特徵與另一個(或多個)部件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在製作過程中、使用中以及操作時的可能擺向。舉例而言，當半導體裝置被旋轉180度時，原先設置於其他部件「上方」的某部件便會變成設置於其他部件「下方」。因此，隨著半導體裝置的擺向的改變(旋轉90度或其它角度)，用以描述其擺向的空間相關敘述亦應透過對應的方式予以解釋。
雖然本發明使用第一、第二、第三等用詞，以敘述種種元件、部件、
區域、層、及/或區塊(section)，但應了解此等元件、部件、區域、層、及/或區塊不應被此等用詞所限制。此等用詞僅是用以區分某一元件、部件、區域、層、及/或區塊與另一個元件、部件、區域、層、及/或區塊，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的排列順序、或是製造方法上的順序。因此，在不背離本發明之具體實施例之範疇下，下列所討論之第一元件、部件、區域、層、或區塊亦可以第二元件、部件、區域、層、或區塊等詞稱之。
本發明中所提及的「約」或「實質上」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。
請參照第1圖及第2圖所示，其繪示本發明一實施例中半導體裝置100的示意圖，其中，第1圖為半導體裝置100的一俯視示意圖，第2圖則為半導體裝置100的一剖面示意圖。首先，如第1圖及第2圖所示，半導體裝置100包含一半導體基底104，例如是具有第一導電類型(如N型)的半導體基底，但不以此為限。
在本實施例中，半導體基底104為一矽基材或化合物半導體基板，例如碳化矽基板，但不限定於此。半導體基底104之上方設置有磊晶層106，磊晶層106的組成可以包含化合物半導體，例如III-V族化合物半導體，或是其他耐壓的半導體基板，例如碳化矽。半導體基底104及磊晶層106皆具有第一導電類型(如N型)，而磊晶層106的摻雜濃度係低於半導體基底104的摻雜濃度，於一實施例中，磊晶層106的摻雜濃度約為1E15至1E16離子數/cm3，半導體基底104的摻雜濃度約為1E18至1E22離子數/cm3。然而，在另一實施例中，半導體基底104的材質不以前述為限，還可包含其它合適的半導體材質所構成的單層或複合層的半導體基
底。此外，在一實施例中，磊晶層106的厚度還可視半導體裝置100的耐壓需求加以調整，舉例來說，當磊晶層106的厚度愈厚時，可具有較佳的耐壓能力，以提升後續所形成蕭基二極體元件的耐壓能力。
磊晶層106上設置有一介電層114以及一蕭基層116，而半導體基底104下則設置一導電層102，以構成本發明的蕭基二極體元件。
蕭基層116係直接接觸下方的磊晶層106，使得蕭基層116和磊晶層106間可產生蕭基接面(Schottky junction)。蕭基層116可包含一金屬材質，如鈦(titanium)、鎳(nickel)、鉑(platinum)、鋁(aluminum)或其組合，或是包含一金屬矽化物材質，如矽化鈦(titanium silicide,TiSi2)、矽化鎳(nickel silicide,Ni2Si)等，但不以此為限。在另一實施例中，蕭基層116還可依據實際產品所需而為一單一導電層或是一複合導電層。而導電層102則可分別包含鈦、鎳、鋁等金屬材質，但不以此為限。由此，磊晶層106與蕭基層116之間可構成蕭基接觸，使得蕭基層116作為蕭基二極體元件的陰極(cathode)。
介電層114可以環繞蕭基層116的周邊，以限定出蕭基層116和磊晶層106之間的電連接區域。
導電層102係設置於半導體基底104的背側，而電連接於半導體基底104。導電層102與半導體基底104之間會構成歐姆接觸(ohmic contact)，使得導電層102可作為該蕭基二極體元件的陽極(anode)。
此外，該蕭基二極體元件的外圍還可環設一防護結構130，以避免該蕭基二極體元件與相鄰元件之間發生電性上的干擾。在本實施例中，防護結構130由第三摻雜區108c及介電層114構成。第三摻雜區108c設置於磊晶層106中，且環繞住磊晶層106的部分區域，例如環繞住蕭基二極體元件的電流導通區。第三摻雜區108c具有第二導電類型(如P型)，第二導電類型不同於第一導電類型，根據實際需求，第三摻雜區108c的摻雜濃度可大於磊晶層106的摻雜濃度，介電層
114設置在第三摻雜區108c上，並與第三摻雜區108c接觸。
此外，該蕭基二極體元件還包含複數個第一摻雜區108a及複數個第二摻雜區108b形成於該磊晶層106中，並位於蕭基層116的下方，此外，第一摻雜區108a及第二摻雜區108b被防護結構130環繞。於一實施例中，第一摻雜區108a及第二摻雜區108b的摻雜濃度約為1E15至1E16離子數/cm3，於另一實施例中第一摻雜區108a及第二摻雜區108b的摻雜濃度可大於磊晶層106的摻雜濃度。
該蕭基二極體元件還包含複數個第一溝槽110a分別形成於第一摻雜區108a中，及複數個第二溝槽110b分別形成於第二摻雜區108b中。
金屬材質可填入複數個第一溝槽110a以形成複數個第一金屬結構112a，一金屬材質可填入複數個第二溝槽110b以形成複數個第二金屬結構112b，所述金屬材質可為鈦、鎳、鉑、鋁或其組合，但不以此為限，第一金屬結構112a包含的金屬材質、第二金屬結構112b包含的金屬材質及蕭基層116的材質可彼此相同或不同。各第一金屬結構112a和各第二金屬結構112b可以和緊鄰的第一摻雜區108a和第二摻雜區108b構成蕭基接觸。
在第1圖所示的俯視圖中，複數個第一金屬結構112a沿著第一方向D1延伸，並互相平行地並排於第二方向D2上，各第一金屬結構112a在第二方向D2具有第一寬度W1，第一寬度W1可為1微米至5微米或1.6微米至3微米；複數個第二金屬結構112b沿著第一方向D1延伸，並互相平行地並排於第二方向D2上，各第二金屬結構112b在第二方向D2具有第二寬度W1，第二寬度W2可為0.1微米至2微米或0.4微米至1微米，其中，第一寬度W1大於第二寬度W2。在本實施例中，第一金屬結構112a與第二金屬結構112b彼此於第二方向D2上交替設置，換句話說，相鄰的二第一金屬結構112a之間存在一個第二金屬結構112b，相鄰的二第二金屬結構112b之間存在一個第一金屬結構112a。此外，彼此相鄰的第一金屬結構及第二金屬結構被磊晶層隔開。
在第2圖所示的剖面圖中，複數個第一摻雜區112a，具有第二導電類型(例如P型)，各第一摻雜區112a從各第一金屬結構108a的下部延伸至各第一金屬結構108a的側壁；複數個第二摻雜區112b，具有第二導電類型(例如P型)，各第二摻雜區112b從各第二金屬結構的下部延伸至各第二金屬結構108b的側壁。各第一摻雜區112a包含相反設置的第一側壁a1和第二側壁a2，各第二摻雜區112b包含相反設置的第一側壁b1和第二側壁b2，各第一摻雜區112a具有第一側壁厚度T12，也就是說，各第一摻雜區112a的第一側壁a1及第二側壁a2具有相同厚度，即第一側壁厚度T12，第一側壁厚度T12可為0.1微米至0.5微米或0.2微米至0.4微米，各第二摻雜區112b具有第二側壁厚度T22，也就是說，各第二摻雜區112b的第一側壁b1及第二側壁b2具有相同厚度，即第二側壁厚度T22，第二側壁厚度T22可為0.05微米至0.5微米或0.1微米至0.3微米，在本實施例中，第一摻雜區108a的第一側壁厚度T12等於第二摻雜區108b的第二側壁厚度T22。
在第2圖所示的剖面圖中，複數個第一金屬結構112a在第三方向D3具有深度D11，複數個第二金屬結構112b在第三方向D3具有深度D21，第三方向D3垂直於第一方向D1和第二方向D2，在本實施例中，第一金屬結構112a的深度D11等於第二金屬結構112b的深度D21。複數個第一摻雜區108a在第三方向D3具有深度D12，複數個第二摻雜區108b在第三方向D3具有深度D22，在本實施例中，第一摻雜區108a的深度D12等於第二摻雜區108b的深度D22。第一摻雜區108a的下壁厚度T11可由第一摻雜區108a的深度D12與第一金屬結構112a的深度D11之差值所定義出，類似地，第二摻雜區108b的下壁厚度T21可由第二摻雜區108b的深度D22與第二金屬結構112b的深度D21之差值所定義出，在本實施例中，第一摻雜區108a的第一側壁厚度T12、第一下壁厚度T11、第二摻雜區108b的第一側壁厚度T22、第二下壁厚度T21彼此相同。在另一實施例中，第一摻雜區108a的第一側壁厚度T12、第一下壁厚度T11、第二摻雜區108b的第一側壁厚度T22、第二下壁厚度T21
彼此不同。
在第2圖所示的剖面圖中，第一摻雜區108a具有相反設置的第一側壁a1與第二側壁a2，第二摻雜區108b具有相反設置的第一側壁b1與第二側壁b2，第一摻雜區108a的第一側壁a1面向於相鄰的第二摻雜區108b的第二側壁b2，第一摻雜區108a的第二側壁a2面向於相鄰的第二摻雜區108b的第一側壁b1，第一摻雜區108a的第二側壁a2與第二摻雜區108b的第一側壁b1之間具有第一間距Wa，第一摻雜區108a的第一側壁a1與第二摻雜區108b的第二側壁b2之間具有第二間距Wb，第一間距Wa與第二間距Wb可為1微米至5微米。在本實施例中，第一間距Wa與第二間距Wb相同，且第一間距Wa與第二間距Wb等於第一金屬結構112a的第一寬度W1，且大於第二金屬結構112b的第二寬度W2。在另一實施例中，第一間距Wa與第二間距Wb皆小於第一金屬結構112a的第一寬度W1，且第一間距Wa與第二間距Wb皆大於第二金屬結構112b的第二寬度W2，以調整元件電性表現，例如導通電流或崩潰電壓。
在本實施例中，第一摻雜區108a與第二摻雜區108b具有相同的摻雜濃度。在另一實施例中，第一摻雜區108a與第二摻雜區108b具有不同的摻雜濃度。
根據實際需求，第三摻雜區108c的摻雜濃度大於第一摻雜區108a與第二摻雜區108b的摻雜濃度。
根據實際需求，第一金屬結構112a、第二金屬結構112b與蕭基層116的功函數可以相同或不同。於其中一種實施例中，第一金屬結構112a與第二金屬結構112b的功函數相同，蕭基層116的功函數不同於第一金屬結構112a與第二金屬結構112b的功函數。藉由調整第一金屬結構112a、第二金屬結構112b與蕭基層116的功函數，可以調整第一金屬結構112a、第二金屬結構112b與蕭基層116和相鄰磊晶層106之間的電性控制能力，例如電流截止能力或抗突波電流能力，因而可以增加半導體裝置的電性表現。
當對第2圖所示的半導體裝置100施加逆向偏壓時，其空乏區的形成位置可例示如第3圖所示。在第3圖所繪示於逆向偏壓操作的剖面圖中，當蕭基二極體元件承受一逆向偏壓時，位於第一摻雜區108a以及第二摻雜區108和磊晶層106之間的空乏區108-1會同時相應地往第一方向D1以及第二方向D2擴張，根據實際需求，可藉由調控第2圖中的第一間距Wa與第二間距Wb使得所產生的空乏區108-1彼此接觸、重疊，以達到較高的逆向崩潰電壓並降低逆向漏電流(leakage current)的發生。舉例而言，於一實施例中，第一間距Wa與第二間距Wb皆小於第一金屬結構112a的第一寬度W1，使得所產生的空乏區108-1彼此接觸、重疊，以達到較高的逆向崩潰電壓。
除了上述的半導體裝置100，本揭露另包括半導體裝置的其他實施態樣，例如第4圖和第5圖所示。
在第4圖所繪示的半導體裝置400中，複數個第一金屬結構112a在第三方向D3具有深度D11，複數個第二金屬結構112b在第三方向D3具有深度D21，第三方向D3垂直於第一方向D1和第二方向D2，第一金屬結構112a的深度D11小於第二金屬結構112b的深度D21。複數個第一摻雜區108a在第三方向D3具有深度D12，複數個第二摻雜區108b在第三方向D3具有深度D22，第一摻雜區108a的深度D12小於第二摻雜區108b的深度D22。
在第5圖所繪示的半導體裝置500中，第一摻雜區108a的第一側壁厚度T12大於第二摻雜區108b的第二側壁厚度T22，在此設置下，當蕭基二極體元件承受一逆向偏壓時，第一摻雜區108a於第二方向D2擴張的空乏區(未繪示)大於第二摻雜區108b於第二方向D2擴張的空乏區(未繪示)，較佳地，第一摻雜區112a於第二方向D2擴張的空乏區可重疊於第二摻雜區112b於第二方向D2擴張的空乏區，以達到較高的逆向崩潰電壓。
第6圖所繪示的電場分布圖中，分別以第一實施例及對比實施例之蕭
基二極體元件作為測試對象，對比實施例之蕭基二極體元件不具備任何金屬結構及摻雜區於磊晶層中。參照第6圖所示，曲線602為第1圖和第2圖所例示的實施例的電場分布，其係沿著第一實施例的第一摻雜區下壁、第二摻雜區下壁朝向第二方向進行測量，曲線604為習知蕭基二極體元件的電場分布，係沿著蕭基二極體元件的磊晶層之一水平線進行測量，曲線602顯示第一實施例於逆向偏壓具有平緩的電場分布，曲線602的電場峰值相較於曲線604的電場峰值低約14.5%。
第6圖顯示本發明於逆向偏壓操作時較對比實施例之蕭基二極體元件能有效降低漏電流並增加逆向崩潰電壓。
第7圖所繪示的電壓-電流圖與第6圖使用相同的測試對象。參照第7圖所示，曲線702為第1圖和第2圖所例示的實施例的電壓-電流曲線，曲線704為習知蕭基二極體元件的電壓-電流曲線。第7圖顯示本揭露實施例於逆向偏壓的崩潰電壓相較於習知蕭基半導體元件具有約27%的提升。
第8圖所繪示的電流分布圖與第6圖使用相同的測試對象。參照第8圖所示，曲線802為第1圖和第2圖所例示的實施例的電流曲線，曲線804為習知蕭基二極體元件的電流曲線。其中，側向距離為0之處較靠近半導體裝置的中心，而側向距離為15之處則較靠近半導體裝置的周邊(例如防護結構)。第8圖顯示本揭露實施例於順向偏壓具有平緩的電流分布，可有效降低突波電流並避免突波電流產生的碰撞游離(impact ionization)現象，提高元件的可靠性。
為了使本技術領域中具有通常知識者能據以實現本揭露的半導體裝置，以下進一步闡述本發明半導體裝置的製作方法。
第9圖是本發明一實施例的製程步驟100-1的剖面示意圖。如第9圖的剖面所示，提供導電層102，其上依序設置有半導體基底104及磊晶層106，磊晶層106的表面設置有第一遮罩202，其中，可透過熱氧化製程在磊晶層上形成薄膜再透過施行蝕刻製程，以獲得第一遮罩202。此外，第一遮罩202亦可為經過圖案
化的光阻，但不以此為限。之後，於未被第一遮罩202覆蓋的磊晶層106施予離子佈植(ion implantation)，以形成第一摻雜區108a、第二摻雜區108b及第三摻雜區108c。
第10圖是本發明一實施例的製程步驟100-2的剖面示意圖。如第10圖的剖面所示，第9圖中的第一遮罩202會被移除，接著形成介電層116及第二遮罩204在磊晶層106上，類似地，第二遮罩204可為熱氧化薄膜或光阻，但不以此為限。之後，施予蝕刻製程，例如反應離子蝕刻(reactive-ion etching)，分別在第一摻雜區108a形成第一溝槽110a及第二摻雜區108b形成第二溝槽110b。
在後續的製程中，可以施予適合的半導體製程，例如可以進一步移除第二遮罩204，將一金屬材料填入第一溝槽110a及第二溝槽110b以同時形成第一金屬結構、第二金屬結構及蕭基層，以獲得如第2圖所示的半導體裝置。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:半導體裝置
102:導電層
104:半導體基板
106:磊晶層
108a:第一摻雜區
108b:第二摻雜區
108c:第三摻雜區
110a:第一溝槽
110b:第二溝槽
112a:第一金屬結構
112b:第二金屬結構
114:介電層
116:蕭基層
130:防護結構
a1:第一側壁
a2:第二側壁
b1:第一側壁
b2:第二側壁
D1:第一方向
D11:深度
D12:深度
D2:第二方向
D21:深度
D22:深度
D3:第三方向
T11:第一下壁厚度
T12:第一側壁厚度
T21:第二下壁厚度
T22:第二側壁厚度
W1:第一寬度
W2:第二寬度
Wa:第一間距
Wb:第二間距
Claims (10)
- 一種半導體裝置，包含：一半導體基底；一磊晶層，設置在該半導體基底上，該磊晶層具有一第一導電類型；複數個第一金屬結構，設置在該磊晶層中，該些第一金屬結構相互平行地沿著一第一方向延伸，且該些第一金屬結構在一第二方向具有一第一寬度；複數個第一摻雜區，設置在該磊晶層中，且具有一第二導電類型，該第二導電類型與該第一導電類型不同，各該第一摻雜區從各該第一金屬結構的下部延伸至各該第一金屬結構的側壁；複數個第二金屬結構，設置在該磊晶層中，該些第二金屬結構相互平行地沿著該第一方向延伸，且該些第二金屬結構在該第二方向具有一第二寬度，其中，該第一寬度大於該第二寬度；複數個第二摻雜區，設置在該磊晶層中，且具有該第二導電類型，各該第二摻雜區從各該第二金屬結構的下部延伸至各該第二金屬結構的側壁；一導電層，設置在該半導體基底下；以及一蕭基層，設置在該磊晶層上；其中，二相鄰的該第二金屬結構之間存在一個該第一金屬結構，相鄰的二該第一金屬結構之間存在一個該第二金屬結構。
- 如申請專利範圍第1項所述的半導體裝置，其中彼此相鄰的該第一金屬結構和該第二金屬結構被該磊晶層隔開。
- 如申請專利範圍第1項所述的半導體裝置，其中各該第一摻雜區包含相反設置的第一側壁和第二側壁，各該第二摻雜區包含相 反設置的第一側壁和第二側壁，各該第一摻雜區的一第二側壁與相鄰的各該第二摻雜區的一第一側壁之間具有一第一間距，各該第一摻雜區的一第一側壁與相鄰的各該第二摻雜區的一第二側壁之間具有一第二間距；其中，該第一間距與該第二間距相同。
- 如申請專利範圍第3項所述的半導體裝置，其中該第一間距及該第二間距皆等於該第一寬度且大於該第二寬度。
- 如申請專利範圍第3項所述的半導體裝置，其中該第一間距及該第二間距皆小於該第一寬度，且該第一間距及該第二間距皆大於該第二寬度。
- 如申請專利範圍第1項所述的半導體裝置，其中該複數個第一摻雜區及該複數個第二摻雜區的摻雜濃度大於該磊晶層的摻雜濃度。
- 如申請專利範圍第1項所述的半導體裝置，其中該些第一金屬結構在一第三方向的深度小於該些第二金屬結構在該第三方向的深度，該第三方向垂直於該第一方向和該第二方向。
- 如申請專利範圍第1項所述的半導體裝置，其中該複數個第一摻雜區及該複數個第二摻雜區分別和該複數個第一金屬結構及該複數個第二金屬結構構成蕭基接觸。
- 如申請專利範圍第7項所述的半導體裝置，其中該些第一摻雜區在該第三方向的深度小於該些第二摻雜區在該第三方向的深度。
- 如申請專利範圍第1項所述的半導體裝置，還包含：至少一防護結構，環繞該些第一摻雜區及該些第二摻雜區。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111139967A TWI834348B (zh) | 2022-10-21 | 2022-10-21 | 半導體裝置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111139967A TWI834348B (zh) | 2022-10-21 | 2022-10-21 | 半導體裝置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI834348B true TWI834348B (zh) | 2024-03-01 |
| TW202418583A TW202418583A (zh) | 2024-05-01 |
Family
ID=91269441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111139967A TWI834348B (zh) | 2022-10-21 | 2022-10-21 | 半導體裝置 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI834348B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020125541A1 (en) * | 1999-12-30 | 2002-09-12 | Jacek Korec | Method of fabricating trench junction barrier rectifier |
| US20100289075A1 (en) * | 2009-05-13 | 2010-11-18 | Wei-Chieh Lin | Semiconductor device having integrated mosfet and schottky diode and manufacturing method thereof |
| US20210167225A1 (en) * | 2017-10-26 | 2021-06-03 | Tdk Corporation | Schottky barrier diode |
| TW202147626A (zh) * | 2020-06-02 | 2021-12-16 | 台灣半導體股份有限公司 | 具有多保護環結構之蕭特基二極體 |
-
2022
- 2022-10-21 TW TW111139967A patent/TWI834348B/zh active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020125541A1 (en) * | 1999-12-30 | 2002-09-12 | Jacek Korec | Method of fabricating trench junction barrier rectifier |
| US20100289075A1 (en) * | 2009-05-13 | 2010-11-18 | Wei-Chieh Lin | Semiconductor device having integrated mosfet and schottky diode and manufacturing method thereof |
| US20210167225A1 (en) * | 2017-10-26 | 2021-06-03 | Tdk Corporation | Schottky barrier diode |
| TW202147626A (zh) * | 2020-06-02 | 2021-12-16 | 台灣半導體股份有限公司 | 具有多保護環結構之蕭特基二極體 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202418583A (zh) | 2024-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9576841B2 (en) | Semiconductor device and manufacturing method | |
| US11869961B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US9911816B2 (en) | Semiconductive device and associated method of manufacture | |
| US11574840B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US9859447B2 (en) | Diode device and manufacturing method thereof | |
| JP5687128B2 (ja) | 半導体装置およびその製造方法 | |
| JP2011054885A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP7069605B2 (ja) | 半導体装置の製造方法 | |
| TW201322445A (zh) | 具有超級介面之功率電晶體元件及其製作方法 | |
| US20210043777A1 (en) | Trenched MOS Gate Controller Rectifier | |
| JP2016171150A (ja) | 半導体装置 | |
| TWI458102B (zh) | 具有多浮閘的溝渠ｍｏｓ阻障肖特基體 | |
| CN116632043A (zh) | 一种半导体器件的制作方法及半导体器件 | |
| JP2018152522A (ja) | 半導体装置および半導体装置の製造方法 | |
| TWI834348B (zh) | 半導體裝置 | |
| JP2017034041A (ja) | 半導体装置とその製造方法 | |
| JP7159949B2 (ja) | 半導体装置 | |
| JP5074093B2 (ja) | 半導体装置及びその製造方法 | |
| US10847647B2 (en) | Power semiconductor devices having top-side metallization structures that include buried grain stop layers | |
| US12080806B2 (en) | Fast recovery diode and manufacturing method thereof | |
| KR102119483B1 (ko) | 전력 반도체 소자 및 그 제조방법 | |
| US20240178327A1 (en) | Semiconductor device | |
| CN117976730A (zh) | 半导体装置 | |
| JP2022130747A (ja) | 半導体装置 | |
| CN114709252A (zh) | 肖特基二极管及肖特基二极管的制备方法 |