CN113594042B - Mosfet的制作方法 - Google Patents
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Abstract
本申请公开了一种MOSFET的制作方法，包括：提供一衬底，衬底中形成有阱掺杂区，衬底包括第一区域和第二区域，第二区域位于第一区域的外周侧，第一区域的衬底和阱掺杂区中形成有第一沟槽，第二区域的衬底和阱掺杂区中形成有第二沟槽和第三沟槽，第三沟槽的宽度大于第一沟槽和第二沟槽；形成多层膜，多层膜从下至上依次包括第一氧化层、氮化层和第二氧化层；去除第二区域的多层膜和第一区域的第二氧化层；在第二区域形成场氧层；去除第一区域的氮化层和第一氧化层；在第一区域形成栅氧层，栅氧层和场氧层的厚度不同；进行离子注入，在第一沟槽的两侧的阱掺杂区中形成重掺杂区；在第一沟槽、第二沟槽和第三沟槽中填充多晶硅层。
Description
技术领域
本申请涉及半导体制造技术领域，具体涉及一种MOSFET的制作方法。
背景技术
金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effecttransistor，MOSFET)，简称“金氧半场效晶体管”，是一种可以广泛使用在模拟电路与数字电路的场效晶体管。
参考图1，其示出了相关技术中提供的集成有MOSFET的晶圆的剖面示意图。该晶圆的衬底110包括第一区域101和第二区域102，第二区域102位于第一区域101的外周侧，衬底110中形成有阱掺杂区140，衬底110上形成有介质层160，第一区域101中形成有位于其内部区域的第一栅极131和位于其边缘区域的第二栅极132，第二区域102中形成有终端结构133，衬底110的表面形成有栅氧120，第一栅极131的两侧形成有重掺杂区150，第一栅极131之间以及第一栅极131和第二栅极132之间形成有第一沟槽，终端结构133中形成有第二沟槽，衬底110的上方分别形成有第一金属层171和第二金属层172，第一金属层171填充第一沟槽，第二金属层172填充第二沟槽。
相关技术中，位于边缘区域的第二栅极由于引出需要，因此需要将其宽度设置为大于第一栅极的宽度。然而，在器件的制作过程中，由于不同宽度的沟槽刻蚀率不同，因此形成得到的第二栅极的沟槽深度大于第一栅极的沟槽深度，从而导致器件在进行反向耐压测试时，第二栅极的底部电场大于第一栅极，有较大几率发生器件击穿，进而降低了器件的稳定性。
发明内容
本申请提供了一种MOSFET的制作方法，可以解决相关技术中提供的MOSFET有较大几率发生器件击穿从而导致其稳定性较差的问题。
一方面，本申请实施例提供了一种MOSFET的制作方法，包括：
提供一衬底，所述衬底中形成有阱掺杂区，所述衬底包括第一区域和第二区域，所述第二区域位于所述第一区域的外周侧，所述第一区域的衬底和阱掺杂区中形成有第一沟槽，所述第二区域的衬底和阱掺杂区中形成有第二沟槽和第三沟槽，所述第三沟槽的宽度大于所述第一沟槽和所述第二沟槽的宽度；
形成多层膜，所述多层膜覆盖所述阱掺杂区、所述第一沟槽、所述第二沟槽和所述第三沟槽的表面，所述多层膜从下至上依次包括第一氧化层、氮化层和第二氧化层；
去除所述第二区域的多层膜和所述第一区域的第二氧化层；
在所述第二区域形成场氧层，所述场氧层覆盖所述第二区域的阱掺杂区、第二沟槽和第三沟槽的表面；
去除所述第一区域的氮化层和第一氧化层；
在所述第一区域形成栅氧层，所述栅氧层覆盖所述第一区域的阱掺杂区和第一沟槽的表面，所述栅氧层的厚度小于所述场氧层的厚度；
进行离子注入，在所述第一沟槽的两侧的阱掺杂区中形成重掺杂区；
在所述第一沟槽、所述第二沟槽和所述第三沟槽中填充多晶硅层。
可选的，所述去除所述第二区域的多层膜和所述第一区域的第二氧化层，包括：
采用光刻工艺在所述第一区域覆盖光阻，使所述第二区域暴露；
进行干法刻蚀，去除所述第二区域的第二氧化层；
去除光阻，进行湿法刻蚀，去除所述第二区域的氮化层；
进行干法刻蚀，去除所述第一区域的第二氧化层以及所述第二区域的第一氧化层。
可选的，所述形成多层膜，包括：
采用氧化工艺形成所述第一氧化层；
采用化学气相沉积(chemical vapor deposition，CVD)工艺在所述第一氧化层上沉积氮化硅(SiN)形成所述氮化层；
采用CVD工艺在所述氮化层上沉积二氧化硅(SiO2)形成所述第二氧化层。
可选的，所述形成多层膜之前，还包括：
进行离子注入，在所述衬底中形成阱掺杂区；
在所述阱掺杂区上形成硬掩模层；
刻蚀形成所述第一沟槽、所述第二沟槽和所述第三沟槽；
进行离子注入，在所述第一沟槽、所述第二沟槽和所述第三沟槽底部的衬底中形成底部掺杂区；
进行平坦化，去除所述硬掩模层。
可选的，所述在所述阱掺杂区上形成硬掩模层，包括：
采用CVD工艺在所述阱掺杂区上沉积氮化硅形成所述硬掩模层；。
可选的，所述在所述第一沟槽、所述第二沟槽和所述第三沟槽中填充多晶硅层之后，还包括：
形成介质层；
在所述介质层和所述阱掺杂区中形成通孔，所述通孔使需要引出的区域暴露；
形成金属层，所述金属层填充所述通孔。
可选的，所述形成介质层，包括：
采用CVD工艺沉积二氧化硅形成所述介质层。
本申请技术方案，至少包括如下优点：
通过在MOSFET的制作过程中，在形成第一沟槽、第二沟槽和第三沟槽后，形成多层膜，通过多层膜作为阻挡层，依次在第二沟槽和第三沟槽的表面形成场氧层，在第一沟槽的表面形成和小于场氧层厚度的栅氧层，从而增加了器件边缘区域的栅氧厚度，降低了边缘区域栅极的底部电场，降低了边缘区域的击穿几率，提高了器件的稳定性。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术中提供的集成有MOSFET的晶圆的剖面示意图；
图2是本申请一个示例性实施例提供的MOSFET的制作方法的流程图；
图3至图17是本申请一个示例性实施例提供的MOSFET的制作流程图；
图18是本申请一个示例性实施例提供的MOSFET的制作方法的流程图；
图19是本申请一个示例性实施例提供的MOSFET的制作方法的流程图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图2，其示出了本申请一个示例性实施例提供的MOSFET的制作方法的流程图，该MOSFET可以是功率(power)MOSFET，该方法包括：
步骤201，提供一衬底，衬底中形成有阱掺杂区，衬底包括第一区域和第二区域，第二区域位于第一区域的外周侧，第一区域的衬底和阱掺杂区中形成有第一沟槽，第二区域的衬底和阱掺杂区中形成有第二沟槽和第三沟槽，第三沟槽的宽度大于第一沟槽和第二沟槽的宽度。
参考图6，其示出了形成第一沟槽、第二沟槽和第三沟槽的剖面示意图。如图6所示，衬底310的表面至预定深度中形成有阱掺杂区340，衬底310包括第一区域301和第二区域302，第一区域301中形成有第一沟槽311，第二区域302中形成有第二沟槽312和第三沟槽313，第一沟槽311、第二沟槽312和第三沟槽313下方的衬底310中形成有底部掺杂区390。
其中，第一沟槽311和第二沟槽312用于制作MOSFET器件，第三沟槽313用于制作终端结构，第二沟槽312位于第一沟槽311所在区域的外周侧，第三沟槽313位于第二沟槽312所在区域的外周侧。
步骤202，形成多层膜，多层膜覆盖阱掺杂区、第一沟槽、第二沟槽和第三沟槽的表面，多层膜从下至上依次包括第一氧化层、氮化层和第二氧化层。
参考图7，其示出了形成多层膜后的剖面示意图。示例性的，如图7所示，多层膜321覆盖阱掺杂区340、第一沟槽311、第二沟槽312和第三沟槽313的表面，步骤202包括但不限于：采用氧化工艺在衬底310的表面形成第一氧化层；采用CVD工艺在第一氧化层上沉积氮化硅形成氮化层；采用CVD工艺在氮化层上沉积二氧化硅形成第二氧化层。
步骤203，去除第二区域的多层膜和第一区域的第二氧化层。
参考图8，其示出了在第一区域覆盖光阻去除第二区域的第二氧化层的剖面示意图；参考图9，其示出了去除第一区域的光阻的剖面示意图；参考图10，其示出了去除第二区域的氮化层的剖面示意图；参考图11，其示出了去除第二区域的第一氧化层和第一区域的第二氧化层的剖面示意图。
示例性的，如图8所示，可采用光刻工艺在第一区域301覆盖光阻300，使第二区域302暴露，可采用刻蚀(例如可通过干法刻蚀)工艺去除第二区域302的第二氧化层；如图9所示，可采用灰化(ashing)工艺去除第一区域301的光阻300；如图10所示，可采用湿法刻蚀工艺去除第二区域302的氮化层；如图11所示，可采用刻蚀(例如可通过干法刻蚀)工艺去除第二区域302的第一氧化层和第一区域301的第二氧化层，从而将第二区域302的多层膜去除。
步骤204，在第二区域形成场氧层，场氧层覆盖第二区域的阱掺杂区、第二沟槽和第三沟槽的表面。
参考图12，其示出了在第二区域形成场氧层的剖面示意图。如图12所示，由于第一区域301的表面覆盖有剩余的多层膜(第一氧化层和氮化层)，因此能够阻挡场氧层在第一区域301生长，生长的场氧层322覆盖第二区域302的表面。
步骤205，去除第一区域的氮化层和第一氧化层。
步骤206，在第一区域形成栅氧层，栅氧层覆盖第一区域的阱掺杂区和第一沟槽的表面，栅氧层的厚度小于场氧层的厚度。
步骤207，进行离子注入，在第一沟槽的两侧的阱掺杂区中形成重掺杂区。
参考图13，其示出了对第一区域的氮化层和第一氧化层进行去除的剖面示意图；参考图14，其示出了在第一区域形成栅氧层和重掺杂区的剖面示意图。
示例性的，可采用光刻工艺在第二区域302覆盖光阻，采用刻蚀(例如可通过干法刻蚀)工艺去除第一区域301剩余的多层膜，在第一区域301的表面生长栅氧层323，去除光阻。
示例性的，可采用光刻工艺在非目标区域覆盖光阻，使目标区域(重掺杂区323对应的区域)暴露，进行离子注入，形成重掺杂区323。其中，重掺杂区323的杂质浓度大于阱掺杂区340的杂质浓度和底部掺杂区390的杂质浓度。
步骤208，在第一沟槽、第二沟槽和第三沟槽中填充多晶硅层。
参考图15，其示出了在第一沟槽、第二沟槽和第三沟槽中填充多晶硅层的剖面示意图。示例性的，如图15所示，可采用CVD工艺沉积多晶硅层，该多晶硅层填充第一沟槽311、第二沟槽312和第三沟槽313，进行平坦化，去除除第一沟槽311、第二沟槽312和第三沟槽313以外其它区域的多晶硅层，第一沟槽311中的多晶硅层形成第一栅极331，第二沟槽312中的多晶硅层形成第二栅极332，第三沟槽313中的多晶硅层形成第三栅极333。
综上所述，本申请实施例中，通过在MOSFET的制作过程中，在形成第一沟槽、第二沟槽和第三沟槽后，形成多层膜，通过多层膜作为阻挡层，依次在第二沟槽和第三沟槽的表面形成场氧层，在第一沟槽的表面形成和小于场氧层厚度的栅氧层，从而增加了器件边缘区域的栅氧厚度，降低了边缘区域栅极的底部电场，降低了边缘区域的击穿几率，提高了器件的稳定性。
参考图18，其示出了本申请一个示例性实施例提供的MOSFET的制作方法的流程图，该方法可以是图2实施例中步骤201之前执行的方法，该方法包括：
步骤2001，进行离子注入，在衬底中形成阱掺杂区。
参考图3，其示出了在衬底形成阱掺杂区的剖面示意图。示例性的，如图3所示，可在衬底310的表面进行离子注入，注入的杂质扩散从衬底310的表面扩散至预定深度，形成阱掺杂区340。
步骤2002，在阱掺杂区上形成硬掩模层。
步骤2003，刻蚀形成第一沟槽、第二沟槽和第三沟槽。
参考图4，其示出了刻蚀形成第一沟槽、第二沟槽和第三沟槽的剖面示意图。示例性的，如图4所示，可采用CVD工艺在阱掺杂区340上沉积氮化硅形成硬掩模层380，采用光刻工艺在非目标区域覆盖光阻，使目标区域(第一沟槽311、第二沟槽312和第三沟槽313对应的区域)暴露，进行刻蚀，在硬掩模层380和衬底310中形成第一沟槽311、第二沟槽312和第三沟槽313，其中第一沟槽311、第二沟槽312和第三沟槽313的深度深于阱掺杂区340的深度。
步骤2004，进行离子注入，在第一沟槽、第二沟槽和第三沟槽底部的衬底中形成底部掺杂区。
参考图5，其示出了形成底部掺杂区的剖面示意图。，如图5所示，进行离子注入后，第一沟槽311、第二沟槽312和第三沟槽313底部的衬底310中形成底部掺杂区390。
步骤2005，进行平坦化，去除硬掩模层。
示例性的，如图6所示，可采用化学机械研磨(chemical mechanical polishing，CMP)工艺进行平坦化去除硬掩模层380。
参考图19，其示出了本申请一个示例性实施例提供的MOSFET的制作方法的流程图，该方法可以是图2实施例中步骤208之后执行的方法，该方法包括：
步骤2091，形成介质层。
参考图16，其示出了形成介质层的剖面示意图。示例性的，如图16所示，该介质层360可包括低介电常数(介电常数k小于4)的材料，例如，可采用CVD工艺沉积二氧化硅形成介质层260。
步骤2092，在介质层和阱掺杂区中形成通孔，通孔使需要引出的区域暴露。
步骤2093，形成金属层，金属层填充通孔。
参考图17，其示出了形成金属连线的剖面示意图。示例性的，如图17所示，可采用光刻工艺在非目标区域覆盖光阻，使目标区域(即需要引出的区域)暴露，进行刻蚀，刻蚀至目标区域的衬底310表面以下的预定深度，去除光阻，形成金属层，金属层填充通孔，采用光刻工艺在非目标区域覆盖光阻，使目标区域(即需要去除金属层的区域)暴露，进行刻蚀，去除目标区域的金属层，剩余的金属层形成第一金属连线371和第二金属连线372。其中，需要引出的区域包括重掺杂区350，第二栅极332两侧的区域，以及第三栅极333。
示例性的，金属层可包括铜、铝或钨，可采用电镀(铜)或物理气相沉积(physicalvapor deposition，PVD)工艺形成金属层。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (7)
1.一种MOSFET的制作方法，其特征在于，包括：
提供一衬底，所述衬底中形成有阱掺杂区，所述衬底包括第一区域和第二区域，所述第二区域位于所述第一区域的外周侧，所述第一区域的衬底和阱掺杂区中形成有第一沟槽，所述第二区域的衬底和阱掺杂区中形成有第二沟槽和第三沟槽，所述第三沟槽的宽度大于所述第一沟槽和所述第二沟槽的宽度；
形成多层膜，所述多层膜覆盖所述阱掺杂区、所述第一沟槽、所述第二沟槽和所述第三沟槽的表面，所述多层膜从下至上依次包括第一氧化层、氮化层和第二氧化层；
去除所述第二区域的多层膜和所述第一区域的第二氧化层；
在所述第二区域形成场氧层，所述场氧层覆盖所述第二区域的阱掺杂区、第二沟槽和第三沟槽的表面；
去除所述第一区域的氮化层和第一氧化层；
在所述第一区域形成栅氧层，所述栅氧层覆盖所述第一区域的阱掺杂区和第一沟槽的表面，所述栅氧层的厚度小于所述场氧层的厚度；
进行离子注入，在所述第一沟槽的两侧的阱掺杂区中形成重掺杂区；
在所述第一沟槽、所述第二沟槽和所述第三沟槽中填充多晶硅层。
2.根据权利要求1所述的方法，其特征在于，所述去除所述第二区域的多层膜和所述第一区域的第二氧化层，包括：
采用光刻工艺在所述第一区域覆盖光阻，使所述第二区域暴露；
进行干法刻蚀，去除所述第二区域的第二氧化层；
去除光阻，进行湿法刻蚀，去除所述第二区域的氮化层；
进行干法刻蚀，去除所述第一区域的第二氧化层以及所述第二区域的第一氧化层。
3.根据权利要求2所述的方法，其特征在于，所述形成多层膜，包括：
采用氧化工艺形成所述第一氧化层；
采用CVD工艺在所述第一氧化层上沉积氮化硅形成所述氮化层；
采用CVD工艺在所述氮化层上沉积二氧化硅形成所述第二氧化层。
4.根据权利要求1至3任一所述的方法，其特征在于，所述形成多层膜之前，还包括：
进行离子注入，在所述衬底中形成阱掺杂区；
在所述阱掺杂区上形成硬掩模层；
刻蚀形成所述第一沟槽、所述第二沟槽和所述第三沟槽；
进行离子注入，在所述第一沟槽、所述第二沟槽和所述第三沟槽底部的衬底中形成底部掺杂区；
进行平坦化，去除所述硬掩模层。
5.根据权利要求4所述的方法，其特征在于，所述在所述阱掺杂区上形成硬掩模层，包括：
采用CVD工艺在所述阱掺杂区上沉积氮化硅形成所述硬掩模层。
6.根据权利要求4所述的方法，其特征在于，所述在所述第一沟槽、所述第二沟槽和所述第三沟槽中填充多晶硅层之后，还包括：
形成介质层；
在所述介质层和所述阱掺杂区中形成通孔，所述通孔使需要引出的区域暴露；
形成金属层，所述金属层填充所述通孔。
7.根据权利要求6所述的方法，其特征在于，所述形成介质层，包括：
采用CVD工艺沉积二氧化硅形成所述介质层。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102593175A (zh) * | 2011-12-08 | 2012-07-18 | 苏州硅能半导体科技股份有限公司 | 栅总线加强的沟槽mos器件及其制造方法 |
| CN104701160A (zh) * | 2013-12-10 | 2015-06-10 | 英飞凌科技股份有限公司 | 制造半导体结构的方法以及半导体结构 |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI382534B (zh) * | 2009-05-13 | 2013-01-11 | Anpec Electronics Corp | 整合金氧半導體場效電晶體與蕭特基二極體之半導體元件及其製作方法 |
| US8394702B2 (en) * | 2010-03-24 | 2013-03-12 | Alpha And Omega Semiconductor Incorporated | Method for making dual gate oxide trench MOSFET with channel stop using three or four masks process |
| TWI469193B (zh) * | 2011-04-11 | 2015-01-11 | Great Power Semiconductor Corp | 高密度溝槽式功率半導體結構與其製造方法 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102593175A (zh) * | 2011-12-08 | 2012-07-18 | 苏州硅能半导体科技股份有限公司 | 栅总线加强的沟槽mos器件及其制造方法 |
| CN104701160A (zh) * | 2013-12-10 | 2015-06-10 | 英飞凌科技股份有限公司 | 制造半导体结构的方法以及半导体结构 |
| CN105932064A (zh) * | 2016-06-28 | 2016-09-07 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率mosfet及制造方法 |
| CN109148588A (zh) * | 2018-08-28 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | 沟槽栅mosfet及制造方法 |
| CN111755526A (zh) * | 2020-07-24 | 2020-10-09 | 华羿微电子股份有限公司 | 一种Trench MOS器件及制备方法 |
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