CN104701160A - 制造半导体结构的方法以及半导体结构 - Google Patents

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Abstract

提供一种制造半导体结构的方法，其可包括：在衬底中形成与n掺杂区相邻的p掺杂区；实施阳极氧化以在衬底表面上形成氧化物层，其中在表面沿n掺杂区延伸的第一部分中的氧化物层比在表面沿p掺杂区延伸的第二部分中的氧化物层具有更大的厚度。

Description

制造半导体结构的方法以及半导体结构
技术领域
各种实施例总的涉及制造半导体结构的方法，并且涉及半导体结构。
背景技术
现代功率部件单元通常根据沟槽的概念进行设计，其中沟槽垂直于芯片表面被布置。因此，封装密度以及每单位硅面积的附加值均被增加。
场板部件代表特定类型的沟槽单元。此场板部件的一个特征通常是在沟槽的侧壁的较低部分中的相对厚的氧化物结构(场氧化物)，并且横向上邻近多晶层(poly-layer)，该多晶层充当所谓的场板(场板概念)。等势线的很大部分通常通过氧化物结构，这意味着其非常地有助于降低芯片前侧的源极和芯片背侧的漏极之间的电压。相比场氧化物通常相当地薄的栅极氧化物通常在顶部邻接场氧化物。它通过栅极电极在一侧上被接触，栅极电极通常由多晶硅制成。
用于制造此种部件的常规过程在图15A至图15H中被示出。如图15A所示，衬底1702被提供，其中衬底1702可以是n+掺杂。n掺杂区1704可在n+掺杂衬底上外延地生长。至少一个沟槽1708可使用氧化物1706(例如，由原硅酸四乙酯(TEOS)形成，该TEOS被沉积在n掺杂区1704之上)作为掩模在衬底和n掺杂区中被蚀刻。在图15B中，紧接着沟槽蚀刻的是掩模氧化物1706的移除。在此之后，氧化物层1710被形成在所有暴露的表面之上。然后，沟槽1708被多晶硅层1712完全填充满。如图15C所示，多晶硅1712被使用另外的掩模1714回蚀刻(etch back)。多晶硅1712的锲(wedge)因此保留在沟槽1708的较低部分中，这将形成位于源极电势处的场板。在图15D中，掩模1714将被移除，并且栅极掩模1716被形成。然后，氧化物层1710被暴露的部分被移除，留下氧化物层1710的部分将形成场氧化物。在图15E中，在栅极掩模1716移除之后，栅极氧化物1718被形成。随后，多晶硅栅极1720被沉积并且使用又一个掩模1722被蚀刻。如图15F所示，掩模1722将被移除，并且氧化物层1730被沉积，以及体区1724、源区1726和源极接触1728将被形成。在图15G中，氧化物层1730被蚀刻，接着形成栅极硅化物1732，沉积玻璃层1734，并且蚀刻沟槽1736。然后，体接触1738被注入，并且金属接触1740被形成。在图15H中，多晶硅被沉积并被蚀刻，以形成塞1742。最后，金属层结构被形成并被蚀刻，以形成源极接触1744和栅极接触1746。
该常规过程可导致场氧化物结构，其中场氧化物基点(base point)(场氧化物结构的较上边沿)由场板的较上边沿(场板基点)确定，因为该场板充当场氧化物蚀刻期间的掩膜。这意味着体区的位置不与场板基点直接连接，因为多晶凹进蚀刻过程主要确定了场板基点。从而，p掺杂体区/沟道区和场板基点之间的距离(XGD)可由至少这一个过程的相对大的波动确定。在稍后的过程期间，形成主体掺杂的离子(硼)被注入台面区(台面是在半导体器件中被形成的垂直结构，通过在两个彼此邻近的位置中形成沟槽，在其中间留下的柱形或壁形的结构——台面)的整个表面之中。然后主体通过热向外扩散被形成。该向外扩散不受场板基点的位置限制。然而，主体的较低边沿不应当位于如此低以达到场氧化区，因为被增加的有效栅极氧化物厚度将增加接通电阻。这意味着常常引入生产公差。
以减少/消除所谓的米勒平台(Miller-plateau)为目的，场板部件通常被优化用于短的切换间隔，要求栅极容量/漏极容量尽可能的低。该容量主要由XGD确定(源极容量/漏极容量对切换速度具有较低影响，因此较低的多晶电极被设置为源极电势)。这意味着部件性能的优化可能要求将XGD最小化。
发明内容
提供了一种用于制造半导体结构的方法，其可包括：在衬底中形成与n掺杂区相邻p掺杂区；实施阳极氧化以在衬底表面上形成氧化物层，其中在沿n掺杂区延伸的表面的第一部分中的氧化物层比在沿p掺杂区延伸的表面的第二部分中的氧化物层具有更大的厚度。
附图说明
在附图中，类似的附图标记通常指的是遍及不同附图的相关部分。附图不一定是按比例的，重点通常反而被放在说明本发明的原理上。在下面的具体实施方式中，本发明的各种实施例参考附图进行描述，其中：
图1A至图1O示出了一种依照各种实施例的用于制造半导体结构的方法的过程流程；
图2示出了一种依照各种实施例的半导体结构；
图3示出了一种依照各种实施例的半导体结构；
图4A和图4B示出了依照各种实施例的半导体结构；
图5A至图5C示出了依照各种实施例的用于制造半导体结构的方法的过程流程的三个阶段；
图6A和图6B示出了依照各种实施例的用于制造半导体结构的方法的过程流程的两个阶段；
图7A至图7C示出了依照各种实施例的用于制造半导体结构的方法的过程流程的三个阶段；
图8示出了一种依照各种实施例的半导体结构；
图9示出了一种依照各种实施例制造半导体结构的方法的示意图；
图10示出了一种依照各种实施例制造半导体结构的方法的示意图；
图11A和图11B示出了依照各种实施例用于阳极氧化的原理设定的示意图，以及具有通过等离子增强化学气相沉积(PECVD)被沉积的200nm氧化物和50nm阳极氧化物的通孔(via)的泄露电流的测量曲线图；
图12示出了依照各种实施例的根据用于不同KOH浓度的硼掺杂的蚀刻速率曲线图；
图13示出了依照各种实施例的根据垂直坐标Z的垂直于沟槽壁的场强度分量的曲线图；
图14示出了依照各种实施例的根据横向坐标x的电场强度的水平分量的曲线图；
图15A至图15H示出了依照各种实施例的用于制造半导体结构的方法的过程流程。
具体实施方式
下面的具体实施方式涉及附图，附图以举例说明的方式示出了本发明可被实施的特定详细内容和实施例。
词语“示例性(exemplary)”在本文中被使用意为“作为示例(example)、例证(instance)或者说明(illustration)”。本文中描述为“示例性”的任何实施例或者设计并不一定被理解为首选的或者优于其他实施例或者设计。
相对于在侧面或者表面之“上(over)”形成的沉积材料使用的词语“上”，在本文中可被用于意为沉积材料可“直接在…上(directlyon)”形成，例如与所表明的侧面或者表面直接接触。相对于在侧面或者表面之“上(over)”形成的沉积材料使用的词语“上”，在本文中可被用于意为沉积材料可“间接在…上(indirectly on)”被形成，在所表明的侧面或者表面和沉积材料之间可布置一个或者多个其他的层。
同样地，词语“覆盖(cover)”，其在本文中被用于描述特征被布置在另一个之上，例如层“覆盖(covering)”侧面或表面，可被用于意指特征(例如，该层)可被布置在所表明的侧面或表面之上并与其直接接触。词语“覆盖”，其在本文中被用于描述特征被布置在另一个之上，例如层“覆盖(covering)”侧面或表面，可被用于意指特征(例如，该层)可被布置在所表明的侧面或表面之上并与其间接接触，以一层或多层其他层被布置在所表明的侧面或表面和覆盖层之间。
方向性术语，比如“上(upper)”、“低(lower)”、“顶(top)”、“底(bottom)”、“左侧(left-hand)”、“右侧(right-hand)”等，可根据所被描述的特征的方位被使用。因为特征的部件可以许多不同的方向被放置，方向性术语以说明为目标被使用，并且决不是限制。应当理解的是，不脱离本发明的范围可作出结构上或逻辑上的变化。
各种实施例提供用于半导体结构的制造方法，该半导体结构甚至以自调整的方式，允许精确地配置重叠XGD并且因此使其最小化。
各种实施例以此方式相对于彼此调整用于制造半导体结构的过程流程和阳极氧化方法：在n掺杂外延层的区域中的开口沟槽的氧化物侧壁比在p掺杂区中被更快氧化，并且随后，在n掺杂的外延层的区中被形成的氧化物层比在p掺杂区中的更厚。对于使用场板部件的选择性氧化用于使XGD最小化，使XGD最小化可优化对应的容量CGD，产生图1H中所示的半导体结构的横截面的过程修改可被使用。图1H示出了阳极氧化时的情况，其中虚线表示空间电荷区的边界，并且其中Vao可在台面耗尽电压以下。
这意味着根据台面中的掺杂情况，在沟槽中的侧壁的氧化准地(quasi)有选择性地发生，并且该过程将被用于定义或形成用于场板部件的场氧化物。
图1A至图1I示出了根据各种实施例的用于制造半导体结构100的方法的过程流程。
如图1A所示，该用于制造半导体结构100的方法可包括在n+掺杂的衬底区102之上形成n掺杂(目标掺杂)区104。该衬底可包括半导体材料，或者可有半导体材料组成。虽然其他材料也有可能，该半导体材料可包括或者可以是硅。在各种实施例中，该衬底可以是n+掺杂。
在各种实施例中，衬底的厚度可小于1mm，例如小于或者等于800μm，例如在约700μm至800μm的范围内，或者例如在约200μm至700μm的范围内，或者例如在约3μm至200μm的范围内，例如在约3μm至10μm范围内。
在各种实施例中，衬底的电阻率可小于或者等于约10-4Ω·m，例如小于或等于约5×10-5Ω·m，例如在约1×10-5Ω·m至约3×10-5Ω·m范围内。
在各种实施例中，衬底的电阻率可高于或者等于约10-4Ω·m，例如高于或等于约1×10-5Ω·m，例如在约1×10-5Ω·m至约2×10-5Ω·m范围内。
形成n-掺杂区和n+掺杂区可通过各种技术执行，并且包括但不限于：初始掺杂衬底的使用或者向衬底材料之中扩散或注入掺杂材料的使用，其中上述的掺杂材料可以从P、As、Sb和/或Bi的组中被选出以用于n-和/或n+掺杂。该技术可进一步包括掺杂层的沉积，例如，外延沉积、通过印刷、电镀(例如，电镀沉积)、浸渍涂覆、喷射涂覆、粉末涂覆和/或气相沉积(包括化学气相沉积(CVD)和物理气相沉积(PVD))。印刷例如可以是丝网印刷或挤出印刷。
在各种实施例中，n掺杂区的厚度可以小于或等于约100μm，例如小于或等于约50μm，例如小于或等于约10μm，例如在约5μm至约7μm范围内，或者例如从约2μm至5μm范围内。
在各种实施例中，n掺杂区的掺杂浓度可小于或等于约1018cm-3，例如小于或等于约1017cm-3，例如从约1016cm-3至约1017cm-3的范围内，例如从约4×1016cm-3至约6×1016cm-3的范围内。在各种实施例中，n掺杂区1704可在n+掺杂区1702上例如以约5×1016cm-3的掺杂浓度、约6μm的厚度以及约1.51×10-3Ω·m的电阻率外延地生长。
如图1B所示，该用于制造半导体结构100的方法可包括在n掺杂区104之上形成p掺杂区206。形成p掺杂区可通过各种技术被执行，并且可包括但不限于：向n掺杂区之中扩散或注入掺杂材料，其中上述的掺杂材料可以从B、Al、Ga、In和/或Ti的组中被选出以用于p掺杂。该技术可进一步包括掺杂层的沉积，例如外延沉积，例如通过印刷、电镀(例如，电镀沉积)、浸渍涂覆、喷射涂覆、粉末涂覆和/或气相沉积(包括化学气相沉积(CVD)和物理气相沉积(PVD))。印刷例如可以是丝网印刷或挤出印刷。
在各种实施例中，p掺杂区的形成可包括以小于或等于约500keV的离子能量注入离子，例如小于或等于约100keV，例如在约10keV至约100keV的范围内，例如在约50keV至约70keV的范围内。在各种实施例中，硼离子可用于注入。
在各种实施例中，p掺杂区的形成可包括以小于或等于约1016cm-2的注入剂量注入离子，例如小于或等于约1015cm-2，例如在约1012cm-2至约1015cm-2的范围内，例如在约1013cm-2至约3×1013cm-2的范围内，例如以约1013cm-2的注入剂量。
在各种实施例中，p掺杂区的掺杂浓度可小于或等于约1018cm-3，例如从约5×1016cm-3至约5×1017cm-3的范围内，例如约1017cm-3。
在各种实施例中，p掺杂区的形成可额外地或可替换地包括，例如通过加热，使来自气态源或来自固态源的离子扩散进入n掺杂区中的过程，其中加热温度可以例如是1000℃以上，持续时间大于60分钟。
如图1C所示，该用于制造半导体结构100的方法可包括在p掺杂区206至少形成p++掺杂区308。p++掺杂区308的形成可通过各种技术执行，并且可包括但不限于：向衬底材料之中扩散或注入掺杂材料，其中上述的掺杂材料可以从B、Al、Ga、In和/或Ti的组中被选出以用于p掺杂。该技术可进一步包括掺杂层的沉积，例如外延沉积，例如通过印刷、电镀(例如，电镀沉积)、浸渍涂覆、喷射涂覆、粉末涂覆和/或气相沉积(包括化学气相沉积(CVD)和物理气相沉积(PVD))。印刷例如可以是丝网印刷或挤出印刷。
虽然碱性溶液通常相对于氧化物具有高惰性，但如果其直接与半导体接触，则以高蚀刻速率蚀刻半导体。如果在p++掺杂区308中的掺杂浓度足够高，这可被避免(参见图12，示出了蚀刻速率对硼掺杂浓度的依赖性)。在各种实施例中，在p++掺杂区308中的掺杂浓度可因此大于或等于约1019cm-3，例如从约4×1019cm-3至约3×1020cm-3的范围内，例如从约7×1019cm-3至约2×1020cm-3的范围内，从而在阳极碱性氧化期间避免p++掺杂区308的蚀刻，这将在下文中进行更详细的描述。该掺杂浓度例如可通过具有大于或等于约1015cm-2的注入剂量的离子注入而获得。
在各种实施例中，p++掺杂区的形成可进一步包括退火p++掺杂区308的过程。例如通过热退火执行该退火步骤。
如在图1D中所示，该用于制造半导体结构100的方法可进一步包括在p++掺杂区308之上(over或on)形成掩模416，并且在衬底中形成至少一个沟槽418，沟槽418穿过p掺杂区206延伸进入n掺杂区104之中。
在各种实施例中，形成掩模可包括在p++掺杂区308上形成至少一个掩模层416，在掩模层416上形成光致抗蚀剂层(未示出)，使用沟槽光掩模暴露光致抗蚀剂层的部分，移除光致抗蚀剂层被暴露的部分，并且移除在光致抗蚀剂层被移除的区域中的掩模层416。在各种实施例中，该至少一个掩模层416的形成可包括以下项或可由以下项组成：形成多个层410、412、414的堆叠，多个层410、412、414包括以下项或者由以下项组成：底部氧化物层410、氮化物层412和顶部氧化物层414。在各种实施例中，底部氧化物层410和顶部氧化物层414可包括SiO2或可由SiO2组成，并且氮化物层412可包括Si3N4或由Si3N4组成。在各种实施例中，掩模层410、412、414可具有例如在约10nm至约200nm范围内的厚度，例如在约10nm至约50nm范围内。在各种实施例中，形成掩模416可紧接着移除剩余的光致抗蚀剂。在各种实施例中，形成至少一个沟槽418可包括通过蚀刻技术蚀刻沟槽418。该蚀刻技术可包括但不限于：等离子蚀刻和干蚀刻。在各种实施例中，沟槽418可具有约2.2μm的深度和约0.75μm的末端宽度。在另外的过程中，沟槽418的转角可使用等离子蚀刻被弄圆。
如在图1E中所示，该用于制造半导体结构100的方法可包括移除顶部氧化物层414。移除顶部氧化物层414可包括但不限于：使用氧化物移除过程湿法化学移除顶部氧化物层414。该氧化物移除过程可以是但不限于湿蚀刻过程，例如使用但不限于使用HF作为蚀刻剂。
如图1F所示，该用于制造半导体结构100的方法可包括形成氧化物层624。在各种实施例中，氧化物层624的形成可通过氧化被执行，例如通过热氧化或者通过等离子氧化，从而在沟槽418中形成氧化物层624，但不在氮化物层412上形成氧化物层624，其中氧化物层624可基本上均匀地在沟槽418之内被形成，覆盖p掺杂区206和n掺杂区104两者的被暴露表面，沟槽418延伸穿过p掺杂区206，沟槽418延伸进入n掺杂区104。氧化物层624可形成保护层防止p掺杂区206和n掺杂区104被稍后过程中被用于阳极碱性氧化的基础(base)蚀刻。在各种实施例中，氧化物层可具有在约10nm至约50nm范围内的厚度，例如在约20nm至约40nm范围内。在各种实施例中，热氧化可在约860℃至约1100℃范围内的温度下被执行，例如在约900℃至约1050℃的范围内。
在各种实施例中，氧化物层624的形成可通过移除顶部氧化物层414被执行，紧接着热氧化产生氧化物层624，其可厚于氧化物层410。在氧化期间，氮化物层412可保护台面不被进一步氧化。此后，氮化物层412可被移除，紧接着使用HF的蚀刻过程移除氧化物层410。如果氧化物层410薄于氧化物层624，则有可能将氧化层410完全从台面的顶部移除，然而沟槽侧壁420仍然被氧化物层624或其部分覆盖。
如图1G所示，该用于制造半导体结构100的方法可包括移除氮化物层412。在各种实施例中，氮化物层412的移除可例如通过湿法化学移除氮化物层412被执行。在各种实施例中，底部氧化物层410可在氮化物层412的移除已完成之后被移除。在各种实施例中，底部氧化物层410可使用氧化物移除技术被移除，例如通过湿蚀刻过程，例如通过使用在蚀刻剂(例如，HF)之中浸渍半导体结构100的底部氧化物层410的湿蚀刻。在各种实施例中，在沟槽侧壁420上的氧化物层624不被移除或仅部分被移除，以此方式沟槽侧壁420仍然被氧化物覆盖。
如图1H所示，该用于制造半导体结构100的方法可包括阳极碱性氧化。该至少一个沟槽418可以以碱性液体或基础液被填充，从而沟槽418和p++掺杂区308可与碱性溶液828物理接触。碱性溶液可例如包括KOH、TMAH或KNO3，或者更普遍地供应OH-离子的任何碱性溶液。此布置意味着碱性溶液828和台面表面(即，在氧化物层624下面的p掺杂区206和n掺杂区104的表面)之间的直接电接触可通过p++掺杂区308被提供，其中碱性溶液828被设置的电势(接地电势)被耦接在p掺杂区之中。半导体结构100的背侧可通过卡盘(未示出)被设置为正电势Vao。这意味着由p掺杂区206和n掺杂区104形成的pn结被反向偏置。肖特基二极管形成在半导体100和碱性溶液828的过渡区中，碱性溶液828表示电解液。由于在p++掺杂区308中的台面的上侧的p++掺杂，该肖特基二极管被退化，这意味着p掺杂区不是浮动的，但被设置为接地电压(除内置电压之外)。因此，该结构允许通过电解液(碱性溶液828)直接接触前侧，使繁琐且容易出错的针接触被淘汰。通过碱性溶液828蚀刻p++掺杂区308可通过选择足够高的p++掺杂浓度(退化掺杂浓度)以提供蚀刻停止而被避免。以此方式，当半导体结构100被从碱性溶液828中移除时其不是相当具有决定性的。图12示出了对于包括不同KOH浓度的电解液，蚀刻速率对硼掺杂浓度的依赖性。
由p掺杂区206和n掺杂区104形成的pn结，可被电压0V和Vao反向偏置，0V和电压Vao可分别被施加在于碱性溶液828和半导体结构100的背侧，导致0V和Vao之间的电压差(即，所施加电压)在pn结处存在于垂直方向上。这意味着沟槽418在p掺杂区206的区中的侧壁420可以是无场的(参见图13，其示出了根据垂直坐标z的垂直于沟槽壁420的场强度分量的曲线图，其中在图1H中用虚线表示的切割中垂直坐标z从A点延伸到B点，并且还相比较空间电荷区的结构，其边界用图1H中的虚线826表示)。这在漂移体积的区域(即，n掺杂区104接近沟槽侧壁420的部分)中是不同的，因为全部的反向电压(即，所施加的电压)在水平方向上存在在位于n掺杂区104上的氧化物624的部分中以及在半导体结构100的n掺杂区104的邻接区域中。还参见图14，其示出了根据横向坐标x的电场强度的水平分量的曲线图，其中在图1H中用虚线表示的切割中横向坐标x从C点延伸到D点。被提高的电场3Eox/epi被形成在电解液828和氧化物层624的界面处。这导致从碱性溶液(电解液)828穿过已经存在的氧化物层624进入n掺杂区104的表面的场驱动(field-driven)的OH-离子扩散，其中其与硅反应以形成SiO2。仅在电场强的区域(即，在垂直方向上基本上仅在n掺杂区104的区域中，并且不在p掺杂区206的区域中)中发生的场驱动的OH-离子扩散和因此SiO2的形成，导致在沟槽418的延伸进入n掺杂区104的第一部分中的氧化物层930比在沟槽418的延伸穿过p掺杂区206的第二部分中的氧化物层930具有更大厚度。
这意味着阳极碱性氧化作为例证被用于调节或最小化p掺杂的体区/沟道区的较低边沿与场板基点(XGD)之间的距离，例如，以将场板的较上边沿(即，场板基点)直接放置在p掺杂的体区/沟道区的较低边沿的垂直位置处的方式。在此过程中，当场氧化物930被形成时，半导体结构100可具有在图1H的横截面中所示的特殊结构。
在各种实施例中，所施加的电压Vao可低于台面耗尽电压(台面耗尽电压对应于用于耗尽整个台面所被需要的电压Vao，即，电压Vao足够高以使邻接的空间电荷区的边界重合)。这可导致一种情况，其中空间电荷区的边界水平地接触或重合的位置并不在台面中。在各种实施例中，所施加的电压可高于台面耗尽电压。在此情况下，沟槽侧壁420的电场可受台面的宽度(即，台面在其两个侧壁420之间的厚度)和其掺杂浓度限制，并且当所施加的电压Vao在台面耗尽电压以上时，其是恒定的(即，独立于Vao)。然而，对于沟槽底部422，台面宽度可以是不相关的，但是Vao的增加可导致接近沟槽底部422的阳极生成的氧化物中的电场的强度的增加，并因此在该区域中能够获得的氧化物930的厚度的增加。这使得有可能在沟槽底部422的区域中形成比在接近沟槽壁420处更厚的氧化物930。例如，在沟槽底部422的区域中氧化物930的厚度可以在约20nm至约1μm的范围内，例如约100nm。
在各种实施例中，台面的掺杂曲线可被改变。例如，在n掺杂区104之内的掺杂浓度可垂直地变化，例如掺杂浓度可随着垂直梯度变化。这可使得影响氧化物层930在沟槽侧壁420上的厚度成为可能。例如，掺杂浓度的垂直梯度可被用于在沟槽侧壁中形成具有连续增加的氧化物厚度的氧化物层。
在各种实施例中，阳极碱性氧化可不被执行直至自限制(饱和)的点。相反，阳极碱性氧化可在自限制/饱和达到之前被中止，这意味着一种控制时间的过程。
在各种实施例中，所施加的电压Vao在阳极碱性氧化期间可被改变。例如，电压Vao初始时可较低，并且然后可根据已经形成的氧化物层的厚度被增加。在各种实施例中，电压Vao可以此种方式增加，从而电流保持恒定，并因此OH-扩散保持恒定。在各种实施例中，所施加的电压Vao可例如在该施加电压Vao被保持在耗尽电压以上的状态以及该施加电压Vao被降低至在耗尽电压以下的状态之间变化，其中阳极碱性氧化的这些部分可以以时间限制/时间控制被执行，或者以自限制/饱和被执行。使用影响阳极碱性氧化的参数(比如所施加的电压及其随时间的变化、掺杂分布、台面宽度等)的调节，具有多个自由度或具有被独立确定的参数的氧化物分布的大变化是有可能的。
如图1I所示，阳极碱性氧化导致氧化物层930的形成。如果在氧化物层930中的场太小，该氧化物层930由在阳极碱性氧化之前存在的氧化物层624和通过阳极碱性氧化形成的另外的氧化物层形成，则该过程可以是自限制的，因为氧化物层930足够厚，氧化物层930不能够通过另外的OH-离子被渗入。换言之，OH-离子的扩散可不再有可能，并且氧化可停止。这意味着氧化物层930所达到的厚度由外部的电压Vao确定，其中Vao可对应于最大电压，例如，对应于为了保持电流恒定，电压被增加期间在氧化末期时的最大电压。根据所施加的场强度(即，根据外部电压Vao)，大于1000nm的氧化物层930的厚度是可能的。在各种实施例中，氧化物层930的厚度可以在约20nm至约500nm的范围内，例如在约50nm至约300nm的范围内。
通过阳极碱性氧化被形成的氧化物层930可具有其厚度随着与p掺杂区206的距离增加而增加的优点，这归因于垂直于沟槽侧壁420的场分量随着距p掺杂区206的距离增加而逐步地增加。该结构上的特征可对于在场板部件中的场分布是有益的，并且不能够通过现有的制造方法来完成。该结构上的特征还意味着穿通点(break-through)位于邻近的硅中，而不是在氧化物中。
通过阳极碱性氧化形成氧化物层930的另一个效果可以是，氧化物层930、场板氧化物的形成可不需要任何温度过程，或仅需要具有低温度预算的温度过程。就此而言，应当注意的是，使用高温的生产过程可偏移主体的较低边沿相对于场氧化物的较上边沿的相对位置，即XGD的值。当阳极碱性氧化被执行时具有已被形成的p掺杂区206，仅剩的使用加热的过程是栅极氧化物的形成以及用于通过阳极氧化被沉积的场氧化物的退火过程。然而，低电压部件通常被提供具有足够薄的栅极氧化物，以不会明显偏移主体的较低边沿相对于场氧化物的较上边沿的相对位置，从而从栅极形成预计没有不良影响。然而，如果必要，氧化物层930的较上边沿可通过少量的湿法化学蚀刻被向下偏移。
通过阳极碱性氧化形成氧化物层930，结合退火过程的另一个效果是，相比于热氧化物，阳极氧化物通常具有良好电质量(electricquality)。在各种实施例中，氧化物层的930的形成可紧接着是轻微的退火，退火可进一步提高氧化物的电质量。
在各种实施例中，如图1J所示，p++掺杂区308可被移除。在各种实施例中，p++掺杂区308的部分可保留，并且可形成用于p掺杂的体区206的接触区。在各种其他实施例中，p++掺杂区308可被重新掺杂为n+掺杂区或n++掺杂区。氧化物层1034然后可被形成在所有被暴露的表面上，例如通过热氧化，例如通过将衬底暴露于约1000℃的温度中以形成约120nm厚度的氧化物层。可替换地或额外地，氧化物层1034可通过例如约100nm的TEOS的沉积被沉积，紧接着例如是通过加热至约1100℃的持续约30秒(s)的TEOS的压缩。然后，沟槽418可被完全填满以多晶硅1032的厚层，例如通过具有小于30Ω/sq的薄片电阻的约400nm多晶硅的沉积。在各种实施例中，多晶硅1032然后可使用掩模1036被回蚀刻，例如通过整个表面(除了被掩蔽区域)的凹进蚀刻，例如通过各向同性蚀刻，其中蚀刻可深深延伸进入沟槽418之中。多晶硅1032的边界因此可保持在沟槽418的较低部分中，其可在源极电势下形成场板。
在各种实施例中，被凹进的多晶硅1032的表面的深度的测量可被执行。如图1K所示，掩模1036随后可被移除，并且栅极掩模1138可被形成。在另外的过程中，氧化物层1034被暴露的部分可被移除，例如通过整个表面的各向同性氧化物蚀刻，例如通过氧化物层1034的湿法化学蚀刻。氧化物层1034的被掩蔽部分因此可保留。换言之，除了在沟槽418中被多晶硅边界1032和被栅极掩模1138覆盖的区域以外，所有区域中的氧化物层1034可被移除。
如图1L所示，在移除栅极掩模1138之后，栅极氧化物层1240可被形成。在各种实施例中，氧化物1240可通过热氧化被形成，例如通过将衬底暴露于约860℃和/或约1100℃中，从而形成约55nm厚度的栅极氧化物。在各种实施例中，栅极氧化物层1240的厚度可在约20μm至约80μm的范围内，例如约25μm。随后，多晶硅栅极1242可被沉积。在各种实施例中，多晶硅1242可被退火，例如通过将衬底加热至约700℃持续30s。在另外的过程中，多晶硅1242然后可使用另外的掩模1244被蚀刻(并因此部分地被移除)，例如通过各向同性等离子蚀刻。多晶硅栅极1242可例如具有约600nm的厚度，以及小于30Ω/sq的薄片电阻(例如，约9.5Ω/sq)。
在深度测量之后，在各种实施例中，如图1M所示，掩模1244然后可被移除，并且另外的氧化物层1346可被沉积，例如具有约30nm的厚度，例如通过形成TEOS的层。在各种实施例中，在源极掩模形成之后，源区1348和源极接触1350可被形成。在各种实施例中，源极接触1350可被注入，例如通过在约120keV的离子能下以约3×1015cm-2的注入剂量注入砷离子，以约0°的射束入射角被注入。接着另一个掩模移除，源区1348可被形成，例如通过在约90keV的离子能下具有约1×1014cm-2的注入剂量的磷离子的注入，以约0°的射束入射角被注入。在各种实施例中，所注入的磷离子的退火可随后被执行，并且可包括加热，例如加热至约1100℃持续约60s。
在各种实施例中，玻璃层1458可被沉积，其中玻璃层1458可例如包括未掺杂的硅酸盐玻璃和/或磷硅玻璃，其例如可分别地具有约150nm和约400nm的层厚度，并且可被压缩，例如通过加热，例如通过加热至约875℃持续约30s。在各种实施例中，用于形成沟槽接触孔的掩模可被形成，紧接着蚀刻该接触孔并移除该掩模。紧接着，沟槽1452可被蚀刻，例如具有约450nm的宽度和约500nm的深度。在此之后，氧化物层(例如，TEOS层)可被沉积，例如具有约30nm厚度的TEOS层。在各种实施例中，主体接触区1454然后可被注入，例如通过在约25keV的离子能下以约3×1015cm-2的注入剂量注入硼离子，以约0°的射束入射角被注入，紧接着在约60keV的离子能下以约1×1014cm-2的注入剂量注入硼离子，以约7°的射束入射角被注入。紧接着，在各种实施例中，金属接触1456可被形成。这可包括蚀刻氧化物和溅射钛(例如形成约45nm的层)，紧接着硅化，其可例如通过加热至约725℃持续约30s和Ti/TiN的蚀刻被执行。
在各种实施例中，如图1O所示，多晶硅可被沉积并被蚀刻以形成塞1560，其中多晶硅可例如具有约600nm的厚度，并且多晶硅1742可被退火，例如通过加热至约975℃持续约30s。在各种实施例中，在多晶硅的凹进蚀刻之后(例如，通过各向异性等离子蚀刻)，金属层可被形成，例如通过AlSiCu的沉积，例如具有约5μm的厚度。该金属层可被蚀刻，例如使用掩模的金属的湿法化学蚀刻，以形成源极接触1562和栅极接触1564。背侧(未示出)可被变薄至例如约175μm。
图2示出了依照各种实施例的半导体结构100，包括衬底、衬底中的n掺杂区104、衬底中位于n掺杂区104之上的p掺杂区206、衬底中的至少一个沟槽418，沟槽418穿过p掺杂区206延伸进入n掺杂区104之中，氧化物层930覆盖该至少一个沟槽418的侧壁420和底部422，其中延伸进入n掺杂区104中的氧化物层的第一部分比沟槽延伸穿过p掺杂区206的第二部分中的氧化物层具有更大厚度，其中氧化物层的第一部分进入该至少一个沟槽418以及进入n掺杂区的横向长度大于氧化物层的第二部分，以及导电材料1032被形成在该至少一个沟槽中。
在各种实施例中，半导体结构100可进一步包括在该至少一个沟槽418之内的导电材料1032之上的介电层，和在该介电层之上的另外的导电材料，其中该另外的导电材料与该导电材料通过该介电层被电隔离。
在各种实施例中，导电材料可形成在该至少一个沟槽418之内的场板。
在各种实施例中，半导体结构100可进一步包括在该至少一个沟槽418的壁420上的热氧化物层。
在各种实施例中，半导体结构100可进一步包括在p掺杂区206的至少一个部分之上的第二p掺杂区。
在各种实施例中，半导体结构可包括晶体管，其中n掺杂区可包括该晶体管的第一源/漏区，其中p掺杂区可包括该晶体管的体区，其中另外的n掺杂区可包括该晶体管的第二源/漏区，并且其中该另外的导电材料可包括该晶体管的栅极区。
在各种实施例中，该晶体管可以是功率半导体晶体管。
图3示出了依照各种实施例的半导体结构1600。图3还涉及依照各种实施例的用于制造半导体结构1600的方法。
在各种实施例中，该用于制造半导体结构1600的方法可包括：在衬底1666中形成与n掺杂区104相邻的p掺杂区206；以及实施阳极氧化以在衬底1666上形成氧化物层930，其中在沿n掺杂区104延伸的表面的第一部分中的氧化物层930比沿p掺杂区206延伸的表面的第二部分中的氧化物层930具有更大厚度。
在各种实施例中，可被增加的材料、层的厚度、掺杂的方法、层的沉积、另外的层等可对应于在图1A至图1O和图2的上下文中所描述的技术、材料和参数。
在各种实施例中，根据该用于制造半导体结构1600的方法执行阳极氧化可包括将衬底1666部分地或完全地插入至碱性溶液之中。
图4A示出了根据各种实施例的半导体结构1800。图4A还涉及依照各种实施例的用于制造半导体结构1800的方法。
因为根据各种实施例的制造半导体结构100的过程的部分，半导体结构1800可在许多方面类似于图1I中所示的半导体结构100，或者与该半导体结构100相同。
在各种实施例中，可被增加的材料、层的厚度、掺杂的方法、层的沉积、另外的层等可对应于在图1A至图1O、图2和图3的上下文中所描述的技术、材料和参数。
在各种实施例中，图1I的半导体结构100和图4A的半导体结构1800之间的差异可以是：在半导体结构1800的衬底中，可包括p掺杂区206和n掺杂区104，p掺杂区206在沟槽418的两侧(换言之，沿两个相对的壁)的厚度可以不是相同的。换言之，在半导体结构1800中的掺杂浓度(区206中的p掺杂和区104中的n掺杂)可相对于沟槽418不是对称的。在各种实施例中，p掺杂区206可相比于沿着沟槽418的另一个壁(例如，沿着相对的壁)，沿沟槽418的一个壁更远地延伸进入n掺杂区104之中。更远地延伸进入n掺杂区104之中的p掺杂区206可例如延伸至沟槽418的底部。
在各种实施例中，沿n掺杂区104延伸的衬底表面的第一部分中通过阳极氧化形成的氧化物层930可比在沿p掺杂区206延伸的该表面的第二部分中的氧化物层930具有更大的厚度。在各种实施例中，氧化物层930的厚度可相对于沟槽非对称地变化。例如，在p掺杂区206延伸至沟槽418的底部的情况下，沿着衬底的n掺杂区延伸的氧化物层930的较厚部分可具有像字母“L”形状的横截面(不同于n掺杂区104和p掺杂区206相对于沟槽418对称布置的情况，其中沿着衬底的n掺杂区延伸的氧化物层930的较厚部分可具有像字母“U”形状的横截面)。
在各种实施例中，由上可见，沟槽可例如是条状形状或者矩形形状。
图4B示出了依照各种实施例的半导体结构1810。图4B还涉及依照各种实施例的用于制造半导体结构1810的方法。
半导体结构1810可在许多方面类似于图4A中所示的半导体结构1800，或者与该半导体结构1800相同。
在各种实施例中，可被增加的材料、层的厚度、掺杂的方法、层的沉积、另外的层等可对应于在图1A至图1O、图2、图3和图4A的上下文中所描述的技术、材料和参数。
在各种实施例中，类似于图4A的半导体结构1800，半导体结构1810的p掺杂区206和n掺杂区104可相对于沟槽418不是对称的。在各种实施例中，n掺杂区104可沿沟槽418的一个壁延伸，并且p掺杂区206可沿着沟槽418的相对的壁延伸。p掺杂区也可沿着沟槽的底部延伸。n掺杂区104也可以是例如沿着沟槽418的底部的n+掺杂。
在各种实施例中，半导体结构1810可包括两个邻接的沟槽418。两个邻接的沟槽418面向远离各自其他的沟槽418的壁和在沟槽的底部下面的部分104可以是n掺杂，并且该沟槽418在两个沟槽之间的壁可以是p掺杂。另一种描述这些实施例结构的方式是，具有n掺杂的侧壁和底部壁以及类台面的p掺杂结构的宽的沟槽，该类台面的p掺杂结构位于沟槽的中间并且被连接至该沟槽的底部壁，因此形成两个沟槽418。该半导体结构1810的各种实施例可例如被用于超结器件中。在半导体结构1810的与沟槽418相对的侧面上，例如可布置平面的金属氧化物半导体(MOS)单元。
在各种实施例中，半导体结构1810的阳极氧化可形成氧化物层930，其在沿n掺杂区104延伸的衬底表面的第一部分中比在沿p掺杂区206延伸的该表面的第二部分中更厚。在各种实施例中，氧化物层930沿p掺杂区206延伸的较薄部分可被移除，例如通过蚀刻。该蚀刻还可以移除在n掺杂区104之上形成的氧化物层930的部分，但一部分氧化物层930可仍沿着n掺杂区，因为其在此处之前形成较大的厚度。
图5A至图5G示出了依照各种实施例的用于制造半导体结构1900的方法的过程流程的3个阶段。
如图5A和图5B所示的阳极氧化的设定可类似于图1H和图1I中所示的阳极氧化。在各种实施例中，在图1A至图1O、图2、图3、图4A和图4B的上下文中所描述的材料、参数、过程等可与被用于该半导体结构1900的制造方法的那些相同或类似。
遭受图1H中的阳极氧化的半导体结构100与图5A至图5C的半导体结构1900之间的差异可以是，半导体结构1900未被形成为沟槽，而是平面。随后，p掺杂区206和n掺杂区104可在半导体结构1900的衬底表面的差不多相同的平面之内，彼此接近或彼此相邻地被布置，其中衬底包括至少n掺杂区104和p掺杂区206。
各种实施例中，n掺杂区104的低水平n-掺杂可允许p掺杂区206和n掺杂区104之间的pn结两端的高电压。氧化物层930可形成在衬底的表面上，其中在沿n掺杂区104延伸的该表面的第一部分中的氧化物层930可比在沿p掺杂区206延伸的该表面的第二部分中的氧化物层930具有更大的厚度。氧化物层930沿n掺杂区104的更大厚度可导致指向电解液828的较高场强度，电解液828被用于执行阳极氧化，并因此导致甚至更厚的氧化物层930的形成。在各种实施例中，沿p掺杂区206形成的氧化物层930可以是薄的或可忽略不计。其可通过短暂、各向异性蚀刻被移除。
如图5C所示，在通过阳极氧化形成氧化物层930(和可选地移除已沿着p掺杂区形成的薄的氧化物层930)之后，在各种实施例中，半导体结构1900的掺杂可例如通过离子注入被执行。掺杂可在位于氧化物层930下面的n掺杂区104中的区域1902中被执行。例如，在区域1902中低水平的n-掺杂可被改变为较高水平的n掺杂。在各种实施例中，半导体结构1900的其他区域可在形成氧化物层930之后进行掺杂。
图6A和图6B示出了依照各种实施例的用于制造半导体结构2000的方法的过程流程的2个阶段。
半导体结构2000可分别地在许多方面与图1I所示的半导体结构100和/或与如图4A和图4B所示的半导体结构1800类似或相同。
在各种实施例中，可增加的材料、层的厚度、掺杂的方法、层的沉积、另外的层等可对应于在图1A至图1O、图2、图3、图4A、图4B和/或图5A至图5C的上下文中所描述的技术、材料和参数。
在各种实施例中，图6A和图6B所示的半导体结构2000与图1I、图4A和图4B所示的半导体结构100、1800和1810之间的差异可分别是，在半导体结构2000中的沟槽418分别地可暴露数个(例如，交替的)p掺杂区和n掺杂区206和104。p掺杂区206和n掺杂区104可例如沿着沟槽418的壁交替，并且可不沿着沟槽418的底部交替。换言之，p掺杂区206和n掺杂区104可在垂直方向上交替地形成层，并且沟槽418可被形成为穿过和/或深入该交替的层104、206之中。在各种其他实施例中，p掺杂层206和n掺杂层可在水平方向上交替地形成层。
氧化物层930可在沟槽418的表面上被形成，类似于图1H的上下文中所描述的阳极氧化，其中该表面的沿n掺杂区104延伸的第一部分中的氧化物层930可比该表面的沿p掺杂区206延伸的第二部分中的氧化物层930具有更大的厚度。在各种实施例中，沿p掺杂区206形成的氧化物层930可以是薄的或可忽略不计。其可通过短暂、各向异性蚀刻被移除。因此，垂直结构化的氧化物层930可被形成。在各种实施例中，氧化物层930可具有孔或开口，特别是在沟槽418之内。
在各种实施例中，氧化物层930的形成可紧接着掺杂区104、206的扩散。如果p掺杂区206和n掺杂区104已以相同水平被掺杂，这可导致实质上的未掺杂区，例如未掺杂的半导体。在各种实施例中，如果p掺杂区206和n掺杂区104已以不同水平被掺杂，这可导致具有净掺杂的区，即，在n掺杂和p掺杂之后对应于彼此抵消所保留的掺杂水平分别是在低于区域104或206的各自的掺杂水平上的n掺杂或者p掺杂。
在各种实施例中，沟槽418可由半导体材料填充。例如，如果p掺杂区(层)206之前比n掺杂区(层)104薄，半导体填充物可被耦接至电势，而在制造期间掺杂剂的向内扩散或者在运行期间移动载体(例如，电子-空穴等离子)的向内扩散可被显著地减少。
图7A至图7C示出了依照各种实施例的用于制造半导体结构2100的方法的过程流程的3个阶段。
半导体结构2100可在许多方面与图5A至图5C所示的半导体结构1900和涉及图5A至图5C的上下文的另外的半导体结构类似或相同。
在各种实施例中，可被增加的材料、层的厚度、掺杂的方法、层的沉积、另外的层等可对应于在先前描述任何方法和半导体结构的上下文中所描述的技术、材料和参数。
在各种实施例中，如图7A所示，半导体结构2100可包括n掺杂区104和p掺杂区206，其可沿半导体结构2100的衬底的表面交替地布置。该表面可例如形成平面。氧化物层930可通过在该表面上的阳极氧化已被形成，其中氧化物层930可沿n掺杂区104具有比沿p掺杂区206更大的厚度。可已沿p掺杂区206被形成的氧化物层930可被移除，例如通过蚀刻。
如图7B所示，在各种实施例中，另外的掺杂(例如，n掺杂)可被执行。氧化物层930可充当用于n掺杂的掩模。在各种实施例中，掺杂参数可被以此方式选择，从而掺杂层2102可相对于半导体结构2100的新的水平表面形成某一深度，其中该新的水平表面由p掺杂区206的表面和氧化物层930的表面的水平部分(即，平行于p掺杂区206的表面的部分)形成。上述的某一深度可被定位，从而掺杂层2102在氧化物层930之内，并且仅在p掺杂区206下面的区域中，此处n掺杂区104未被p掺杂区206掩蔽，掺杂层2102可达到一深度，在此其位于n掺杂区104之内(或者，更普遍地，在半导体之内)。以此方式，在各种实施例中，阶梯式的场截止可被形成。在各种实施例中，掺杂可通过注入被执行。在各种实施例中，微波支持的退火可被使用，从而仅与已在半导体结构2100上/之中被形成的结构(例如，金属化)可兼容的温度需要被施加。
在各种实施例中，在氧化物层930形成之后的掺杂可以此方式(例如，以高能量)被执行，从而掺杂层2102位于n掺杂区104之内还在氧化物层930下面。
在各种实施例中，在氧化物层930形成之后的掺杂可以以低能量被执行。
如图7C所示，注入(和可选的退火)可紧接着蚀刻氧化物层930，并且可选地，蚀刻p掺杂区206。在各种实施例中，金属化层可在氧化物层930之上和/或在p掺杂区206之上被形成。
图8示出了依照各种实施例的半导体结构2200。半导体结构2200可在许多方面与图7B的半导体结构2100类似或一致，并且其机构中的许多可使用与图7A至图7C的上下文中所描述的相同的方法、材料等被形成。在半导体结构2200的制造期间可出现的差异中的一些将在此被详细说明。
如图8所示，在各种实施例中，掺杂层(相对于图7B和图7C中的掺杂层2102)可以是p掺杂层2208。P掺杂层2208可例如形成绝缘栅双极型晶体管的p背侧发射极。在各种实施例中，p掺杂可在高能量下并且以小剂量被执行，从而p掺杂层2208形成在n掺杂区104之内并且在掩模氧化物层930的下面。在各种实施例中，低能量可被用于形成p掺杂层2208和/或p掺杂区206的其他掺杂。
图9示出了根据各种实施例的一种制造半导体结构100的方法的示意图4000。
该用于制造半导体结构100的方法可包括：在衬底中形成与n掺杂区相邻的p掺杂区(步骤4010中)；实施阳极氧化以在该衬底的表面上形成氧化物层，其中该表面的沿n掺杂区延伸的第一部分中的氧化物层相比该表面的沿p掺杂区延伸的第二部分中的氧化物层具有更大的厚度(步骤4020中)。
如图10所示，在各种实施例中，用于形成半导体结构的方法可进一步包括在衬底中形成至少一个沟槽，沟槽穿过p掺杂区延伸至n掺杂区之中(步骤5030中)；以及在该至少一个沟槽中形成导电材料(步骤5040中)，以及在步骤4020中，阳极氧化可在该至少一个沟槽的壁上形成氧化物层。
在各种实施例中，该制造半导体结构100的方法可进一步包括在该至少一个沟槽中的导电材料之上形成介电层；以及在该介电层之上形成另外的导电材料，其中该另外的导电材料与导电材料通过介电层被电隔离。
在各种实施例中，该导电材料可形成在该至少一个沟槽之内的场板。
在各种实施例中，该制造半导体结构100的方法可进一步包括在实施阳极氧化之前，实施热氧化以在该至少一个沟槽的壁上形成热氧化物层。在各种实施例中，这可根据在图1G和/或图3的上下文中所描述的用于实施热氧化的实施例和示例被实施。
在各种实施例中，形成p掺杂区可包括：向衬底中注入p掺杂原子，以及实施扩散过程以扩散被注入的p掺杂原子。在各种实施例中，形成p掺杂区可包括在n掺杂区上外延地生长p掺杂区。在各种实施例中，注入或外延生长可根据在图1B和/或图3的上下文中所描述的用于形成p掺杂区的实施例和示例被实施。
在各种实施例中，实施阳极氧化可包括以碱性液体填充该至少一个沟槽，并在碱性液体和衬底之间施加电压。在各种实施例中，实施阳极氧化可根据在图1G、图1H和/或图3的上下文中所描述的实施例和示例来被执行。
在各种实施例中，该制造半导体结构100的方法可进一步包括在p掺杂区的至少一部分之上形成另外的p掺杂区，该另外的p掺杂区相比p掺杂区具有更大的p传导性，其中上述的另外的p掺杂区可对应于p++掺杂区308，并且形成该另外的p掺杂/p++区可根据在图1C的上下文中所描述的实施例和示例来被执行。
在各种实施例中，另外的区或p++掺杂区的至少一部分或者p掺杂区的至少一部分可分别地在阳极氧化期间被暴露，以形成用于阳极氧化的电接触。
在该制造半导体结构100的方法的各种实施例中，该半导体结构包括晶体管，n掺杂区可包括该晶体管的第一源/漏区，p掺杂区可包括该晶体管的体区，另外的n掺杂区可包括该晶体管的第二源/漏区，并且另外的导电材料可包括该晶体管的栅极区。
在该制造半导体结构100的方法的各种实施例中，晶体管可以是功率半导体晶体管。
图11A示出了用于阳极氧化的原理设定的示意图。通过使用阳极碱性氧化的方法，有可能选择性地仅氧化不同掺杂的半导体区域中一些。
基础溶液(例如，碱性溶液，KOH、TMAH或KNO3)，或者更一般地任何提供OH-离子的碱性溶液，通常分离成带正电荷的分子部分和带负电荷的分子部分。例如KNO3根据以下反应方程式反应：
KNO3+H2O→K++OH-+HNO3   (1)
如果满足适当的条件，OH-离子，其来自与样本的硅接触的碱，能够被用于形成氧化物层。然而，可知的是，向硅供应OH-可由穿过已被形成的氧化物层的扩散来维持。阳极氧化的方法使用电场以产生上述的扩散。图11A示出了对应的已知实验设定。
图11B示出了在200nm PECVD氧化物沉积之后一个通孔的泄露电流测量的曲线图，该通孔与大约50nm阳极氧化物相互连接。
图12示出了根据用于不同KOH浓度的硼掺杂的蚀刻速率曲线图。对于非常高的掺杂浓度/退化的掺杂浓度，该蚀刻速率下降。
图13示出了根据垂直坐标z的垂直于沟槽壁的场强度分量的曲线图，其中在图1H中用虚线表示的切割中，垂直坐标z从A点延伸到B点。还相比较空间电荷区的结构，其边界在图1H中用虚线826表示。
图14示出了根据横向坐标x的电场强度的水平分量的曲线图，其中在图1H中用虚线表示的分割中，横向坐标x从C点延伸到D点。
在各种实施例中，一种制造半导体结构的方法被提供。该方法可包括：在衬底中形成与n掺杂区相邻的p掺杂区；实施阳极氧化以在该衬底的表面上形成氧化物层，其中在该表面的沿n掺杂区延伸的第一部分中的氧化物层相比在该表面的沿p掺杂区延伸的第二部分中的氧化物层具有更大的厚度；在至少一个沟槽中形成导电材料。
该方法可进一步包括：在衬底中形成至少一个沟槽，该沟槽穿过p掺杂区延伸至n掺杂区之中；在该至少一个沟槽中形成导电材料，其中阳极氧化在该至少一个沟槽的壁上形成氧化物层；在该至少一个沟槽中的导电材料之上形成介电层；以及在该介电层之上形成另外的导电材料，其中该另外的导电材料与导电材料通过介电层被电隔离。此外，导电材料可形成在该至少一个沟槽之内的场板。在各种实施例中，该方法可进一步包括在实施阳极氧化之前，实施热氧化以在该至少一个沟槽的壁上形成热氧化物层。形成p掺杂区可包括：向衬底中注入p掺杂原子；以及实施扩散过程以扩散被注入的p掺杂原子。此外，形成p掺杂区可包括：在n掺杂区上外延地生长p掺杂区。实施阳极氧化可包括：以碱性液体填充该至少一个沟槽；在碱性液体和衬底之间施加电压。在各种实施例中，该方法可进一步包括在p掺杂区的至少一部分之上形成另外的p掺杂区，该另外的p掺杂区相比p掺杂区具有更大的p传导性。在阳极氧化期间，该另外的区的至少一部分可被暴露以形成用于该阳极氧化的电接触。此外，在阳极氧化期间，p掺杂区的至少一部分可被暴露以形成用于该阳极氧化的电接触。在各种实施例中，该半导体结构可包括晶体管；其中n掺杂区包括该晶体管的第一源/漏区；其中p掺杂区包括该晶体管的体区；其中另外的n掺杂区包括该晶体管的第二源/漏区；以及其中另外的导电材料包括该晶体管的栅极区。该晶体管可以是功率半导体晶体管。
在各种实施例中，一种半导体结构被提供。该半导体结构可包括：衬底；在该衬底中的n掺杂区；在衬底中形成与n掺杂区相邻的p掺杂区；覆盖该衬底的表面的氧化物层，其中该氧化物层沿n掺杂区延伸的第一部分相比在沿p掺杂区延伸的第二部分中的该氧化物层具有更大的厚度，其中氧化物层的第一部分在远离衬底的方向上比氧化物层的第二部分具有更大的长度，氧化物层的第一部分比氧化物层的第二部分具有更大的进入所述n掺杂区中的长度。。
该半导体结构可进一步包括：在衬底中的至少一个沟槽，该沟槽穿过p掺杂区延伸至n掺杂区之中；以及被形成在该至少一个沟槽中的导电材料，其中氧化物层覆盖该至少一个沟槽的侧壁和底部，并且其中该氧化物远离衬底的长度方向是进入该至少一个沟槽之内的方向。
此外，该半导体结构可包括在该至少一个沟槽之内的导电材料之上的介电层；在该介电层之上的另外的导电材料；其中该另外的导电材料与导电材料通过该介电层被电隔离。在各种实施例中，该导电材料可形成在该至少一个沟槽之内的场板。而且，该半导体结构可进一步包括在该至少一个沟槽的壁上的热氧化物层。该半导体结构可进一步包括在p掺杂区的至少一个部分之上的第二p掺杂区。此外，该半导体结构可进一步包括晶体管；其中n掺杂区可包括该晶体管的第一源/漏区；其中p掺杂区可包括该晶体管的体区；其中另外的n掺杂区可包括该晶体管的第二源/漏区；以及其中另外的导电材料可包括该晶体管的栅极区。在各种实施例中，该晶体管可以是功率半导体晶体管。
在各种实施例中，一种制造半导体结构的方法被提供。该方法可包括：在衬底中形成与n掺杂区相邻的p掺杂区；在衬底中形成至少一个沟槽，该沟槽穿过p掺杂区延伸至n掺杂区之中；实施阳极氧化以在该至少一个沟槽的侧壁上形成氧化物层；以及在该至少一个沟槽中形成导电材料。
在各种实施例中，该方法可进一步包括在该至少一个沟槽之内在导电材料之上形成介电层；以及在该介电层之上形成另外的导电材料，其中该另外的导电材料与导电材料通过介电层被电隔离。形成p掺杂区可包括：在n掺杂区上外延地生长p掺杂区。此外，实施阳极氧化可包括：以碱性液体填充该至少一个沟槽；在该碱性液体和衬底之间施加电压。在各种实施例中，该方法可进一步包括在p掺杂区的至少一部分之上形成另外的p掺杂区，该另外的p掺杂区相比p掺杂区具有更大的p传导性。在各种实施例中，在阳极氧化期间，该另外的p掺杂区的至少一部分可被暴露以形成用于该阳极氧化的电接触。此外，在阳极氧化期间，p掺杂区的至少一部分可选择性地被暴露以形成用于该阳极氧化的电接触。在各种实施例中，该半导体结够可包括功率半导体晶体管。
虽然本发明已参考特定的实施例特别地进行说明和描述，但应当理解的是，不脱离由本发明所附权利要求所定义的精神和范围，本领域的技术人员将能在形式和细节上的作出各种变化。因此，本发明的范围由所附权利要求表明，并且因此在权利要求的等同物的意义和范围之内的所有变化都旨在被涵盖。

Claims (24)

1.一种制造半导体结构的方法，所述方法包括：
在衬底中形成与n掺杂区相邻的p掺杂区；以及
实施阳极氧化以在所述衬底的表面上形成氧化物层，其中沿所述n掺杂区延伸的所述表面的第一部分中的所述氧化物层相比沿所述p掺杂区延伸的所述表面的第二部分中的所述氧化物层具有更大的厚度。
2.如权利要求1所述的方法，进一步包括：
在所述衬底中形成至少一个沟槽，所述沟槽穿过所述p掺杂区延伸至所述n掺杂区之中；以及
在所述至少一个沟槽中形成导电材料，
其中所述阳极氧化在所述至少一个沟槽的壁上形成所述氧化物层。
3.如权利要求2所述的方法，进一步包括：
在所述至少一个沟槽之内的所述导电材料之上形成介电层；以及
在所述介电层之上形成另外的导电材料，其中所述另外的导电材料与所述导电材料通过所述介电层被电隔离。
4.如权利要求3所述的方法，
其中所述导电材料形成在所述至少一个沟槽之内的场板。
5.如权利要求2所述的方法，进一步包括：
在实施所述阳极氧化之前，实施热氧化以在所述至少一个沟槽的所述壁上形成热氧化物层。
6.如权利要求2所述的方法，
其中形成所述p掺杂区包括：
向所述衬底中注入p掺杂原子；以及
实施扩散过程以扩散所述被注入的p掺杂原子。
7.如权利要求1所述的方法，
其中形成所述p掺杂区包括：
在所述n掺杂区上外延地生长所述p掺杂区。
8.如权利要求2所述的方法，
其中实施所述阳极氧化包括：
以碱性液体填充所述至少一个沟槽；
在所述碱性液体和所述衬底之间施加电压。
9.如权利要求1所述的方法，进一步包括：
在所述p掺杂区的至少一部分之上形成另外的p掺杂区，所述另外的p掺杂区相比所述p掺杂区具有更大的p传导性。
10.如权利要求9所述的方法，
其中在所述阳极氧化期间，所述另外的区的至少一部分被暴露以形成用于所述阳极氧化的电接触。
11.如权利要求1所述的方法，
其中在所述阳极氧化期间，所述p掺杂区的至少一部分被暴露以形成用于所述阳极氧化的电接触。
12.如权利要求1所述的方法，
其中所述半导体结构包括晶体管；
其中所述n掺杂区包括所述晶体管的第一源/漏区；
其中所述p掺杂区包括所述晶体管的体区；
其中另外的n掺杂区包括所述晶体管的第二源/漏区；以及
其中所述另外的导电材料包括所述晶体管的栅极区。
13.一种半导体结构，包括：
衬底；
n掺杂区，其在所述衬底中；
p掺杂区，其在所述衬底中与所述n掺杂区相邻；
氧化物层，其覆盖所述衬底的表面，其中沿所述n掺杂区延伸的所述氧化物层的第一部分相比在沿所述p掺杂区延伸的第二部分中的所述氧化物层具有更大的厚度，其中，所述氧化物层的所述第一部分在远离所述衬底的方向上比所述氧化物层的所述第二部分具有更大的长度，所述氧化物层的所述第一部分比所述氧化物层的所述第二部分具有更大的进入所述n掺杂区中的长度。
14.如权利要求13所述的半导体结构，进一步包括：
至少一个沟槽，其在所述衬底中，所述沟槽穿过所述p掺杂区延伸至所述n掺杂区之中；以及
导电材料，其被形成在所述至少一个沟槽中，
其中所述氧化物层覆盖所述至少一个沟槽的侧壁和底部，并且
其中所述氧化物层的远离所述衬底的所述长度的方向是进入所述至少一个沟槽之内的方向。
15.如权利要求14所述的半导体结构，进一步包括：
介电层，其在所述至少一个沟槽之内的所述导电材料之上；以及
另外的导电材料，其在所述介电层之上；
其中所述另外的导电材料与所述导电材料通过所述介电层被电隔离。
16.如权利要求14所述的半导体结构，
其中所述导电材料形成在所述至少一个沟槽之内的场板。
17.如权利要求14所述的半导体结构，进一步包括：
热氧化物层，其在所述至少一个沟槽的壁上。
18.如权利要求13所述的半导体结构，进一步包括：
第二p掺杂区，其在所述p掺杂区的至少一个部分之上。
19.如权利要求13所述的半导体结构，
其中所述半导体结构包括晶体管；
其中所述n掺杂区包括所述晶体管的第一源/漏区；
其中所述p掺杂区包括所述晶体管的体区；
其中另外的n掺杂区包括所述晶体管的第二源/漏区；以及
其中所述另外的导电材料包括所述晶体管的栅极区。
20.一种制造半导体结构的方法，所述方法包括：
在衬底中在n掺杂区之上形成p掺杂区；
在所述衬底中形成至少一个沟槽，所述沟槽穿过所述p掺杂区延伸至所述n掺杂区之中；
实施阳极氧化以在所述至少一个沟槽的壁上形成氧化物层；以及
在所述至少一个沟槽中形成导电材料。
21.如权利要求20所述的方法，进一步包括：
在所述至少一个沟槽之内的所述导电材料之上形成介电层；以及
在所述介电层之上形成另外的导电材料，
其中所述另外的导电材料与所述导电材料通过所述介电层被电隔离。
22.如权利要求20所述的方法，
其中形成所述p掺杂区包括：
在所述n掺杂区上外延地生长所述p掺杂区。
23.如权利要求20所述的方法，
其中实施所述阳极氧化包括：
以碱性液体填充所述至少一个沟槽；
在所述碱性液体和所述衬底之间施加电压。
24.如权利要求20所述的方法，
其中在所述阳极氧化期间，所述p掺杂区的至少一部分被暴露以形成用于所述阳极氧化的电接触。
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