CN104979213A - 形成具有包括绝缘区的终止区的电子装置的工艺 - Google Patents

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Abstract

本公开涉及形成具有包括绝缘区的终止区的电子装置的工艺。一种电子装置可包括电子组件和邻近于电子组件区的终止区。在实施方案中，所述终止区可包括延伸到半导体层中一定深度的绝缘区，其中所述深度小于所述半导体层的厚度的50％。在另一实施方案中，所述终止区可包括延伸到所述半导体层中第一深度的第一绝缘区，以及延伸到所述半导体层中第二深度的第二绝缘区，其中所述第二深度小于所述第一深度。在另一方面，一种形成电子装置的工艺可包括图案化半导体层以在终止区内界定沟槽，同时为电子组件区内的电子组件形成另一沟槽。

Description

形成具有包括绝缘区的终止区的电子装置的工艺
技术领域
本公开涉及电子装置和形成电子装置的工艺，且更特定地讲，涉及具有包括绝缘区的终止区的电子装置及其形成工艺。
背景技术
一种设计用于高压应用的电子装置包括电子组件区和终止区。电子组件区可包括晶体管、电阻器、电容器、二极管等。终止区用来消耗高压使得电子组件区的部分不处于这种高压下。在封装操作期间，模制化合物可形成在终止区上。移动离子可从模制化合物迁移到终止区内的外延硅层中。移动离子会负面影响电子组件区内的晶体管的漏极源极击穿电压(BVDSS)。
场板可放置在外延硅层的一部分上来保护这个层不受移动离子影响。场板因厚氧化层而与外延硅层分开，该厚氧化层可沉积在外延硅层上。解决所述问题的另一种尝试是穿过外延硅层的全部或至少多于50％的厚度形成沟槽，且接着用氧化物填充沟槽。对于被设计成在至少500V的电压下操作的电子装置来说，这种替代方案引入了显著的工艺复杂性，这会负面影响产量。
附图说明
实施方案通过举例来进行说明且不受限于附图。
图1包括工件的一部分的截面图的图示，所述工件包括埋置导电区和半导体层。
图2包括在形成终止掺杂区、主体区和连结区之后图1的工件的截面图的图示。
图3包括在图案化半导体层以形成沟槽之后图2的工件的截面图的图示。
图4包括在形成绝缘层和导电层之后图3的工件的截面图的图示。
图5包括在形成栅极介电层和栅电极之后图4的工件的截面图的图示。
图6包括在形成从沟槽移除栅电极层的剩余部分且图案化绝缘层以通过绝缘层界定开口之后图5的工件的截面图的图示。
图7包括在图案化半导体层以界定从主表面朝向埋置导电区延伸的沟槽之后图6的工件的截面图的图示。
图8包括在沟槽内形成掺杂区之后图7的工件的截面图的图示。
图9包括在形成绝缘层使得绝缘柱包括含空隙的缓冲区之后图8的工件的截面图的图示。
图10包括在平面化绝缘层之后图9的工件的截面图的图示。
图11包括在形成图案化平面绝缘层以界定开口和掺杂接触区之后图10的工件的截面图的图示。
图12包括在形成互连件之后图11的工件的截面图的图示。
图13包括在形成大致完整的电子装置之后图12的工件的截面图的图示。
图14包括根据替代实施方案的工件的一部分的截面图的图示，所述工件包括在终止区内的半导体层中不同深度的绝缘区。
图15包括在使用根据替代实施方案的侧壁掩膜隔离技术形成结构之后工件的一部分的截面图图示。
图16包括在氧化半导体层的暴露部分且移除衬垫和抗氧化层之后图15的工件的截面图的图示。
图17包括在形成沟槽、栅极介电层和栅电极之后图6的工件的截面图的图示。
熟练的技术人员了解附图中的元件是出于简易和清晰性进行的说明，且不需要按比例进行绘制。例如，附图中的元件中的一些的尺寸相对于其它元件可能被放大以帮助提高对本发明实施方案的理解。
具体实施方式
结合附图提供下列描述有助于理解本文公开的教导。下文讨论将集中在教导内容的具体执行方式和实施方案。提供这种焦点有助于描述教导内容，并且不应被解释为限制本教导内容的范围或适用性。然而，可以基于本申请中公开的教导使用其它实施方案。
术语″正常操作″和″正常操作状态″是指电子组件或装置被设计来操作的条件。可从数据表或者与电压、电流、电容、电阻或其它电参数相关的其它信息获得所述条件。因此，正常操作不包括超出其设计极限来操作电子组件或装置。
术语“功率晶体管”意指被设计成当晶体管处于关闭状态时晶体管的源极与漏极之间的差维持在至少500V的情况下正常操作的晶体管。例如，当晶体管处于关闭状态时，源极与漏极之间可维持500V而不会发生结点击穿或其它非期望的状况。
术语“包括(comprises)”、“包括(comprising)”、“包括(includes)”、“包括(including)”、“具有(has)”、“具有(having)”或其任何其它变体旨在涵盖非排它性的包括。例如，包括特征列表的方法、制品或装置不一定仅受限于这些特征而是可包括未明确列出或这种方法、制品或装置固有的其它特征。另外，除非明确地相反说明，否则“或者”是指包括性的或而不是排它性的或。例如，条件A或条件B由下列各项中的任何一个满足：A为真(或存在)并且B为假(或不存在)、A为假(或不存在)并且B为真(或存在)以及A和B都为真(或存在)。
此外，使用″一(a)″或″一(an)″用于描述本文所述的元件和组件。这样做仅仅是为了方便且给出本发明范围的一般意义。这个描述应理解为包括一个、至少一个或单数，也包括复数，或反之亦然，除非明确另有所指。例如，当本文中描述单个项目时，一个以上的项目可用于代替单个项目。类似地，在本文描述一个以上的项目的地方，单个项目可代替所述一个以上的项目。
族号对应于基于日期标于2011年1月21日版本的的IUPAC元素周期表的元素周期表内的列。
除非另有限定，否则本文使用的全部技术和科学术语具有与本发明所属领域的普通技术人员通常理解的意义相同的意义。材料、方法和实例仅是说明性的而并非旨在限制。在本文未描述的范围中，关于具体材料和处理动作的许多细节是常规的且可参见半导体和电子技术内的教科书和其它资源。
一种电子装置可包括电子组件和邻近于电子组件区的终止区。在实施方案中，终止区可包括基板、具有厚度的半导体层、主表面和相对表面。半导体层可上覆基板，其中比起主表面，基板更接近相对表面。终止区还可包括延伸到半导体层中一定深度的绝缘区，其中所述深度小于半导体层的厚度的50％。终止区仍可进一步包括上覆半导体层和绝缘区的场电极。
在另一实施方案中，终止区可包括基板、具有厚度的半导体层、主表面和相对表面，其中半导体层上覆基板，且比起主表面，基板更接近相对表面。终止区还可包括延伸到半导体层中第一深度的第一绝缘区，以及延伸到半导体层中第二深度的第二绝缘区，其中第二深度小于第一深度。终止区仍可进一步包括上覆半导体层、第一绝缘区和第二绝缘区的场电极。
如下文更详细地描述，与常规电子装置中使用的终止区比较，终止区具有结构，所述结构允许终止区所占的面积减小达50％。可替代地，所述结构允许当面积保持与常规电子装置中相同时，使用更大电压。此外，与在半导体层的主表面上使用厚绝缘层比较，绝缘区可形成在沟槽内以帮助使电子装置保持更平面。
在另一方面，一种形成电子装置的工艺可包括提供基板和上覆基板的半导体层，其中半导体层具有主表面和相对表面，其中比起主表面，基板更接近相对表面。工艺还可包括移除半导体层的部分以同时形成第一沟槽和第二沟槽，其中第一沟槽位于电子装置的终止区内，且第二沟槽位于电子装置的电子组件区内。工艺还可包括：在第一沟槽和第二沟槽内形成栅极介电层；在栅极介电层上形成栅电极层；从第一沟槽和第一和第二沟槽外部的半导体层上移除栅电极层的部分，其中栅电极形成在第二沟槽内。工艺仍可进一步包括形成第一绝缘层来填充第一沟槽的剩余部分以在终止区内形成第一绝缘区，以及在第一绝缘区上形成场电极。形成终止区的工艺正适于与在电子组件区内的形成晶体管结构整合。结合本文描述的示例性非限制性实施方案能更好地理解电子装置和形成所述装置的工艺。
图1包括工件的一部分的截面图的图示，所述工件包括埋置导电区102和半导体层104。埋置导电区102可包括14族元素(即，碳、硅、锗或其任何组合)且可以是重n型或p型掺杂的。为了本说明书的目的，重掺杂意指至少1x1019原子/cm3的峰值掺杂浓度，且轻掺杂意指小于1x1019原子/cm3的峰值掺杂浓度。埋置导电区102可以是重掺杂基板(例如，重n型掺杂的晶片)的一部分或可以是布置在相反导电类型的基板上或布置在基板与埋置导电区102之间的埋置绝缘层(未图示)上的埋置掺杂层。在实施方案中，埋置导电区102是用n型掺杂剂(诸如磷、砷、锑或其任何组合)重掺杂的。在特定实施方案中，如果埋置导电区102保持低扩散，那么埋置导电区102包括砷或锑，且在特定实施方案中，埋置导电区102包括锑(与砷相比)以在随后形成的半导体层的形成期间降低自动掺杂的级别。埋置导电区102将用来使晶体管结构的漏极电连接到电子装置的漏极端子。
半导体层104布置在埋置导电区102上且具有主表面105(其中形成晶体管和其它电子组件(未图示))和相对表面106，其中比起主表面105，基板更接近相对表面106。半导体层104可包括缓冲层1042和轻掺杂层1044。缓冲层1042和轻掺杂层1044中的每一个可包括14族元素和关于埋置导电区102描述的任何掺杂剂。在实施方案中，埋置导电区102是重n型掺杂的，且缓冲层1042可具有掺杂剂浓度，所述掺杂剂浓度介于埋置导电区102的掺杂剂浓度与轻掺杂层1044的掺杂剂浓度之间。在特定实施方案中，层1042和1044中的每一个可通过具有适当掺杂剂浓度的外延生长硅层来形成。
半导体层104的厚度可取决于至少部分形成在半导体层104内的晶体管结构的漏极源极击穿电压BVDSS。在实施方案中，晶体管结构具有至少500V的BVDSS，且半导体层104的厚度至少是35微米，且在另一实施方案中，晶体管结构具有至少700V的BVDSS，且半导体层104的厚度至少是45微米。在特定实施方案中，半导体层104的厚度是在30微米到100微米的范围中。在半导体层104内，缓冲层1042可具有在12微米到18微米的范围中的厚度，且轻掺杂层1044可构成半导体层104的厚度的剩余部分。
在实施方案中，缓冲层1042具有在1015原子/cm3到1016原子/cm3的范围中的掺杂浓度，且轻掺杂层1044具有至少1014原子/cm3的掺杂剂浓度。半导体层104可布置在整个工件上。在形成时或在选择性地掺杂轻掺杂层1044内的区域之前，轻掺杂层1044内的掺杂剂浓度将被称为本底掺杂剂浓度。在图1图示的实施方案中，终止区120在图示的左侧和中心部分，而电子组件区140在图示的右侧部分。
在另一实施方案中，半导体层104可在逐渐改变的掺杂剂浓度下形成在缓冲层1042内，使得与轻掺杂层1044比较，在邻近于埋置导电区102的位置处的缓冲层1042的掺杂剂浓度更接近埋置导电区102，且与埋置导电区102比较，在邻近于轻掺杂层1044的位置处的缓冲层1042的掺杂剂浓度更接近轻掺杂层1044。在又一实施方案中，半导体层104可由在其整个厚度具有大致均匀浓度的单一半导体层代替，但在半导体层104的形成期间，一些掺杂剂会从埋置导电区102扩散到半导体层104中。在随后的附图中，半导体层104可具有前述任何内容且将图示为半导体层104来简化对本文描述的概念的理解，而不管半导体层104是否是单一层、包括多层以及单一层或多层内的每一层是否具有大致均匀的掺杂浓度或渐变的掺杂剂浓度。
图2图示了在形成终止掺杂区222、主体区242和连结区244之后的工件。终止掺杂区222、主体区242和连结区244可以任何顺序或视特定应用的需要或期望以特定顺序形成。
终止掺杂区222可帮助沿着主表面105更均匀地分布电场，尤其是在邻近于电子组件区140的终止区120内。可在整个终止区120上或在从随后形成的绝缘区横向延伸到电子组件区140部分中的位置处通过毯覆式植入而形成终止掺杂区222。参考图2，朝向左侧的终止掺杂区222部分是可选的。终止掺杂区222的深度可浅于随后形成的隔离区。在实施方案中，终止掺杂区222是在随后形成的隔离区的深度的50％到99％的范围中。与半导体层104比较，终止掺杂区222具有相反的导电类型。在实施方案中，终止掺杂区222的峰值掺杂浓度高于半导体层104达0.5个到1.5个数量级。例如，当半导体层104具有1x1014原子/cm3的掺杂剂浓度时，那么终止掺杂区222可具有1x1015原子/cm3的峰值掺杂剂浓度。终止掺杂区222可通过离子植入来形成，其中剂量是在5x1010离子/cm2到1x1012离子/cm2的范围中。离子植入的能量可被选择来实现与前述深度一致的预期范围。
主体区242可包括用于形成在电子组件区140内的晶体管结构的通道区。与半导体层104比较，主体区242具有相反的导电类型且可具有在1x1016原子/cm3到1x1018原子/cm3的范围中的峰值掺杂剂浓度。主体区可通过离子注入来形成，其中剂量是在5x1012离子/cm2到5x1013离子/cm2的范围中。能量可被选择来实现0.2微米到0.9微米的预期范围。
连结区244帮助降低通道与柱区之间的电流路径的电阻率。比起主体区242，连结区244形成在更远离主表面105的深度。连结区244具有与主体区242的导电类型相反的导电类型，且可具有在5x1016原子/cm3到5x1018原子/cm3的范围中的峰值掺杂剂浓度。连结区244可通过离子植入来形成，其中剂量是在1x1013离子/cm2到1x1014离子/cm2的范围中。能量可被选择来实现0.5微米到1.5微米的预期范围。
图3包括在图案化工件以界定沟槽322和342之后的工件的图示，其中沟槽342用于在电子组件区140内形成晶体管结构的栅电极中使用。沟槽322完全延伸通过终止掺杂区222且延伸到半导体层104中，且沟槽342延伸通过主体区242且至少延伸到连结区244中。在图示的实施方案中，沟槽342延伸通过连结区244且延伸到半导体层104中。沟槽322和342可同时形成且具有大致相同深度，因为沟槽342内的绝缘区的形成与电子组件区140内的组件和层的形成整合。在实施方案中，沟槽322和342的深度小于半导体层104的厚度的50％，且在更特定的实施方案中是在半导体层104的厚度的2％到20％的范围中。深度还可表示为距离的测量。在实施方案中，沟槽322和342距主表面105的深度是在0.5微米到9微米的范围中，且在更特定的实施方案中是在1微米到5微米的范围中。在本说明书中稍后处理沟槽322的宽度。在另一实施方案中，沟槽322和342可视需要或视期望在不同时间且以不同深度形成。
图4包括在形成栅极介电层442和栅电极层444之后的工件的图示。栅极介电层442包括氧化物、氮化物、氮氧化物或其任何组合，并且具有在5纳米至100纳米的范围中的厚度。栅极介电层442可通过热氧化、沉积或其组合来形成。可通过沉积在沉积时导电或可随后制成为导电的材料层来形成栅电极层444。栅电极层444可包括含金属或含半导体的材料。栅电极层444可被沉积到足以完全填充沟槽342的厚度。在图示的实施方案中，沟槽322仅部分被填充，因为沟槽322比栅电极层444的厚度大致宽0.5倍。在实施方案中，栅电极层444被沉积到在0.2微米到1.0微米的范围中的厚度。
参考图5，栅电极层444的部分被移除以在沟槽342内形成栅电极542。在实施方案中，栅电极层444被蚀刻以形成栅电极542。在图示的实施方案中，栅电极542在不使用掩膜的情况下形成。蚀刻可用各向同性蚀刻剂或各向异性蚀刻剂予以实施。在蚀刻之后，栅电极542大致完全填充沟槽342。如果需要或期望，那么栅电极542可凹进沟槽342内以减小栅电极542与晶体管结构的随后形成的源极区之间的电容。当使用各向异性蚀刻剂时，栅电极层444的剩余部分522形成在沟槽322的内周边内。当使用各向同性蚀刻剂时，剩余部分522可以不形成或可明显小于图5中图示的大小。掩膜层可形成在电子组件区140上，且栅电极层444的剩余部分522从沟槽322移除。掩膜层随后被移除。在另一实施方案中，剩余部分522可保留且不被移除。将形成随后形成的绝缘层且囊封剩余部分522，其中剩余部分522电浮动。如果需要或期望，那么可移除沟槽322内以及上覆主表面105的栅极介电层442的部分。
在图6中，可在移除栅极介电层442的部分之前或之后形成源极区642。源极区642具有与主体区242相反的导电类型以及至少1x1019原子/cm3的掺杂剂浓度。源极区的深度是在0.05微米到0.3微米的范围中。
可在整个工件上形成介电层622。介电层622是在蚀刻深沟槽到半导体层104中使用，且因此介电层622具有足以承受蚀刻沟槽而不会在蚀刻期间被完全腐蚀的组份和厚度。在实施方案中，介电层622包括氧化硅(诸如使用四乙氧基硅酸盐的低压化学气相淀积(“LPCVDTEOS”))；氮化硅；氧氮化硅等，且被沉积到在0.5微米至1.5微米或更大的范围中的厚度。掩膜层被图案化以界定对应开口，所述开口下方将形成垂直区。图案化可使用各向异性蚀刻剂予以实施。蚀刻可被实施成定时蚀刻、端点蚀刻或在定时过蚀刻下的端点蚀刻。在当界定开口624时的过蚀刻部分期间，可移除终止掺杂区222和主体区242的部分。掩膜层可保留用于后续处理或被移除来使介电层622、终止掺杂区222和主体区242的部分暴露。用介电层622来填充沟槽322的部分。
图7包括在移除掩膜层、终止掺杂区222的部分、主体区242和半导体层104以界定深沟槽722和742之后的图示。沟槽722和742可具有从主表面105朝向埋置导电区102延伸的深度。在实施方案中，沟槽722和742延伸到埋置导电区102。因此，沟槽的深度可具有如关于最初形成的半导体层104描述的任何值。在实施方案中，埋置导电区102的一部分还可被蚀刻，例如，在蚀刻工序的过蚀刻部分期间。在另一实施方案中，沟槽722和742可部分且不完全延伸通过半导体层104。在特定实施方案中，沟槽722和742可延伸通过轻掺杂层1044且延伸到缓冲层1042中，如图1中图示。
可通过各向异性蚀刻终止掺杂区222、主体区242和下覆硬掩膜层622中的开口的半导体层104的部分来形成沟槽722和742。侧壁724和744大致垂直，且沟槽722和742的底面726和746大致平坦；然而，侧壁724和744与沟槽722和742的底面726和746之间的拐角可以是圆形。
可用对介电层622内的材料具高度选择性的化学品来实施蚀刻。虽然介电层622中的一些会在蚀刻期间被腐蚀，但介电层622不被腐蚀使得介电层622变得过薄且无法保护工件的下覆部分。当半导体层104包括硅时，可通过深度硅蚀刻工具中的任何一个使用蚀刻工艺来实施蚀刻，诸如US 7285228中描述的工艺，其全文以引用方式并入本文中。专利中公开的工艺是熟知的工艺，其用于在侧壁724和744的各向同性表面钝化与沟槽底部的反应离子蚀刻钝化清除之间循环的高纵横比深度硅蚀刻。在实施方案中，硅对有机抗蚀剂材料的的选择性可在约80∶1到100∶1的范围中。如果掩膜使用不会被氟明显蚀刻的氧化物或金属，诸如Al2O3或AlN掩膜，那么选择性会大致更高。蚀刻可被实施成定时蚀刻、端点蚀刻或在定时过蚀刻下的端点蚀刻。
参考图8，边缘垂直区822和作用垂直区842可形成在沟槽722和742内。垂直区822和842可具有NP-缓冲-PN、PN-缓冲-NP或NP-缓冲-N垂直结构。垂直区822和842可具有如US 2012/0187526中公开的终止区的任何结构，其全文以引用方式并入本文中。本说明书中稍后描述在操作期间垂直区822和842的功能。
在如图8图示的特定实施方案中，垂直区822和842包括掺杂区824、828、844和848，其邻近于半导体层104且具有与半导体层104相同的导电类型。垂直区还包括掺杂区826、830、846和850，其邻近于半导体层104且具有与半导体层104比较呈相反的导电类型。掺杂区824、826、828、830、844、846、848和850的掺杂剂浓度可以在1x1016原子/cm3到1x1017原子/cm3的范围中。在特定实施方案中，掺杂区824、826、828和830具有大致相同的掺杂剂浓度，且掺杂区826、830、846和850具有大致相同的掺杂剂浓度。掺杂区824、828、844和848中的每一个的掺杂剂浓度可具有处于掺杂区826、830、846、850中的每一个的掺杂剂浓度的10％内的掺杂剂浓度。
在作用垂直区842内，掺杂区848为电子组件区140提供低电阻电流路径。在示例性实施方案中，掺杂区848可以是浓度约为6x1016原子/cm3的N型掺杂半导体层。掺杂区850可以是P型掺杂半导体层且在掺杂区848与掺杂区850之间提供PN结，并且在完全耗尽条件下为掺杂区848提供电荷补偿。在至少一个示例性实施方案中，掺杂区850可以是浓度约为6x1016原子/cm3的P型掺杂。
在实施方案中，通过外延生长掺杂区作为半导体层来形成掺杂区824、826、828、830、844、846、848和850。在特定实施方案中，可通过由沟槽722和742内的半导体层104的暴露部分选择性外延生长掺杂区作为N型掺杂半导体层来形成掺杂区824、828、844、848。N型掺杂半导体层的部分可沿着沟槽722和742的底面726和746来形成。在垂直区之间的N型掺杂半导体层的部分可通过各向异性蚀刻被移除以在沟槽722和742内以垂直侧壁区的形式提供掺杂区824、828、844和848，如图8中图示。当由P型半导体层形成掺杂区826、830、846和850时，可对这些区重复相同工艺。
缓冲区(例如，绝缘层、本征半导体层、空隙或其任何组合)可位于掺杂区826与830之间且在掺杂区846与850之间。在如图9图示的实施方案中，缓冲区包括空隙922和942以及沟槽722和742内的绝缘层902的部分。绝缘层902可使用化学气相沉积(CVD)/偏置溅射回蚀技术来形成，诸如Lattice Press(1990)由Wolf整合工艺(“Wolf”)的-用于VLSI Era的硅处理的第2期220-22页描述。不同于Wolf中的描述，其不需要形成空隙，绝缘层902密封垂直掺杂区826与830之间的开口顶部以形成空隙922且密封垂直掺杂区846与850之间的开口顶部以形成空隙942。沿着绝缘层902的最高表面，空隙922和942上的最低点904和906位于高于沿着邻近于垂直区822和842的介电层622的上表面的点905和907的高度。
在沉积时，绝缘层902具有足以填充沟槽322的剩余部分的厚度。绝缘层902可以包括氧化物、氮化物、氧氮化物、有机介电材料或其任何组合。绝缘层902可包括单层膜或多层离散膜。绝缘层902可被沉积到在0.5微米到5.0微米的范围中的厚度。绝缘层902可在沉积之后被平面化。
在另一实施方案中，不使用CVD/偏置溅射回蚀工艺。绝缘层902可不保形地沉积且密封掺杂区826与846之间的沟槽722和742的部分，其导致形成空隙922和942。蚀刻止挡膜、抗反射膜或其组合可用于绝缘层902内或其上来帮助处理。
还可形成延伸主体区962和延伸终止掺杂区964，如图10中图示。在实施方案中，可实施一个或多个掺杂动作来将主体区242(图10中未单独标记)延伸到垂直掺杂区850，且将终止掺杂区222延伸到垂直掺杂区846。这种掺杂是使用具有与终止掺杂区222和主体区242相同导电类型的掺杂剂来实施。因此，在这个实施方案中，垂直掺杂区846和850不电浮动。在特定实施方案中，不针对终止区120内的边缘垂直区822实施这种掺杂。因此，可允许垂直掺杂区826和830电浮动。
在另一实施方案中，延伸主体和终止掺杂区可分别通过将掺杂剂从终止掺杂和主体区222和242扩散到垂直掺杂区846和850来形成。在这个实施方案中，终止和主体区222和242的掺杂剂浓度高于掺杂区846和850的掺杂剂浓度。在这个实施方案中，在终止区120内，终止掺杂区222可延伸到垂直掺杂区826和830。当沟槽322左侧的终止掺杂区222不电连接到电子装置的另一部分时，垂直掺杂区826和830可电浮动。如果沟槽322左侧的终止掺杂区222电连接到电子装置的另一部分，诸如接地或恒定电压端子，那么垂直掺杂区826和830将不会电浮动。
绝缘层902被图案化以界定接触开口1002和1004，如图11中图示。延伸终止掺杂区964和延伸主体区962的部分被掺杂以在延伸终止掺杂区964内形成终止接触区1022且在延伸主体区962内形成主体接触区1042。终止接触区1022具有与延伸终止掺杂区964相同的导电类型以及至少1x1019原子/cm3的掺杂剂浓度，使得可与随后形成的导电插头进行欧姆接触。主体接触区1042具有与延伸主体区962相同的导电类型以及至少1x1019原子/cm3的掺杂剂浓度，使得可与随后形成的导电插头进行欧姆接触。在特定实施方案中，主体接触区1042的掺杂剂浓度小于源极区642的掺杂剂浓度。在另一特定实施方案中，可实施图案化以界定开口1004，使得源极区642的至少一部分沿着开口1004的侧壁暴露。在又一实施方案中，开口1004可在形成主体接触区1042之后加宽，使得源极区642的一部分暴露在开口1004内。在这两个实施方案中，用于主体接触区1042的掺杂剂浓度可更独立于源极区642的掺杂剂浓度进行调整。
图12包括在形成导电插头1122和1142和第一级互连件(包括互连件1124和1144)之后的图示。导电插头1122电连接且直接接触终止接触区1022，且导电插头1142电连接且直接接触源极区642和主体接触区1042。
在实施方案中，导电插头1122和1142可使用多层膜来形成。在实施方案中，包括难熔金属(诸如Ti、Ta、W、Co、Pt等)的层可被沉积在工件上且在开口1002和1004内。工件可被退火使得包括难熔金属的层的部分与暴露的硅(诸如，大致是单晶硅或多晶硅)选择性反应来形成金属硅化物。因此，终止接触区1022、主体接触区1042和源极区642的部分可与包括难熔金属的层内的金属反应来形成金属硅化物。接触绝缘层的包括难熔金属的层的部分不会反应。可形成金属氮化物层来进一步填充一部分，但不是开口的剩余部分。金属氮化物层可用作为阻障层。导电金属(诸如，钨)层填充接触开口1002和1004的剩余部分。包括难熔金属的层、金属氮化物层和上覆绝缘层902的导电材料的部分被移除来形成导电插头1122和1142。
互连件1124和1144形成在导电插头1122和1142以及绝缘层902上。在图12图示的实施方案中，互连件1124是帮助半导体层104与会从随后形成的模制化合物迁移到该半导体层104中的电荷隔离开的场电极。互连件1124可电连接到大致恒定电压端子，诸如VS端子。互连件1144电连接到主体接触区1042和源极区642。互连件1144可电连接到VS端子。虽然未图示，但可形成其它互连件。例如，形成另一互连件(未图示)且电连接到栅电极542和栅电极端子。埋置导电区102电连接到VD端子且可在存在或不存在互连件的情况下发生。例如，埋置导电区102可用焊料或导电粘合剂(例如，填充银的环氧树脂)电连接到封装基板的引线框。
可通过沉积导电层来形成互连件，所述导电层可包括单层膜或多层膜。在实施方案中，可形成粘合膜、阻障膜或两者。阻障膜可包括氮化物(诸如TiN、WN、TaN等)且不能良好地粘合到绝缘层902，且粘合膜可用来帮助促进粘合并且可包括Ti、Ta、W、金属-硅化合物或合金或其任何组合。粘合膜、阻障膜或两者可具有在0.01微米到0.1微米的范围中的厚度。本体膜具有明显较高导电率且可包括至少50wt％的铝、钨、铜、金等。本体层可具有在0.1微米到4微米的范围中的厚度。抗反射或罩盖膜可用以在图案化随后形成的掩膜层时减少反射以帮助使金属不接触氧化物层，用于另一合适目的，或类似情况。这种抗反射或罩盖膜可包括金属氮化物、氮化硅、或前述项的氮氧化硅变体。抗反射或罩盖膜的厚度可以在0.01微米到0.05微米的范围中。导电层可被图案化以形成互连件1124和1144，如图12中图示。
在另一实施方案(未图示)中，另一绝缘层可形成在绝缘层902上且被图案化以在另一绝缘层内形成对应于互连件1124和1144的沟槽。导电层可形成在另一绝缘层上且在沟槽内。在沟槽外部延伸的导电层的部分可使用化学机械抛光来移除。
参考图12，讨论一些横向尺寸以更好理解电子装置部件之间的位置关系。以相对项提供许多值，因为实际值可取决于电晶体结构(BVDSS)的漏极与源极之间保持不变的最大电压。电子组件区140与边缘垂直区822之间的距离对应于沟槽322所在的半导体层104的宽度1162。当宽度单位是微米且BVDSS单位是伏特时，宽度1162可以是在BVDSS的0.075倍到0.15倍的范围中。因此，当BVDSS是600V时，宽度1162可以是在45微米到90微米的范围中。
互连件1124具有宽度1164。在宽度1164增大时，更多半导体层104被隔离；然而，如果互连件1124过于接近边缘垂直区822，那么互连件1124与垂直掺杂区824(边缘垂直区822内)之间可能发生击穿。在图示的实施方案中，这种击穿会通过绝缘层622和902的至少部分且会对电子装置造成不可逆的损坏。因此，宽度1164是在宽度1162的10％到80％的范围中，且在更特定实施方案中是在宽度1162的30％到70％的范围中。
沟槽322具有与电子组件区140间隔开距离1166和1168的侧壁。距离1166可以是在宽度1162的2％到9％的范围中，且在更特定实施方案中是在宽度1162的4％到6％的范围中。在实施方案中，当BVDSS是600V时，距离1166是在5微米到10微米的范围中。距离1168可以是在宽度1162的80％到90％的范围中。在实施方案中，当BVDSS是600V时，距离1168是在50微米到100微米的范围中。虽然给出的特定值单位是微米，但距离将随着BVDSS的对应增大而增大；然而，距离之间的相对比较在数百伏特BVDSS的范围上会有效。
图13包括大致完整的电子装置的图示。钝化层1202形成在工件上。在组装操作期间，基板可以是晶片形式，且晶片可被分离以形成晶粒。每个晶粒可连接到封装基板，且模制化合物1204可形成在晶粒上，包括终止区120和电子组件区140。
虽然未图示，但可视需要或期望使用额外或更少层或特征来形成电子装置。场隔离区虽然未图示但是可用来帮助电隔离功率晶体管的部分。在另一实施方案中，在形成钝化层1202之前可使用更多绝缘和互连级。在阅读本说明书之后，熟练的技术人员将能够针对其特定应用确定层和特征。
电子装置可包括许多其它大致与图13中图示的晶体管结构相同的晶体管结构。例如，晶体管结构可相互并联连接以形成晶体管。这种构造可给予电子装置的充分有效通道宽度，其可支持在电子装置的正常操作期间使用的相对较高的电流。
如先前描述，垂直区822和842可帮助促进损耗。在操作期间，从电子组件区140正面的耗损在特定电压(诸如200V)下到达掺杂区824(在边缘垂直区822内)。在电压增大时，诸如从200V到800V，损耗在垂直方向上进行同时掺杂区824的横向损耗以较低速发生。在特定电压下，诸如800V，掺杂区824在顶部(接近主表面105)被损耗，且损耗到达掺杂区824与紧邻的掺杂区826之间的结点。掺杂区824的完全损耗从顶部延伸到底部(即，从主表面105到埋置导电区102)。当掺杂区824被损耗时，掺杂区826也会被损耗。
缓冲区(包括空隙922和绝缘层902的一部分)可沿着空隙922的相对侧位于掺杂区826与掺杂区830之间。在缓冲区内的损耗工艺期间，缓冲区中积累了等位线。取决于施加的电压，掺杂区826(边缘垂直区822内)可在击穿电压下被部分损耗或完全损耗。掺杂区826与830之间的空隙922和绝缘层902的部分利于横向界定缓冲区中的等位线。到缓冲区中的电位降的作用帮助晶粒边缘安全远离高电场。此外，终止区部分保留缓冲区中的电压，因此避免击穿电压下降。
在不脱离本文描述的概念的情况下，可使用替代实施方案。在替代实施方案中，终止掺杂区222可被部分或完全消除。作用垂直区842与沟槽322之间的终止掺杂区222的部分帮助提供高BVDSS。明确地说，这个部分可增大BVDSS达5％到10％。另外，所述部分可视需要或期望被移除。在边缘垂直区822与沟槽322之间的终止掺杂区222的其它部分不会明显影响电子装置的电性能。终止掺杂区222的这个其它部分允许在当终止区120内进行毯覆式掺杂时对终止区120实施形成掺杂，且还在电子组件区140中进行掺杂，使得可避免掩膜步骤，并且沟槽322与终止掺杂区222之间的对准也不是问题。
在另一实施方案中，可在对应于沟槽322的绝缘区与电子组件区140之间形成相对较薄的绝缘区。参考图14，半导体层104的一部分可被移除以界定比沟槽322浅的沟槽1322。沟槽1322内的绝缘材料可帮助减轻接近电子组件区140的电场并使得垂直区822与842之间的电场分布更均匀。在实施方案中，沟槽322的深度比沟槽1322深度大2倍到5倍。在特定实施方案中，当BVDSS是至少500V时，沟槽1322的深度是在0.5微米到1.0微米深的范围中。沟槽1322是在形成绝缘层622和902之前形成且可在形成沟槽322之前或之后形成。虽然图14中未图示终止掺杂区222，但是在这个实施方案中可以使用或可以不使用终止掺杂区222。在特定实施方案中，终止掺杂区222可在形成沟槽322和1322之前形成。
图15到图17图示其中侧壁掩膜隔离(“SWAMI”)技术用来形成电子装置的实施方案。工艺可在如图1中图示的工件开始。参考图15，衬垫层1402和抗氧化层1404沿着主表面105形成在半导体层104上。衬垫层1402可包括氧化物，诸如从半导体层104热生长的氧化物，且抗氧化层1404可包括氮化物。层1402和1404被图案化，且半导体层104的一部分被移除以界定沟槽1422(在实施方案中，使用各向同性硅蚀刻)，其具有沟槽322的深度的二分之一。例如，如果沟槽322具有3微米的深度，那么沟槽1422具有1.5微米的深度。沟槽1422可通过各向同性蚀刻半导体层104来形成，使得抗氧化层1404的一部分在蚀刻期间被底切。
在形成沟槽1422之后，另一抗氧化层1444形成在工件上。抗氧化层1444可保形地沉积在抗氧化层1404上且在沟槽1422内。在实施方案中，抗氧化层1444包括氮化物且可具有与抗氧化层1404一样的成分。抗氧化层1444被各向异性蚀刻以沿着沟槽1422的底部移除抗氧化层1444来暴露半导体层104。沿着侧面且下覆抗氧化层1404的抗氧化层1444的部分在蚀刻之后保留。
沟槽1422内的半导体层104的暴露部分被热氧化以形成图16中的绝缘区1522。在热氧化期间，半导体层104的一部分被消耗。目标氧化物厚度约为最初形成的沟槽1422的深度的两倍。当热生长3微米的氧化物时，绝缘区1522的底部位于约为离主表面105达3微米的高度。在形成绝缘区之后，抗氧化层1404和1444的剩余部分被移除。
处理可在如图2中描述和图示的掺杂步骤来继续。用于栅电极的沟槽342可如关于图3进行的描述来形成。当形成沟槽342时，绝缘区1522被保护，且不形成沟槽322。处理的剩余部分可使用如先前描述的任何实施方案来继续。
在另一实施方案中，可在沿着或接近主表面105形成掺杂区之前实施栅极结构。图17包括对应于替代实施方案的图示，其中在沿着或接近主表面105形成掺杂区之前形成栅极结构。
硬掩膜层(未图示)可形成在工件上且被图案化以界定对应于将形成栅极沟槽的位置的开口。半导体层可被蚀刻以界定沟槽1642。可通过热氧化半导体层104来形成牺牲氧化物层。硬掩膜层、牺牲氧化物层和衬垫层1402的任何剩余部分被移除。
栅极介电层1644形成在半导体层104的暴露部分上。栅极介电层1644可包括任何材料且具有如先前关于栅极介电层442描述的任何厚度。栅电极层可形成在栅极介电层442上。栅电极层可包括任何材料且具有如先前关于栅极介电层444描述的任何厚度。栅电极层的部分被移除以在沟槽1642内形成栅电极1646。可使用先前在形成栅电极542时描述的任何技术来实施移除栅电极层的部分以形成栅电极1646。
一般可如先前描述般实施后续处理。可形成终止掺杂区222、主体区242和连结区244。可形成边缘和作用垂直区822和842。开始于形成作用区822和842的处理可大致与先前描述的任何实施方案相同。
对于描述和图示的实施方案，在终止区内形成相对较浅的沟槽、用于栅极结构的沟槽以及接近主表面形成掺杂区的时机可取决于如何在相对较浅的沟槽(例如，沟槽322和1422)内形成绝缘层。当在相对较浅的沟槽内大致完全热生长(例如，热氧化)绝缘层时，可以不实施掺杂操作直到完成热生长之后。如果相对较浅沟槽内的绝缘层没有热生长或热生长小于绝缘层的一半，那么可以任何顺序实施形成相对较浅的沟槽、形成用于栅极结构的沟槽和形成掺杂区。
本文描述的实施方案可允许电子装置的更长久操作，因为场电极进一步延伸到终止区中，且因此，较少电荷积聚在垂直区822与842之间的半导体层104内。此外，绝缘区322可允许电场分布在包括功率晶体管的电子装置的终止区内。对于特定BVDSS，可使用更小的终止区。在特定实施方案中，与常规设计比较，终止区的面积可减小达多于50％。对于终止区的特定面积，VS与VD之间可持续较大的电压差，且因此，电子装置能够在发生击穿之前持续较大过电压。
形成用于终止区结构的工艺可与用于在电子组件区内制造晶体管结构的流程整合。例如，可使用与用于形成晶体管结构的栅电极的沟槽相同的工艺程序来形成终止区内的沟槽。因此，可能不需要额外工艺操作。此外，用于终止区中结构的沟槽允许形成更平面的电子装置。
许多不同方面和实施方案是可行的。下文描述这些方面和实施方案中的一些。在阅读本说明书之后，熟练的技术人员将了解这些方面和实施方案仅是说明性的，且并不限制本发明的范围。实施方案可根据下列条款中的任何一个或多个。
条款1.一种形成电子装置的工艺可包括：提供基板和上覆基板的半导体层，其中半导体层具有主表面和相对表面，其中比起主表面，基板更接近相对表面；移除半导体层的部分以同时界定第一沟槽，其中第一沟槽位于电子装置的终止区内；形成第一绝缘层来填充第一沟槽以在终止区内形成第一绝缘区，其中第一绝缘区延伸到半导体层中一定深度，其中所述深度小于半导体层的厚度的50％；和在第一绝缘区上形成场电极。
条款2.根据条款1所述的工艺，其还包括：紧邻第一沟槽形成第二沟槽，其中第二沟槽具有深度，所述深度小于第一沟槽的深度；和形成第二绝缘层来填充第二沟槽以形成第二绝缘区。
条款3.根据条款2所述的工艺，其中第二绝缘区布置在第一绝缘区与电子装置的电子组件区之间。
条款4.根据条款1所述的工艺，其还包括紧邻第一沟槽形成掺杂区，其中掺杂区具有在第一沟槽的深度的50％到99％的范围中的深度。
条款5.根据条款1所述的工艺，其还包括在终止区中形成垂直区，其中在成品装置中，第一绝缘区布置在垂直区与电子组件区之间。
条款6.根据条款1所述的工艺，其还包括在电子组件区内形成主体区以及形成垂直区，所述垂直区布置在主体区与终止区之间。垂直区包括第一垂直掺杂区和第二垂直掺杂区；在形成时，第一垂直掺杂区布置在主体区与第二垂直掺杂区之间；第一垂直掺杂区具有第一导电类型，且主体区和第二垂直掺杂区具有与第一导电类型相反的第二导电类型；且在成品装置中，主体区和第二垂直掺杂区相互电连接。
条款7.根据条款1所述的工艺，其还包括在第一绝缘区上形成场电极。
条款8.根据条款7所述的工艺，其还包括在场电极和栅电极上形成模制化合物。
条款9.根据条款1所述的工艺，其中第一绝缘区具有厚度，所述厚度不大于半导体层的厚度的20％。
条款10.一种形成电子装置的工艺可包括：提供基板和上覆基板的半导体层，其中半导体层具有主表面和相对表面，其中比起主表面，基板更接近相对表面；移除半导体层的部分以同时界定第一沟槽和第二沟槽，其中第一沟槽位于电子装置的终止区内，且第二沟槽位于电子装置的电子组件区内；在第一沟槽和第二沟槽内形成栅极介电层；在栅极介电层上形成栅电极层；从第一沟槽和第一和第二沟槽外部的半导体层上移除栅电极层的部分，其中栅电极形成在第二沟槽内；和形成第一绝缘层来填充第一沟槽的剩余部分以在终止区内形成第一绝缘区。
条款11.根据条款10所述的工艺，其还包括紧邻第一沟槽形成第三沟槽，其中第三沟槽具有深度，所述深度小于第一沟槽的深度；和形成第二绝缘层来填充第三沟槽以形成第二绝缘区。
条款12.根据条款10所述的工艺，其还包括紧邻第一沟槽形成掺杂区，其中掺杂区具有在第一沟槽的深度的50％到99％的范围中的深度。
条款13.根据条款10所述的工艺，其还包括形成垂直区，其中在成品装置中，第一绝缘区布置在垂直区与电子组件区之间。
条款14.根据条款10所述的工艺，其还包括在终止区和电子组件区上形成模制化合物。
条款15.根据条款14所述的工艺，其还包括在形成模制化合物之前，在第一绝缘区上形成场电极。
条款16.一种形成电子装置的工艺可包括：提供基板和上覆基板的半导体层，其中半导体层具有主表面和相对表面，其中比起主表面，基板更接近相对表面；在基板上形成第一抗氧化层；图案化第一抗氧化层以界定开口；移除开口下的半导体层的一部分以界定第一沟槽，其中第一沟槽位于电子装置的终止区内；在第一沟槽内形成第二抗氧化层；移除沿着第一沟槽底部的第二抗氧化层的一部分，其中第二抗氧化层的剩余部分沿着第一沟槽的壁；热生长第一绝缘层来填充第一沟槽的剩余部分以在终止区内形成第一绝缘区；和在第一绝缘区上形成场电极。
条款17.根据条款16所述的工艺，其还包括紧邻第一沟槽形成第三沟槽，其中第三沟槽具有深度，所述深度小于第一沟槽的深度；和形成第二绝缘层来填充第三沟槽以形成第二绝缘区。
条款18.根据条款16所述的工艺，其还包括紧邻第一沟槽形成掺杂区，其中掺杂区具有在第一沟槽的深度的50％到99％的范围中的深度。
条款19.根据条款16所述的工艺，其还包括形成垂直区，其中在成品装置中，第一绝缘区布置在垂直区与电子组件区之间。
条款20.根据条款16所述的工艺，其还包括在场电极和栅电极上形成模制化合物。
应注意并非需要在上文一般描述或实例中描述的全部活动，可能不需要特定活动的一部分，并且除了描述的活动之外，可实施一种或多种另外的活动。再进一步，所列活动的顺序未必是其进行的顺序。
上文已经关于特定实施方案描述了益处、其它优点和问题的解决方案。然而，益处、优点、问题的解决方案和可能导致任何益处、优点或解决方案发生或变得明显的任何特征并非是任何或全部权利要求的关键、所需或必要的特征。
本文所述的实施方案的说明书和图示旨在提供对各个实施方案的结构的一般理解。本说明书和图示并非用于详尽且全面地描述使用本文所述的结构或方法的装置和系统的所有元件和特征。在单个实施方案中，单独的实施方案也可组合提供，且相反地，为简洁起见，以单个实施方案为背景描述的各种特征也可单独或以任何子组合提供。另外，范围中说明的参考值包括所述范围内的各个和每一个值。在阅读本说明书之后许多其它实施方案对于熟练的技术人员是显而易见的。其它实施方案可以被使用并且源自本公开，使得在不脱离本公开的范围的情况下可作出结构替换、逻辑替换或另一种改变。因此，本公开应被认为是说明性的而不是限制性的。

Claims (10)

1.一种形成电子装置的工艺，其包括：
提供基板和上覆所述基板的半导体层，其中所述半导体层具有主表面和相对表面，其中比起所述主表面，所述基板更接近所述相对表面；
移除所述半导体层的部分以界定第一沟槽，其中所述第一沟槽位于所述电子装置的终止区内；
形成第一绝缘层来填充所述第一沟槽以在所述终止区内形成第一绝缘区，其中所述第一绝缘区延伸到所述半导体层中一定深度，其中所述深度小于所述半导体层的厚度的50％；和
在所述第一绝缘区上形成场电极。
2.根据权利要求1所述的工艺，其还包括：
紧邻所述第一沟槽形成第二沟槽，其中所述第二沟槽具有深度，所述深度小于所述第一沟槽的深度；和
形成第二绝缘层来填充所述第二沟槽以形成第二绝缘区，其中所述第二绝缘区布置在所述第一绝缘区与所述电子装置的电子组件区之间。
3.根据权利要求1所述的工艺，其还包括紧邻所述第一沟槽形成掺杂区，其中所述掺杂区具有在所述第一沟槽的深度的50％到99％的范围中的深度。
4.根据权利要求1所述的工艺，其还包括在所述终止区中形成第一垂直区，其中在成品装置中，所述第一绝缘区布置在所述第一垂直区与电子组件区之间。
5.根据权利要求4所述的工艺，其还包括：
在所述电子组件区内形成主体区；和
形成第二垂直区，所述第二垂直区布置在所述主体区与所述终止区之间，其中：
所述第二垂直区包括第一垂直掺杂区和第二垂直掺杂区；
在形成时，所述第一垂直掺杂区布置在所述主体区与所述第二垂直掺杂区之间；
所述第一垂直掺杂区具有第一导电类型，且所述主体区和第二垂直掺杂区具有与所述第一导电类型相反的第二导电类型；和
在成品装置中，所述主体区和第二垂直掺杂区相互电连接。
6.根据前述权利要求中任一项所述的工艺，其还包括在所述第一绝缘区上形成场电极。
7.根据权利要求6所述的工艺，其还包括在所述场电极和栅电极上形成模制化合物。
8.根据权利要求1到5中任一项所述的工艺，其中所述第一绝缘区具有厚度，所述厚度不大于所述半导体层的厚度的20％。
9.一种形成电子装置的工艺，其包括：
提供基板和上覆所述基板的半导体层，其中所述半导体层具有主表面和相对表面，其中比起所述主表面，所述基板更接近所述相对表面；
移除所述半导体层的部分以同时界定第一沟槽和第二沟槽，其中所述第一沟槽位于所述电子装置的终止区内，且所述第二沟槽位于所述电子装置的电子组件区内；
在所述第一沟槽和所述第二沟槽内形成栅极介电层；
在所述栅极介电层上形成栅电极层；
从所述第一沟槽和所述第一和第二沟槽外部的所述半导体层上移除所述栅电极层的部分，其中栅电极形成在所述第二沟槽内；和
形成第一绝缘层来填充所述第一沟槽的剩余部分以在所述终止区内形成第一绝缘区。
10.一种形成电子装置的工艺，其包括：
提供基板和上覆所述基板的半导体层，其中所述半导体层具有主表面和相对表面，其中比起所述主表面，所述基板更接近所述相对表面；
在所述基板上形成第一抗氧化层；
图案化所述第一抗氧化层以界定开口；
移除所述开口下的所述半导体层的一部分以界定第一沟槽，其中所述第一沟槽位于所述电子装置的终止区内；
在所述第一沟槽内形成第二抗氧化层；
移除沿着所述第一沟槽底部的所述第二抗氧化层的一部分，其中所述第二抗氧化层的剩余部分沿着所述第一沟槽的壁；
热生长第一绝缘层来填充所述第一沟槽的剩余部分以在所述终止区内形成第一绝缘区；和
在所述第一绝缘区上形成场电极。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107046055A (zh) * 2017-04-18 2017-08-15 中国电子科技集团公司第二十四研究所 高压半导体介质耐压终端
US20220052054A1 (en) * 2020-08-13 2022-02-17 Changxin Memory Technologies, Inc. Method for manufacturing bit line structure, method for manufacturing semiconductor structure, and semiconductor structure

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9520390B2 (en) * 2013-03-15 2016-12-13 Semiconductor Components Industries, Llc Electronic device including a capacitor structure and a process of forming the same
JP6032337B1 (ja) * 2015-09-28 2016-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法
US9741570B1 (en) * 2016-07-29 2017-08-22 Infineon Technologies Austria Ag Method of manufacturing a reverse-blocking IGBT

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040056310A1 (en) * 2002-09-19 2004-03-25 Dean Probst Termination structure incorporating insulator in a trench
CN101288175A (zh) * 2005-08-17 2008-10-15 国际整流器公司 具有相互连接的栅极沟槽的功率半导体设备
US20110136310A1 (en) * 2009-12-09 2011-06-09 Grivna Gordon M Method of forming an insulated gate field effect transistor device having a shield electrode structure

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0698919B1 (en) 1994-08-15 2002-01-16 Siliconix Incorporated Trenched DMOS transistor fabrication using seven masks
DE19839970C2 (de) 1998-09-02 2000-11-02 Siemens Ag Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6677626B1 (en) 1998-11-11 2004-01-13 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
EP1011146B1 (en) 1998-12-09 2006-03-08 STMicroelectronics S.r.l. Method of manufacturing an integrated edge structure for high voltage semiconductor devices
US6204097B1 (en) 1999-03-01 2001-03-20 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
JP3899231B2 (ja) 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
DE10205345B9 (de) 2001-02-09 2007-12-20 Fuji Electric Co., Ltd., Kawasaki Halbleiterbauelement
US6621122B2 (en) 2001-07-06 2003-09-16 International Rectifier Corporation Termination structure for superjunction device
US7786533B2 (en) 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
US6573558B2 (en) 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
DE10209763A1 (de) 2002-03-05 2003-10-02 Bosch Gmbh Robert Vorrichtung und Verfahren zum anisotropen Plasmaätzen eines Substrates, insbesondere eines Siliziumkörpers
US7557395B2 (en) 2002-09-30 2009-07-07 International Rectifier Corporation Trench MOSFET technology for DC-DC converter applications
US6921699B2 (en) 2002-09-30 2005-07-26 International Rectifier Corporation Method for manufacturing a semiconductor device with a trench termination
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7405452B2 (en) 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
GB0405325D0 (en) 2004-03-10 2004-04-21 Koninkl Philips Electronics Nv Trench-gate transistors and their manufacture
US6927451B1 (en) 2004-03-26 2005-08-09 Siliconix Incorporated Termination for trench MIS device having implanted drain-drift region
US6982193B2 (en) 2004-05-10 2006-01-03 Semiconductor Components Industries, L.L.C. Method of forming a super-junction semiconductor device
JP4913336B2 (ja) 2004-09-28 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
TWI401749B (zh) 2004-12-27 2013-07-11 Third Dimension 3D Sc Inc 用於高電壓超接面終止之方法
US7253477B2 (en) 2005-02-15 2007-08-07 Semiconductor Components Industries, L.L.C. Semiconductor device edge termination structure
US7176524B2 (en) 2005-02-15 2007-02-13 Semiconductor Components Industries, Llc Semiconductor device having deep trench charge compensation regions and method
US7285823B2 (en) 2005-02-15 2007-10-23 Semiconductor Components Industries, L.L.C. Superjunction semiconductor device structure
US7411266B2 (en) 2006-05-30 2008-08-12 Semiconductor Components Industries, L.L.C. Semiconductor device having trench charge compensation regions and method
US8415739B2 (en) 2008-11-14 2013-04-09 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US7910486B2 (en) 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
JP2011124464A (ja) 2009-12-14 2011-06-23 Toshiba Corp 半導体装置及びその製造方法
JP5691259B2 (ja) 2010-06-22 2015-04-01 株式会社デンソー 半導体装置
US20120187526A1 (en) 2011-01-21 2012-07-26 Jaume Roig-Guitart Method of forming a semiconductor device termination and structure therefor
US9490372B2 (en) 2011-01-21 2016-11-08 Semiconductor Components Industries, Llc Method of forming a semiconductor device termination and structure therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040056310A1 (en) * 2002-09-19 2004-03-25 Dean Probst Termination structure incorporating insulator in a trench
CN101288175A (zh) * 2005-08-17 2008-10-15 国际整流器公司 具有相互连接的栅极沟槽的功率半导体设备
US20110136310A1 (en) * 2009-12-09 2011-06-09 Grivna Gordon M Method of forming an insulated gate field effect transistor device having a shield electrode structure

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107046055A (zh) * 2017-04-18 2017-08-15 中国电子科技集团公司第二十四研究所 高压半导体介质耐压终端
CN107046055B (zh) * 2017-04-18 2019-10-18 中国电子科技集团公司第二十四研究所 高压半导体介质耐压终端
US20220052054A1 (en) * 2020-08-13 2022-02-17 Changxin Memory Technologies, Inc. Method for manufacturing bit line structure, method for manufacturing semiconductor structure, and semiconductor structure
US11985814B2 (en) * 2020-08-13 2024-05-14 Changxin Memory Technologies, Inc. Method for manufacturing bit line structure, method for manufacturing semiconductor structure, and semiconductor structure

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